JPS63201776A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置、特に画像メモリの制御技術によ
り画像データの高速処理及び並列処理を行う画像処理装
置に関するものである。

［従来の技術］ 一般に高速に画像を処理する場合に、コンピュータによ
る処理としてはソフトウェアで行う方式がとられるが、
画像データが膨大になるにつれて高速化が必要となって
くる。高速化の手法としては２通りの方法かあり、１つ
はパイプライン方式と呼ばれる逐次処理型のハードウェ
アで行う方式、もう一つは複数個のプロセッサを置く並
列処理型と呼ばれるものである。前者は画像データの高
速処理に伴って処理のクロック周波数が高くなり限界が
ある。一方後者は並列に置くプロセッサの数な増すこと
により、高速化をいくらでも高める事ができる。極端に
言えば、画素の数の分だけプロセッサを置く事により最
大のスピードを得る事が可能である事から、現在注目さ
れている技術の一つである。

ところで、この時に各画素間での通信処理が重要となり
、相互通信を行いつつ処理を進めていく必要がある。か
かる並列処理方式に於ては、プロセッサを各画素の数だ
け持つ事は高解像データを取り扱う場合には不可能とな
る。例えば、Ａ４を１６画素７ｍｍ（ｐｅ、１）でよん
だ画像を取り扱う場合、画素数は約１６Ｍ画素（ｐｉｘ
ｅｌｓ）となり、これだけのプロセッサを同時に持つ事
は不可能と言える。

［発明が解決しようとする問題点］ 本発明は、有限個の少数のプロセッサの並列処理により
高速の画像処理を行う画像処理装置を提供する。

［問題点を解決するための手段］ この問題点を解決するための一手段として、本発明の画
像処理装置は、他のメモリと独立にアドレスを指定して
アクセスすることができる複数のメモリ・エレメントか
ら成り、隣接する所定領域内の画素データが同一の前記
メモリ・エレメントに割付けられ、前記所定領域上で同
一位置に対応する画素データが同一番地に割付けられる
第１の画像メモリと、 前記メモリ・エレメントに対応し、第１の画像メモリの
所定領域に対応した容量のバッファ手段を有する複数の
プロセッサ・エレメントから成り、前記画像メモリ内の
複数画素を同時に処理するプロセッサ・ユニットと、 該プロセッサ・ユニットと対応し、他のメモリと独立に
アドレスを指定してアクセスすることができる複数のメ
モリ・エレメントから成り、隣接する所定領域内の画素
データが同一の前記メモリ・エレメントに割付けられ、
前記所定領域上で同一位置に対応する画素データが同一
番地に割付けられる、前記プロセッサ・ユニットの処理
結果を記憶する第２の画像メモリとを備える。

［作用］ かかる構成において、第１の画像メモリの隣接する所定
領域内の同一位置に対応する画素データをプロセッサ・
ユニットで同時に処理すると共に、更にバッファ手段に
バッファされた所定領域内の複数の画像データをも処理
し、対応する第２の画像メモリに処理結果を記憶する。

［実施例コ 以下、本発明の一実施例を説明する。

本実施例の画像処理装置の構成は、１頁分の画像メモリ
１とプロセッサ・ユニット２及び入出力装置等の周辺部
３から成る。第１図はその基本部のみの原理構成を示し
たもので、画像メモリ１にプロセッサ・ユニット２が連
絡されている。画像メモリ１上の任意位置のｎｘｍの画
像データは、ｎｘｍのプロセッサ・エレメント２ａのア
レイで構成されるプロセッサ・ユニット２へ転送され、
高速処理をされた後、再び画像メモリ１へ戻される。ｎ
ｘｍのプロセッサ・エレメント２ａのアレイ内での各処
理は同時に行われる、所謂並列処理方式のアーキテクチ
ャ−である。又、第９図（ａ）、（ｂ）には他の構成を
示した。第９図（ａ）では、制御回路９４の制御に従っ
て、入力側画像メモリよりの画像データは、複数のプロ
セッサ・エレメントから成るプロセッサ・ユニット９２
で複数画素が並列に所定の処理されて、出力側画像メモ
リ９３に格納される。一方策９図（ｂ）では、画像メモ
リ９１あるいは９３とプロセッサ・ユニット９２と、更
に入力装置９６と出力装置ちが共通バスによって繋がれ
た構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを１０２４　Ｘ　　１０２
４画素、各８ビット／画素のデータをもつ画像メモリで
話を進める。画像サイズの変更は、本実施例のアーキテ
クチャ−を拡張するのみでよい。又、プロセッサ・ユニ
ット２は４×４の計１６個のプロセッサ・エレメント２
ａて構成されるものとする。

第２図は画像メモリ１の構成を示す図である。

画像の構成が図の如＜　　１０２４　ｘ　　１０２４画
素で出来ているとすると、これを４×４の単位で分けて
いくと、２５６　Ｘ　２５Ｂの合計６４　Ｋ　（＝６５
５３ｆｉ　）個のブロックに分割される。今、これを第
３図の如く４×４画素単位で再編成し、４×４画素が６
４に個あると想定する（各画素当り８ビツト長のデータ
を有す）。従ってメモリのアドレス空間は、４ｘ４Ｘ６
４にの三次元アドレス指定となる。

４×４内の１つの６４に画素を１つのメモリチップが受
は持つものとすると、６４．にのアドレス空間で各アド
レスか８ビツトの深さのメモリ・チップが必要となる。

これは５１２にビット（＝　６４　Ｋバイト）の容量の
メモリ・チップか必要であるが、本実施例では２５６に
ビットのダイナミックＲＡＭ　（Ｄ−ＲＡＭ）２個を組
み合わせて用いる。即ち、２５６にビットＤ−ＲＡＭの
うち６４に×４ビット構成のものを２個用いて、６４Ｋ
ｘ８ビツトとして用いる。かかる２個のメモリ・チップ
を今後、メモリ・エレメント１ａと呼ぶ。

４×４のマトリックスに対応して、上記画像メモリ１は
１６個のメモリ・エレメント１ａから構成される。第４
図はかかる４×４のメモリ・エレメント１ａの構成を示
す。各メモリ・エレメント１ａはローアドレス及びカラ
ムアドレスを指定されて、４×４画素の内の一画素の６
４にのアドレス空間の画像データを人・出力する。ロー
アドレス・ジェネレータ４及びカラムアドレス・ジェネ
レータ５からは４×４の各メモリ・エレメント１ａヘア
ドレスを与える。尚、メモリ・エレメント１ａがＤ−Ｒ
ＡＭでローアドレス及びカラムアドレスをタイムシェア
して与えるものであれば、このアドレス・ジェネレータ
は１つでよい。この時には、ローアドレスとカラムアド
レスの時分割切換制御が必要となる。

かかるアドレス・ジェネレータからそれぞれのアドレス
を与える事により、４×４画素のメモリ・エレメント１
ａをリード／ライトする事が可能となる。即ち、−回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント１ａから直接８ビツトのデータ線
が出ているものとする。

今、ローアドレスがＡ（０≦Ａ≦２５５）、カラムアド
レスがＢ（０≦Ｂ≦２５５）のデータが画像メモリ１か
ら呼び出されたものとすると、画像データとしてはい第
２図における（Ａ、Ｂ）のアドレスに相当する４×４画
素の８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説明
する。

第１０図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋｘ、
Ｑ画素のブロックで分割し、第１１図の様にｋｘ交、個
のメモリ・エレメント１ａに対応させる。又、ｋｘＪＪ
画素のブロックは端から（ｏ、ｏ）、（ｏ、１）、（０
，２）。

（０，３）・・・と番号付けされ、第１２図のようなｋ
Ｘ、Ｑ−個のメモリ・エレメント１ａからなるメモリ・
ユニット１に対応する。第１３図はメモリ・ユニット１
を二次元的に表わしたものである。又、アクセスするメ
モリサイズはｋｘＪＬ画素のブロックサイズの単位なの
で、任意の位置のｋｘＱ画素のブロックＲをアクセスし
た場合でも、ｋｘ文旦個メモリ・エレメント１ａすべて
がアクセスされ、しかも１つのメモリ・エレメント１ａ
につき、各１個のアドレスのアクセスとなる。

この様に画像中の任意位置の隣接するｋｘ、Ｑ個の複数
画素の画像データを一度にアクセスし、リードした後に
プロセッサ・ユニット２でｆｉ　理ヲ行う。プロセッサ
・ユニット２で処理を行われた画像データは、再びに′
ｘＪＪ’画素のブロックサイズで、しかも任意の位置を
アクセスしてライトできる。ここでは、ｋ’　＝に、Ｕ
’　＝ｌとして今後説明を行う。

前述のに’ｘ、ｕ’画素のみのメモリのアクセスニラい
て補足説明すると、プロセッサ・ユニット２における処
理が空間フィルタ処理等の場合には、読み出し側のアク
セスするブロックサイズｋｘｌよりも書き込み側のアク
セスするブロックサイズが小さくなることがある。一般
的には書き込み側のブロックサイズに’ｘＪＪ’　は１
×１になる処理が多い。又、プロセッサ・ユニット２に
おける処理が画像の縮小処理の場合にも、リード側のア
クセスするブロックサイズｋＸｕよりもライト側のアク
セスするブロックサイズが小さくなる。

一般的にライト側のブロックサイズに’　Ｘｉ’は縦横
の縮小率を、α、βとした時にに′≧αに、旦′≧β交
を満たす最小の整数かに′１文′　となる。仮に読み出
しと書き込みのメモリが同一、又は同一のｋｘＪｌのメ
モリ構成の時に、前述の２例のような処理を行う場合は
、書き込み側のメモリ・ユニット１の構成サイズｋＸＪ
１よりも小さなサイズに’　ｘ文′に書き込みを行わな
ければならない。この場合にはメモリ・エレメント１ａ
のｋＸ４個のすべてにアクセスをかけないで、書き込み
に該当しないメモリ・エレメント１ａをマスクして、ア
クセスしない様にしなければならない。しかしながら、
ｋｘＪｌ個のメモリ・エレメント１ａで構成される画像
メモリ１は１度にアクセスして読み出しできるデータは
隣接する画像データの最大ｋｘｕ個であるが、それより
小さいサイズの隣接するに’Ｘ４’の画像データも前記
マスクを行う事により自由にアクセスできる。マスクし
てに’　　Ｘｕ’個のみを同時にアクセスする事は、メ
モリ・エレメント１ａのチップのイネーブルを操作する
事で容易に可能となる。

次に順を追って、任意の位置の所定画素のメモリアクセ
スの実施例について、メモリ・ユニット構成が４×４の
場合とｋｘｕの場合とについて説明し、前記マスクする
ためのチップイネーブルの制御についても説明する。

まずブロックサイズｋＸｌを４×４とした場合の実施例
より示す。

第２図の一部分を拡大した図を第５図に示す。

画像メモリ１中任意の４×４のブロックＳの画像データ
を読み出し、これを前述プロセッサ・ユニット２で処理
した後に、任意の４×４のブロックＴに転送する場合の
処理について説明する。

第５図及び第６図上の４ｘ４のます目は、４×４の１６
個のメモリ・エレメント１ａを区切るます目である。こ
の１６個のメモリ・エレメント１ａに仮にＡａ、Ａｂ、
　・、Ｂａ、Ｂｂ、　・・・Ｃａ、　・・−Ｄｃ、Ｄｄ
と名前をつける。まず最初に４×４のブロックＳを読み
出す場合、１６個のメモリ・エレメント１ａの内、メモ
リ・エレメントＤｄには（ローアドレス、カラムアドレ
ス）として（Ｎ、Ｍ）が与えられる。メモリ・エレメン
トＤｂ、ＤＣ，Ｄｄには（Ｎ、Ｎ＋１）、メモリ・エレ
メントＡｄ、Ｂｄ、Ｃｄには（Ｎ＋１．Ｍ）残りのメモ
リ・エレメントには（Ｎ＋１．Ｎ＋１）が与えられる。

これは前述したローアドレス・ジェネレータ４．カラム
アドレス・ジェネレータ５により発生される。又、４×
４のブロックＳの端点Ｕの位置が定まれば、その水平方
向と垂直方向の位置アドレスを４で割り、その余りの数
ｎ。

ｍにより、メモリ・エレメントＡ　ａ　−Ｄ　ｄまでに
割りつけるローアドレス・カラムアドレスは一意的に決
まる事は明らかである。仮にＵの位置アドレスｕ　（Ｙ
、Ｘ）とすると、 Ｙ＝４Ｎ＋ｎ　（ｎ＝０．１，２．３）Ｘ＝４Ｍ＋ｍ　
（ｍ＝ｏ、１，２，３）例えば、アドレス・ジェネレー
タ４．５ではＭ。

Ｎの情報とｍ、ｎの情報をルックアップテーブル等に人
力し、メモリ・エレメントＡ　ａ　−Ｄ　ｄに与えるア
ドレスを出力するような構成も考えられる。この時出力
はＭ、Ｎ、Ｍ＋１．Ｎ’＋１のいずれかである事は、前
述の説明より明らかである。

又、この性質を利用して、第７図のように、ルックアッ
プテーブルにｎｌ又はｍを人力し、この値に応じて０，
１を出力し、メモリ・エレメントＡ　ａ　−Ｄ　ｄに与
えるアドレスＮまたはＭをインクリメントするかしない
かの制御を行えば良い。

ローアトレス・ジェネレータ４てはｎ、Ｎを使用し、カ
ラムアドレス・ジェネレータ５ではｍ、　Ｍを使用する
。

このようにして、４×４の１６個のメモリ・エレメント
に前述したようにアドレス・ジェネレータ４．５よりア
ドレスが与えられて、同時に１６偲のデータを得る事が
できる。

この１６個のデータは、プロセッサ・ユニット２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロックＴに転送される。しか
しながら、１６個のメモリ・エレメントＡ　ａ　−Ｄ　
ｄから読み出された画像データそれぞれか必ずしも同じ
メモリ・エレメントＡ　ａ　−Ｄ　ｄに転送されるとは
限らない。第５図の４×４のメモリブロックＳが４×４
のメモリブロックＴに転送される場合には、４×４のメ
モリブロックＳのうちメモリ・エレメントＡａから読み
出されたデータは、メモリ・エレメントＤＣに転送され
なければならない。

では、４×４のメモリブロックＳ、Ｔかその端点ｕ、ｖ
を任意の位置（ｙ、ｘ）、（ｙ’　、ｘ′）を有してい
る時に、メモリ・エレメントＡａ〜Ｄｄの１６個の読み
出しデータがメモリ・エレメントＡ　ａ　−Ｄ　ｄのど
のメモリ・エレメントに書き込まれれば良いのか説明す
る。

第５図のように Ｙ　　＝４Ｎ＋ｎ　（ｎ＝０．１，２．３）ｘ　　＝４
Ｍ＋ｍ（ｍ＝ｏ、１，２．３）Ｙ’　＝４Ｐ＋ｐ　（ｐ
＝ｏ、ｔ、２．３）Ｘ′＝４Ｑ＋ｑ　（ｑ＝ｏ’、１，
２．３）と表わせる時に、 ｐ−ｎ＝１ｙ’　　＋ｙ　　’（ｙ’　　＝−１，０。

ｙ＝０．１，２．３） ・・・■ ｑ−ｍ＝４ｘ’　＋ｘ　　’（ｘ’　＝−１，０Ｘ±ｏ
、１，２．３） ・・・■ なるｘ、ｙを求める。

まず（Ａａ、Ａｂ、Ａｃ、Ａｄ）からなる行配列Ａを右
方向にＸ回ローテーションする。これを行配列Ａ′と名
付ける。同様に行配列Ｂ、Ｃ，Ｄを右方向にＸ回ローテ
ーションしたものを行配列Ｂ’　、Ｃ’　、Ｄ’　と名
付ける。

次に行配列Ａ’　、Ｂ’　、Ｃ’　、Ｄ′より成る配列
（ＡＢＣＤ）′を下方向に７回ローテーションする。

第５図の場合には、第５図によりｎ、ｍ、ｐ。

ｑは３，３，２．１なのは明らかなので■、■式％式％ 得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーションすると、 行配列 Ａ’　＝　（Ａｃ、Ａｄ、Ａａ、Ａｂ）Ｂ’　　＝　　
（Ｂｅ、Ｂｄ、Ｂａ、Ｂｂ）Ｃ’　　＝　　（Ｃｃ、Ｃ
ｄ、Ｃａ、Ｃｂ）Ｄ’　　＝　　（Ｄｃ、Ｄｄ、Ｄａ、
Ｄｂ）下方向に３回ローテーションすると、 （Ｂ　ｃ　、　　Ｂ　’ｄ　、　　Ｂ　ａ　、　　Ｂ　
ｂ　）（Ｃｃ、Ｃｄ、Ｃａ、Ｃｂ） （Ｄａ、Ｄｄ、Ｄａ、Ｄｂ） （Ａ　ｃ　、　　Ａ　ｄ　、Ａ　ａ　、　’Ａ　ｂ　）
　　　　−■この行列■を下の基本配列■と対比させて
考えて見ると、 Ａａ、Ａｂ、’Ａｃ、Ａｄ Ｂａ、Ｂｂ、、Ｂｅ、Ｂ＋１ Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ　　　−基本配列■基本配列■
はメモリ・エレメントＡａ〜Ｄｄの読み出しデータを順
に左から右、上から下と並べて２次元配列しただけのも
ので、行列■は、メモリ・エレメントＡ　ａ　−Ｄ　ｄ
に書き込むべきデータを順に並べて２次元配列したもの
に相当する。即ち、例としてメモリ・エレメントＡａか
ら読み出されたデータは、配列■を見ると、４行目３列
目に書き込まれる。これを基本配列■を参照すると４行
目３列目にＤｃとなっているので、メモリ・エレメント
ＤＣにメモリ・エレメントＡａの読み出しデータが書か
れれば良い事がわかる。

補足説明すると、第５図上のメモリ・ニレメンｔ−Ａａ
の読み出しデータがＤｃの位置に書き込まれれば良い事
は容易に気がつくが、このＡａからＤＣの位置への変位
は、位置アドレスＵからＶへの変位に等しい。又、メモ
リ・エレメント１ａの構成が４×４なので、水平方向、
垂直方向の位置を共に４で割った余りが、メモリ・エレ
メントの変位ｘ、ｙと考えて良い。例えばｕ、ｖの変位
が４の倍数であれば、変位ｘ、ｙは０になり、あるメモ
リ・エレメントから読み出したデータは、処理が行なわ
れた後に、同じメモリ・エレメントに書き込まれるわけ
である。

以上の処理のハードウェア化について簡単に説明する。

第８図は、４Ｘ４の１６個のメモリ・エレメント１ａよ
りなるメモリ・エレメント１ｏから同時に読み出したデ
ータが、プロセッサ・ユニット２で処理され、そのデー
タをそれぞれ４要素ずつＸ変位ローデータ８１において
Ｘの数だけローテーションを行う。その後にｙ変位ロー
データ８２によってｙの数だけローテーションを行い、
それぞれをＡａ〜Ａｄ、ＢａＮＢｄ、Ｃａ　〜Ｃｄ、Ｄ
’ａ〜Ｄｄのメモリ・エレメント１ａに書き込む構成に
なっている。

尚、ｙ変位ローデータ８２は、入力がそれぞれ４要素の
データなので、Ｘ変位ローデータ８１と全く同じもの４
つで構成できる事は言うまでもない。又、前記ローデー
タは、メモリデータの深みと同じビット数の深みを持っ
ても良いし、１ビツトの深みのものをメモリデータの深
みと同じ数だけ使用しても良い事も言うまでもない。又
、ローデータはシフトレジスタやバレルシフタ等を使用
できる事は容易に推察できる。

さらに−膜化して考えてみると、メモリブロックをｋｘ
父のサイズにした場合には、メモリ・エユニット１０の
構成もｋｘ、Ｑになる。この場合に、任意の位置にある
ｋｘＪｌのメモリブロックＳをプロセッサ・ユニット２
て処理した後に、任意の位置のｋｘｌのメモリブロック
Ｔに転送する場合に、 Ｙ＝ｋＮ＋ｎ　　（ｍ＝ｏ、　　１．　　・・−、ｋ−
１）Ｘ＝ｕＭ＋ｍ　　（ｍ＝ｏ、　　１、−、ｌ　−１
）（Ｎ、Ｍ、Ｐ、Ｑは０，１，２．３・・・）Ｙ’＝ｋ
Ｐ＋ｐ　（ｐ＝ｏ、１．・・・、に−１）Ｘ′−文Ｑ＋
ｑ　　（ｑ＝ｏ、　　１．　　・・・、ｑ−１）但し、
Ｓの端点の位置アドレスを　（ｙ、ｘ）、Ｔの端点の位
置アドレスを（ｙ′、ｘ’）・・・（１０） なるｎ９ｍ、ｐ、ｑを求め、 ｐ−ｎ＝に３／　”＋ｙ （ｙ′−１，０，ｙ−０，１，２，３，・・・、に−１
）ｑ−ｍ＝すｘ”＋ｘ （ｘ′−−１，Ｏ，ｘ−０，１，２，３，−、ｕ−１）
・・・（１１） なｘ、ｙを用いて、例えば第８図のようなＸ変位ローデ
ータ８１、ｙ変位ローデータ８２を使用して処理を行え
ば良い。この場合、Ｘ変位ローデータ８１は、２個の人
力を持ち、０〜文−１までのシフトができる。ｙ変位ロ
ーデータ８２は、ｋ個の人力を持ち、０〜に−１までの
シフトかできる。しかも、ｙ変位ローデータ８２のに個
の人力はそれぞれ交信の要素をもつため、入力１要素の
ローデータがｋ個の構成となる。

第１０図に示すように前述のに′ｘｕ′のブロックの同
時アクセスのためのメモリ・エレメントのアクセス制御
について説明する。

ｋ’ＸＵ′のブロックの端点ｉの位置アドレスを（ｆ、
ｇ）と仮定する。前述の式（１０）に従いアクセスする
メモリをリートする場合は、Ｙ。

Ｘにｆｌｇを代入し、アクセスするメモリにライトする
場合は、ｙ′、Ｘ′にｆ、ｇを代入する。

その結果を式（１１）に代入してｙ、ｘを求めると、第
７図、第８図に示した実施例をｋＸｌに一般化したもの
にもそのまま適用できる。

又、この際に、ｋｘ、Ｑのメモリ・エレメントのうち、
に’ＸＪＪ’のメモリ・エレメントのみをチップイネー
ブルにする。このイネーブルにするチップはに’Ｘｉ′
の端点ｉの（ｆ、ｇ）の位置アドレスさえ決まれば、式
（１０）よりｎ、ｍ、又はｐ、ｑが一意的に決まり、ア
クセスすべきに’ｘＪＪ’［のメモリ・エレメントも一
意的に決まる。

ところで、今まで説明した様にｋｘｕのメ干り・エレメ
ントから成るメモリ構成において、リードアクセス側を
に’ＸＭ′のブロックを同時にアクセスし、ライト側を
に’ｘ、Ｑ”のブロックを同時にアクセスする場合も（
但し、０≦ｋ　”≦に、Ｏ≦交°゛≦旦）考えられるが
、これも今までの説明と同様である。この場合のメモリ
・エレメントに与えるチップイネーブルの制御の実施例
を第１４図に示す。

ｋ′Ｘｊｌ′、ｋ”ｘ文゛°のブロックの端点の位置ア
ドレスを＜ｙ、ｘ）、（ｙ′、ｘ′）とする時に、式（
１０）よりｎ、ｍ及びｐ、ｑが求まる。このｎ、ｍ及び
ｐ、ｑはセレクタのデータ人力に入力される。さらにセ
レクタの選択制御信号として、メモリアクセスのリード
ライト信号Ｒ／Ｗが入力され、リードの時にｎ、ｍを選
択出力し、ライトの時にｐ、ｑを選択出力する。

同様にブロックサイズ、ｋ”、Ｘ′及びに°゛。

旦′°もセレクタに人力され、Ｒ／Ｗ信号が選択制御信
号として入力されている。リード時には、ｋ′、１′を
選択出力し、ライト時にはに′°。

文゛が選択出力される。ところで、アクセスするメ干り
・エレメントはリード側のｎ、ｍ、に’。

旦′、又はライト側のｋ”、Ｕ”、Ｐ、ｑが定まれば一
意的に決まる事は明白なので、セレクタから出力された
これらのデータはルックアップテーブルに人力し、それ
ぞれｋｘＪＪのメモリ・エレメントのうちアクセスする
メモリを制御する信号を出力する。

ところでプロセッサ・ユニット２で処理する前後の画像
メ干り１が別のメモリで、しかもそのメモリ構成がそれ
ぞれｋｘＪｌ、ＫＸＬの場合には、第１５図の様に、２
つのルックアップテーブルを用′いれば良いことは容易
に推察できる。この場合ルックアップテーブル１５１と
ルックアップテーブル１５２は別の内容のテーブルとな
る。

又、ｋ＝に、ｕ＝Ｌとなっても全く問題はない。以上前
述したような構成をすれば、アクセスするメモリ・エレ
メントなｋＸ、Ｑ、個のメモリ・エレメント全部としな
いで、一部マスクする事が可能である。そしてｋＸｕの
メモリ・エレメントの構成は最大必要とするｋｘｌの大
きさに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前画
面全体にあたる画像データすべてを処理するか、即ち全
メモリデータのアクセスのスキャン方法について説明す
る。

例えばアクセスする隣接するｋＸ、Ｑ−のブロックの端
点Ｕの位置アドレス、つまり垂直方向で端から、０から
順に数えた時の番号なＹとし、水平方向で端から、０か
ら順に数えた時の番号をＸとした時のＹ、Ｘが定まった
場合のメモリのアクセスの仕方は、すてに説明した。そ
れでは、このＸ。

Ｙをどの様な順番でスキャンして全画像を処理す３す るかの実施例を説明する。

（第１例） ｋＸｕのメモリ・エレメントをアクセスするための画像
データの位置アドレスＹ、Ｘをそれぞれに１文の整数倍
ずつ増減させてスキャンする方法で、例えばはじめにＹ
、Ｘを０に設定し、Ｘを順次文ずつ増やす。水平方向の
終点までＸを増やしたら、次はＸを０に設定し直し、Ｙ
をに増やしてまたＸを文ずつ増やす。これをシーケンシ
ャルに繰り返して全画面又は画面の一部をスキャンする
。仮りにこれを第１シーケンシヤルスキヤン方式と名付
ける。

（第２例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらの連続するｋＸｕの
ブロックをとびとびにアクセスし、しかもそのアクセス
する時のＸ、Ｙかに１文の整数倍の変位である時に、仮
りにこれを第１ランダムスキヤン方式と名付ける。

（第３例） ｋｘｌのメモリ・エレメントをアクセスするための画像
データの位置アドレスＹ、Ｘをそれぞれ整数ずつ増減さ
せてスキャンする方法で、例えばはじ′めにＹ、Ｘを０
に設定し、Ｘを順次１すつ増やす。水平方向の終点まで
Ｘを増やしたら、次にＸを再び０に設定し直し、Ｙを１
増やしてからＸを１ずつ増やしていく。これをシーケン
シャルに繰り返して全画面又は画面の一部をスキャンす
る。これを仮に第２シーケンシヤルスキヤン方式と名付
ける。この場合、同しメモリデータを何度もアクセスさ
れる。

（第４例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらのｋｘ旦のブロック
をとびとびにアクセスし、全Ｘ、Ｙについてこれを実行
する。又は画面全画面の内、連続する一部分全部のＸ、
Ｙについて実行。それがランダムである時に、これを第
２ランダムスキヤン方式と仮りに名付ける。

（第５例） ｋｘＪｌのメモリ・エレメントを有するメモリ構成にお
いて、アクセスするメモリブロックかに′ｘす′の時に
、（１≦に′≦に、１≦見′≦見）位置アドレスＹ、Ｘ
をに′、ＪＪ′の整数倍ずつ増減させてこれをシーケン
シャルに繰り返して全画面をスキャンする方式を第１シ
ーケンシヤルスキヤン方式と区別して、ブロックワイズ
・シーケンシャルスキャン方式と名付ける。

（第６例） 又、Ｘ、Ｙの増減を（第５例）のようにシーケンシャル
に行わないで、画像全画面のあちらこちらの連続するに
′ｘ、Ｑ’のブロックをとびとびにアクセスし、そのＹ
、Ｘかに′Ｘｌ′の整数倍の変位である時に、仮りにこ
れをブロックワイズ・ランダムスキャン方式と名付ける
。

（第７例） メモリ・エレメントのｋＸＵのメモリ構成に関係なく、
シーケンシャルにスキャンするもの、例えば任意の数ｄ
’、ｆ’おきにＸ、Ｙを変化させてスキャンするものを
、単にシーケンシャルスキャン方式と呼ぶ。

（第８例） （第７例）でランダムにスキャンする場合や（第４例）
の場合でも、全てのＸ、Ｙの組み合わせについてメモリ
アクセスを行わない場合に、単にランダムスキャン方式
と呼ぶ事にする。

以上のように数々のスキャン方式が考えられるが、これ
とは別に、メモリアクセスには、リード側のメモリアク
セスがあり、このリード側のメモリアクセスのスキャン
方式とライト側のメモリアクセスのスキャン方式が一致
するとは限らない。

又、このスキャン方法はリード側が決まれば、ライト側
のアクセスするＸ′、Ｙ＝はプロセッサ・ユニット２の
処理内容で決まる。又、ライト側のスキャン方法を先に
決めてもよい。この場合はリート側のスキャンは処理内
容で決まる。

又、リート側とライト側でのアクセスするブロックサイ
ズに′、ＪＪ′が異なる事もあれば、メモリ・エレメン
ト構成ｋｘ、Ｑのサイズが異なる事もある。

［濃度変換、色補正、マスク演算］ 濃度変換、色補正等における処理の場合に、リード側・
ライト側共に、第１シーケンシヤルスキヤン方式を採用
する方式により行ったものをさらに詳細に説明する。

色変換とは、画像データがある特定の色情報をもつ場合
、その色情報を予め定められた特定の他の色情報に変換
する処理である。

マスク演算とは、第２０図に示されるように画像データ
の特定の一部のみをそのまま出力し、それ以外は下地に
対応する画像データ（例えば、白地）を出力する。下地
には白地の他に灰色や無色の地のデータ等を出力するよ
うにしてもよい。

第２０図（ａ）はマスクすべき領域を示すデータであり
、第２０図（ｂ）はマスクされる画像であり、第２０図
（Ｃ）はその出力結果である。

濃度変換は、例えばプロセサ・ユニット内の各プロセサ
・エレメントが第２１図に示されるフローチャートに従
って動作すればよい。ここで、入力値Ｖｌｎに対応する
出力値Ｖ。ｕｔは、例えば、Ｖ　ｏｕｔ　＝１　／　６
４　・Ｖ　Ｉｎ’　””　（１２）等で規定されており
、該４×４個の８ビツト長のデータの各々に対して、１
個のプロセサ・エレメントを対応させ、計１６個のプロ
セサ・エレメントよりなるプロセサユニットに、第２図
に於ける（Ａ、Ｂ）のアドレスに相当する４×４個の８
ビツト長のデータが人力される。該各プロセサ・エレメ
ントは各々並列に動作し出力データを出力する。このた
め、一度にアクセスされた４×４個の８ビツト長のデー
タが一度にプロセサユニットで処理され、一度に出力さ
れるため高速な画像ＩＡ埋が可能となる。

それぞれのプロセサ・エレメントは、イ列えば？ＩＡ度
変換、色変換、マスク演算等の処理を行う。

濃度変換とは、例えば第１９図で示されるような人力濃
度−出力濃度対応に従って人力値を対応する出力値に変
えて出力するものである。これにより、画像のコントラ
ストを強調したり、明暗の調子を変化させることができ
る。（１２）式に従った演算を実行する。

色変換とは、例えば、プロセサユニット内の各プロセサ
・エレメントが第２２図に示されるフローチャートに従
って動作すればよい。ここで色情報は、例えばＲ，Ｇ、
Ｂの組合わせで表現されるもので、前記画像メモリをＲ
用、Ｇ用、Ｂ用にそれぞれもち、各８ビツトのデータ長
で保持されているものである。この場合、対応するＲ用
、Ｇ用、Ｂ用の画像メモリセルには、１個の同一のプロ
セサ・エレメントが対応している。このうちの特定のＲ
，Ｇ、Ｂの値の組み合わせを指定色として予め登録して
おき、変更後の色情報も同様にあるＲ、Ｇ、Ｂの値の組
み合わせとして予め登録しておくものである。指定色は
複数あっても、もちろんよい。

マスク演算とは、例えばプロセサユニット内の各プロセ
サ・エレメントが第２３図に示されるフローチャートに
従って動作すれはよい。ここで、マスク情報とは、前記
画像メモリの各セルにそれぞれビット対応するビットマ
ツプメモリで構成されるメ干り内に保持されるビットデ
ータであり、マスク内であるか否かを示すデータである
。この場合もマスクメ干りと画像メモリの対応するセル
に１個の同一のプロセサ・エレメントが対応するもので
ある。

　Ｕ 前記プロセサユニット内のプロセサ・エレメント相互間
での通信を行い得るようにしておけば、プロセサユニッ
ト内の空間フィルタリング処理。

認識、圧縮、復号等の処理を実行させることも可能であ
る。

［第２の実施例］ 同時にｋｘ、１個のデータをアクセスするためのｋｘＪ
１個のメモリ・エレメントへの画像データの割り付けの
第２の実施例について説明する。

第１６図は画像１画面の上方をデータに置ぎ換えた状態
を示す図で、これを水平方向旦等分に分割し、垂直方向
に等分に分割する。この時にｋＸ４に分割されたエリア
を説明のために、（０，０）、　（０，１）、・・・（
０，父）、・・・、（ｋ１文）とすると、この１つ１つ
のエリアを第１７図に示すように１つ１つのメモリ・エ
レメントに割り付ける。割り付は方は、第１６図に示す
破線斜線の部分を、各々のメモリ・エレメントの０番地
に割り付け、次に隣りの画像データを各々のメモリ・エ
レメントの１番地に割り付け、同様にエリア内の１ライ
ンすべての割り付けが終わったら、２ライン目を同様に
左から右へと割り付け、すべての画像データを割り付け
る。すると、ｋｘＪＪ個の全てのメモリ・エレメントに
対し、第４図に示すローアドレス・ジェネレータ４、及
びカラムアドレス・ジェネレータ５が与えるアドレスが
全て同一である時に、第１６図に示す斜線部のように、
とびとびの画像データを一度にアクセスする事かできる
。

この様な構成をとる事により、あるアドレスを指定して
画像メモリ１をリードして、プロセッサ・ユニット２に
おいて処理を受けた後に、ｋＸ文旦個メモリ・エレメン
ト１ａにライトする際のアドレスを変える事なく、デー
タを書き込める可能性が生じる。例えば、第１６図に示
す様に、前記エリアがＫＸＬの画素データで構成される
場合に、画像１画面中の１部分を水平方向にＬの整数倍
、垂直方向にＫの整数倍の変位の移動や転送等の処理を
行う場合にはリードアドレスとライトアドレスは同一で
構わない。このために、ローアドレス・ジェネレータ４
．カラムアドレス・ジェネレータ５等のアドレス制御関
係の負荷が極端に減る。

この移動や転送の処理はプロセッサ・ユニット２におい
て処理される。プロセッサ・ユニット２には、第１６図
に示す破線斜線で示す様にｋｘｕ個の画像データ、それ
も画面全体にわたる画像データが入力され、そのデータ
の１つ１つは水平方向と垂直方向にり、にの整数倍の変
位をもっているので、プロセッサ・ユニット２内でｋｘ
ＪＪ個のデータの交換や移動転送を行い、メモリ・エレ
メントの全アドレスについて、０から順番にシーケンシ
ャルに処理を実行すれば良い。この結果、画面全体での
処理ができる。

本実施例中、ｋｘｆ１個のメ干り構成を例えばＩＸｕ、
ｋＸｌ等の構成にして、画像１画面中の水平１ライン、
又は垂直１ラインを各メモリ・ユニットに割り付ける事
により、プロセッサ・ユニット２における処理が画像１
ライン分のヒストグラム演算や、−次元フーリエ変換等
の各種画像処理に適応できる事は類推できる。又、複数
画素同時アクセスの際に、画像１画面中のデータをどの
メモリ・エレメントのどの番地に割りつけるかを限定す
るものではない。

このメモリ構成の場合の適用例について説明しよう。移
動等の場合は前述したが、回転についてあ説明を行う。

説明を簡単にするためにｋＸ、１分割によるｋｘＪｌｊ
個のメモリ・エレメント構成を仮りにに＝１として文×
文として説明を行う。又、分割された１エリアＫＸＬも
に＝Ｌとして説明を行う。この場合に画像１画面を画像
の中心を中心として、＋９０°、−９０°、＋１８０°
回転する場合に、プロセサユニットでは旦×旦のデータ
をそれぞれ交互に交換して＋９０°、−９０°の処理で
はり×文のデータを中心に対して９０°ずつの位相を持
つ４つのデータのローテーションを文×すの旦２／４個
について行う。

例えは、対角同志４つのデータをローテーションする。

１８０°の回転では、中心に対して１８０°ずつの位相
を持つ２つのデータのローチージョンを文２／２個につ
いて行う。この操作により、画像１画面について大まか
な回転が行われる。これは第２４図から第２５図へのり
×文例のエリアからエリアへの回転になる。実際には、
同一エリア内でも同様に＋９０°、−９０°、＋１８０
°等の回転が行われなければならない。

このエリア内での回転操作を加えないと、画像１画面内
の回転が完全にならない。このエリア内での回転操作に
ついて説明する。この操作はメモリ・エレメントをリー
ドした時のアドレスを変換してライトする時のアドレス
にする処理で、表１に示す様なアドレス変換をする。

一以下余白一 表１ これを具体的に実施したブロック図が第１８図である。

図中、選択信号は回転角に応じて変化し、セレクタ１８
１，１８２，１８３，１８４の選択制御・信号として人
力される。

通常回転角が０°の時は、ローアトレス・ジェネレータ
４．カラムアドレス・ジェネレータ５の出力は、それぞ
れセレクタ１８１，１８３及びセレクタ１８２，１８４
を通って、そのままメモリ・エレメントのロー、カラム
のアドレスに供給される。また、回転角は９００、−９
０°の時には、セレクタ１８１，１８２の出力ａ、ｂは
それぞれカラムアドレス、ローアドレスが出力される。

回転角が０°、１８０°の時には、セレクタ１８１．１
８２の出力ａ、ｂはそれぞれローアドレス、カラムアド
レスが出力される。さらに、回転角が９０°の時と１８
００の時には、セレクタ１８４は１８６の出力を選択す
る様に動作し、回転角が一９０°の時と１８０°の時に
、セレクタ１８３は１８５の出力を選択するように動作
する。演算器１８５，１８６はエリアの１辺の長さしか
ら入力データを減算したものを出力する。この様な構成
により表１に示す処理が行われ、画像１画面全てにわた
る回転が行われる。

次にメモリ・エレメントをどのようにアクセスして全画
面全体にあたる画像データ全てを処理するか、即ち、全
メモリデータのアクセスのスキャン方法について説明す
る。

例えば、アクセスする隣接するｋｘｌのブロックの端点
Ｕの位置アドレス、つまり垂直方向で端から、０から順
に数えた時の番号をＹとし、水平方向で端から、０から
順に数えた時の番号をＸとした時の、Ｙ、Ｘが定まった
場合のメモリのアクセスの仕方は既に説明した。それで
は、このＸ。

Ｙをどの様な順番でスキャンして、全画像をＩＡ埋する
かの一実施例を説明する。

メモリ・エレメントに与えるアドレスのスキャンの一例
について説明すれは、１画面をｕｙ４の領域に分割した
時の各エリアが、それぞれの各メモリ・エレメントに対
応するので、画像１画面をスキャンするには、各メモリ
・エレメント全てに同じアドレスを与えて、アドレスを
０から順にインクリメントしてゆけばよい。メモリ・エ
レメントのアドレスは、カラムアドレス、ローアドレス
アドレスがあるので、カラム、ロー共にまず０とし、カ
ラムをＯから最終番地までインクリメントする。その後
にローアトレスをインクリメントした後に、又、カラム
をＯから最終番地までインクリメントする。これを繰り
返してメモリ・エレメントの全てをアクセスする。

ところで、画像の回転処理について、さらに詳細な実施
例を以下に示す。

原画の複数ブロックに同時にアクセスし、並列的に各ブ
ロックからのデータを人力し、これを並列に処理し出力
する場合に、画像を００．９００．１８０°、２７００
の回転処理をして出力する方法を説明する。

第２４図は原画をブロックに分けて示したもので、２５
６画素×２５６画素の領域を４画素×４画素より成るブ
ロックで分割した状態を示している。

第２５図は原画を各ブロック単位で半時計回りに９００
回転した状態を示している。第２６図は第２５図の状態
の各ブロック内で画素単位で半時計回りに９０°回転し
た状態を示している。

第２７図及び第２８図は、第２４図で示す原画の各ブロ
ックで、ブロック内の各画素の位置関係を示すための図
である。第２４図及び第２５図では、各ブロック内にお
ける各画素の位置関係は同じである。これを第２７図で
表現しているとすると、各ブロック内で各画素を半時計
方向に９０゜回転した状態は第２８図で表現される。

原画を半時計方向に９０°回転した画像を得るには、第
２５図で表現された原画を第２６図になるようなブロッ
ク同志の関係として扱い、さらに各ブロック内の画素を
第２７図から第２８図で表わされるような関係に変えて
やることで実現できる。

第２９図は前記一連の処理を実施する回路構成例のブロ
ック図である。１６０１．１６０２はともに第２４〜２
８図に示した原画の各画素を保持している画像メモリて
あり、１６０１は入力端メモリ、１６０２は出力側メモ
リである。また、１６０３は並列に読み出される各画素
データに対応しである処理回路より成る演算回路である
。各ブロックに対して、１個ずつの処理回路をもち、該
処理回路には、各ブロックからのデータをそれぞれ人力
し、出力側の対応する各ブロックに処理後のデータを出
力する。１６０４はブロックデータ選択回路であり、第
３０図にその詳細を図示されている。１６０５は入力端
のメモリの各ブロック内のどの位置くブロック内アドレ
ス）にアクセスするかを示すアドレスを出力する回路で
ある。

１６０６は出力側のメモリの各ブロック内のどの位置（
ブロック内アドレス）にアクセスするかを示すアドレス
を出力する回路である。１６０７は制御回路であり、回
転角に応じて１６０４゜１６０５及び１６０６を制御す
るものである。

１６０４のブロックデータ選択回路は、ブロックの数分
（この例では６４個）の第３０図で示されるセレクタで
構成される。各セレクタはそれぞれ出力側メモリの１個
のブロックに対応しておリ、出力側メモリのブロックの
第１行、第３列（以下（ｉ、ｊ）と記す）のブロックに
対応するセレクタには、入力端メモリのブロックの（ｉ
。

ｊ）、（ｍ−ｊ＋１．ｉ）、（ｍ−ｊ＋１．ｍ−ｊ＋１
）、（ｊ、ｍ−ｊ＋１）の４つのブロックからのデータ
が入力されている。ｍは対称とする入力及び出力側メモ
リがともにｍブロック×ｍブロックであることを意味し
、本実施例はｍ＝８で説明しである。また、１≦ｉ≦ｍ
、１≦ｊ≦ｍである。

制御回路１６０７は原画を半時計方向に００回転するの
であれば、各セレクタが（ｉ、ｊ）を出力する様に１６
０４を制御し、同様に９０°であれば（Ｊ、ｍ−ｊ＋１
）、１８０°であれば（ｍ−ｊ＋１．Ｍ−ｊ＋１）、２
７０°であれば（ｍ−ｊ＋１．ｉ）を選択するように制
御するものである。これにより、第２４図から第２５図
に対応する変換を実現する。

また、制御回路１６０７は、１６０５及び１６０６のブ
ロック内アドレスを制御する。ブロック内には、ｎ画素
かけるｎ画素の画素が存在し、その中の（ｋ、ｆ）Ａの
位置の画素に出力する場合には、入力側のブロックでの
ブロック内アドレスは、原画を半時計方向に０°回転し
て出力するには（ｋ、ｕ）とし、同様に９０°であれば
（ｕ、ｎ−に＋１）、１８０°であれば（ｎ−に＋１．
ｎ−交＋１）、２７０°であれは（ｎ−交＋１．ｋ）と
なるように制御する。（本実施例ではｎ＝４である。）
これは、１６０５を例えば第３１図に示すようにルック
アップテーブルで構成し、１６０６は例えば第３２図に
示すようなカウントアツプカウンタで構成することで実
現てきる。１６０５及び１６０６は反対に第３２図を１
６０５に、第３１図を１６０６にするように構成しても
もちろんよい。これにより、第２５図から第２６図（あ
るいは、第２７図から第２８図）に対応する画素の変換
を実現する。

また、第２９図のかわりに、第３３図のように演算回路
の出力側にブロック領域選択回路を配してももちろんよ
い。この場合は、演算回路の各処理回路よりの出力が、
それぞれ４つずつブロック領域選択回路の各セレクタに
入力されることになる他は、第２９図の場合と全く同様
である。

以上本実施例によれば、回転に対応する位置にある複数
の画素のデータを同時に取り込むことにより、高速な処
理が可能であり、かつ小規模の回路で回転操作を実現で
きる。

さらに後述する実施例について補足説明を加えられる。

今、ｋＸｕ個のメモリ・エレメントに与えるアドレスを
、前述のように０番地から最終番地まで順にスキャンす
る時には、全画面の１／　ｋ　ｘ　５１の面積に相当す
る各エリアの画像データがｋｘ１個の各メモリ・エレメ
ントより出力されるが、１つのメモリ・エレメントのみ
に注目すれば、前記エリア１つに相当する部分の画像が
水平方向、垂直方向順次スキャンされ読み出されて来る
。これを従来画像１画面にわたり、水平方向、垂直方向
に順次スキャンされる画像の処理を適用すれは、ｋＸｕ
倍の処理速度を得る事が可能である。しかも扱う画像エ
リアが小さくなるために、例えばラインバッファ等が小
さくなる。このために、プロセッサユニット２をアレイ
プロセッサ等に容易に構成できる。詳細な説明に関して
は以下に説明する。

前述の説明のように、メモリの読み出しを順次スキャン
しながら、空間フィルタ処理を行うプロセッサユニット
２にｋｘｆＬ個のメモリ・エレメントからの画素データ
が順次入力される。プロセッサユニット２は後述するが
、その構成要素であるプロセッサエレメント１つ１つが
前述のｋＸＵ個に分割された領域１つ１つに相当する長
方形のエリアの水平複数ライン分のバッファを内蔵し、
二次元の空間フィルタ処理を行われた後に、書き込み側
に順次リート側と同じスキャンで書き込まれる。以下に
、その実施例を詳細に説明する。

第３４図〜第３７図は説明の簡単なために、１画面を２
×２に区分し、メモリ・エレメントは２×２の４個の構
成となる。この場合に、第３４図に示す様に、各区分内
を同時水平方向スキャンと垂直方向スキャンを繰り返す
ように、リード側の画像メモリを読み出すが、前述した
様に画像をメモリに割り付けしているので、この時にア
クセスするメモリアドレスは、全メモリアドレスに対し
て水平アドレスをＯ〜最終番地を繰り返す毎に、垂直番
地をＯ〜最終番地まで１つずつインクリメントする。

第３６図は実施例でリード側の画像メモリを構成するメ
モリ・エレメントＲ−１，Ｒ−２゜Ｒ−３，Ｒ，−４は
第３４図に示す領域１、領域２、領域３、領域４の各々
の画像が記憶されている。

ところで、リード側の画像メモリに与えられるアドレス
は制御回路で制御されえるアドレス生成器によりメモリ
・エレメントＲ−１〜Ｒ−４に：同一のアドレスを与え
られ、そのアドレスは前述のようにスキャンされる。メ
モリ・エレメントＲ−１〜Ｒ−４より読み出された画像
データは、それぞれプロセッサエレメント１〜４に入力
される。プロセッサユニットを構成するプロセッサエレ
メント１〜４は制御回路より必要な制御信号を入力され
たり、処理内容の指示が行われる。各プロセッサエレメ
ント１〜４で空間フィルタ処理を行うが、プロセッサエ
レメント１〜４ではそれぞれラインバッファを持ってい
るので、水平アドレスがアドレス生成器から供給される
。またはプロセッサエレメント１〜４の内部で生成され
る。

各プロセッサエレメント１〜４で空間フィルタ処理を行
われた出力データはそれぞれライト側の画像メモリを構
成するところのメモリ・エレメントＷ−１〜Ｗ−４に書
き込まれる。この時に、ライト側の画像メモリを構成す
るメモリ・ニレメントＷ−１〜Ｗ−４には同一のアドレ
スが与えらえるが、リード側メモリに与えられるアドレ
スを遅延したアドレスが与えらえる。この遅延量はプロ
セッサユニットで空間フィルタ処理するために設けたラ
インバッファ等における注目画素の遅延量に相当する。

ところで、以上の様な説明の構成で、画面全体のほとん
どの空間について空間フィルタ処理を行う事ができるが
、第３５図に示す様な斜線部及び灰色部については、各
領域の周辺部であるために、空間フィルタの２次元処理
マスクがはみ出してしまうために未処理となる。この未
処理のエリアを補間するために、制御回路はアドレス生
成器に対し斜線部、灰色部とその周辺に相当するメモリ
のアドレスの生成を行わせ、リード側画像メモリより画
像データを順次取り込み、制御回路内のＣＰＵにより空
間フィルタ演算を行う。演算結果はライト側画像メモリ
に書と込まれるが、そのアドレスはリード側メモリと同
様に、制御回路がアドレス生成器を制御してライト側画
像メモリのアドレスを与える。前記実施例では制御回路
内のＣＰＵにより空間フィルタ処理を行う事により若干
処理時間がかかるが、第３５図に示す斜線部、灰色部は
画面前面に対する比率は非常に低く、処理時間に与える
影響はほとんど無視できる。

又、このＣＰＵによる演算処理を行わない場合の実施例
を以下に述へる。

第３８図は本実施例の簡単なブロック図であり、画面全
体を３×３の領域に分割区分している点とデータ制御回
路を備えている煮貝外はほとんど前の実施例と同じなの
で、相違点のみに注目して以下に本実施例を詳述する。

また、本実施例では１画面を３×３の領域分割区分した
時の実施例であるが、ｍｘｎの領域に分割区分した場合
（以下、一般の場合と言う）についてもあわせて説明す
る（ｍ、ｎは正の整数）。

第３７図（ａ）、（ｂ）は３×３に区分された画面全体
をどのようにスキャンするかを示した図である。

領域分割された各エリアに対し、図のように破線で示し
た拡張エリアを想定し、拡張エリアの出力を各プロセッ
サエレメントに入力する。この拡張エリアは例えば領域
（１，１）に対し、第１実施例に示すような空間フィル
タ処理後の未処理の部分、特に領域（１，１）と領域（
１，２）。

（２，１）、（２，２）の境界周辺の未処理になる部分
をカバーできる大きさに拡張されている。

また、任意の領域（ｋ、ｆＬ）（但し、１≦に≦ｍ．１
≦文≦ｎ）に対しても、領域（ｋ、ｌ＞と領域（ｋ、見
＋１）、　（ｋ＋１．見）、　（ｋ＋１゜旦＋１）の境
界周辺の未処理になる部分が空間フィルタ処理してもカ
バーできる様に拡張する。

例えば、プロセッサユニットで３×３の平滑化処理を行
う様な場合には、各領域（ｋ、ｎ）で、右端では１画素
分未処理になる。又、隣接する領域（ｋ、Ｕ＋１）では
左端で１画素未処理になるので、合計２画素分領域（ｋ
、旦）を右方向に拡張する。同様に下方向にも２画素分
の拡張が必要になる。

この拡張された領域に対し、第３７図（ａ）。

（ｂ）のようにスキャンしながら各拡張された領域（１
，１）〜（３，３）はプロセッサエレメント（１，１）
〜（３，３）に入力される。ここで簡単にメモリ・エレ
メントに与えるアドレスについて説明すると、制御回路
はアドレス生成器に対し、水平アドレスをＯから順に最
大番地までインクリメントさせる。その後に右方向に拡
張したエリアの番地まで０からインクリメントする。右
方向に２画素拡張ならば、０．１とアドレスをインクリ
メントした後に、また水平方向アドレスは０番地を出力
する。次に垂直アドレスな０からインクリメントして前
記水平アドレスのスキャンを繰り返し、再び垂直アドレ
スをインクリメントして前記水平アドレスのスキャンを
繰り返す。これを繰り返す後に、垂直アドレスが最大番
地になり、水平アドレスのスキャンが繰り返されると、
次には垂直アドレスを０にして、下方向に拡張したエリ
アの番地までこれを繰り返す。この時に各拡張されたエ
リア（１，１）〜（３，３）までの出力がプロセッサエ
レメント（１，１）〜（３，３）に対応するようにする
ために、データ制御回路がデータを中継している。

次にデータ制御回路について説明する。データ制御回路
は第３９図のようになっている。一般の場合にはｍＸｎ
個の４ｔｏｌセレクタにより構成される。

セレクタのその出力がプロセッサエレメント（１，１）
に出力されるものはメモリ・エレメント＜１．ｔ）、（
ｔ、２）、（２，１）、（２，２）がその人力となって
いて、各セレクタは制御回路からの選択制御信号により
、４つの入力から１つを出力する。ところで、セレクタ
の出力がプロセッサエレメント（ｋ、ｆｌ）に出力され
る場合の人力はメモリ・エレメント（ｋ、１．（ｋ。

交＋１）、（ｋ＋１．旦）、（ｋ＋１．旦＋１）である
。但し、任意のに、交により、領域分割ｍ、ｎに対し、
ｋ＋１．ｕ＋１がそれぞれｍ、　ｎを越えてしまう場合
には、特に入力領域区側には、何も入力しないかダミー
のデータを入力する。

次に制御回路から出力するセレクタの選択制御信号につ
いて説明する。制御回路が前述したようにアドレス生成
器を制御して、水平アドレスなＯから最終番地にインク
リメントした後にＯから拡張エリアの番地にスキャンす
る間、即ち、（ｋ。

見＋１）の領域に重なった時は、出力（ｋ。

文士１）を選択出力する。又、垂直アドレスもＯから最
終番地までインクリメントした後で、０から拡張したエ
リアの番地（例えば３×３の空間フィルタ処理では１）
までスキャンする間、即ち、（ｋ、見）の領域拡張が（
ｋ＋１．　旦）の領域に重なっている場合は、（ｋ−ｚ
、ｕ）を選択比カフ する。又、この２つの場合、即ち、拡張したエリアが（
ｋ＋ｔ、ｕ＋１）に重なっている場合は、メモリ・エレ
メント（ｋ＋’ｌ　、　ｌ＋　１　）の出力を選択する
様に制御回路がプロセッサユニットとライト側画像メモ
リとの間のデータ制御回路について補足説明すれば、第
３９図と同様の回路構成であるが、そのセレクタ出力が
メモリ・エレメント（ｋ、ｎ）に出力される場合の人力
は、（ｋ、　１）、（ｋ、旦−１）、（ｋ−１，す）、
（ｋ’−１、Ｊｌ−１）となる。又、第３７図で示した
様な拡張領域が、領域（ｋ、　ｌ）に対して左、下、左
下の３領域の未処理部分までもカバーするのではなく、
領域（ｋ、ｌ）内の上、下、左、右の未処理部分のみを
カバーする様に領域拡張した場合には、このプロセッサ
ユニットとライト側画像メモリの間のデータ制御回路が
不要となる。この場合には、リード側の画像メモリとプ
ロセッサユニット間のデータ制御回路にはセレクタの出
力（ｋ。

文）に対し、（ｋ、　　見）、（ｋ−１，交−１）。

（ｋ−１，文）、（ｋ−１，文士１）、（ｋ。

交−１）、（ｋ、見＋１）、（ｋ＋１．ｆＬ−１）、（
ｋ＋１．文）、（ｋ＋１．す＋１）が入力されれば良い
事は第３７図（ｂ）より容易に推察できる。さらに補足
して説明すれば、拡張領域に含ま、れる９領域、つまり
９つのメモリ・エレメントのデータはセレクタで選択さ
れて、プロセッサユニット内のプロセッサエレメント（
ｋ、ｕ）に人力される必要があり、データ制御回路を必
要とするが、ｋｘＪＪ個のセレクタを制御する。

次に、データ制御回路により出力されたデータはそれぞ
れプロセッサユニットを構成するプロセッサエレメント
に人力されるが、プロセッサエレメント（１，１）〜（
３，３）は拡張した領域複数ライン分のラインバッファ
を持っていて、空間フィルタ処理を施した後に、データ
制御回路を通し、ライト側画像メモリを構成するメモリ
・エレメント（１，ｔ）〜（３，３）に出力される。こ
のデータ制御回路も前述のものと同様で、空間フィルタ
処理の結果が拡張された部分の領域の時に補正する。こ
の時にアドレス生成器からライト側画像メモリの各メモ
リ・エレメントに与えるアドレスは同一である。しかし
ながら、リード側画像メモリに与えるアドレスよりプロ
セッサエレメントて遅延する士の遅延が行われる。又、
この時に拡張した領域に空間フィルタ処理をかけても、
拡張した領域の周辺部はやはり空間フィルタ処理が行わ
れない。例えば、３×３の平滑化等の処理の場合は、拡
張したエリアより、左、右、上、下、１画素幅ずつ出カ
ニリアが小さくなる。この空間フィルタ処理を行われた
領域のデータが出力される時のみライト側画像のメモリ
をイネーブルにする。

プロセッサエレメントでは空間フィルタ処理を行うと、
その出力する領域の上、下、左右の幅が小さくなり、（
ｋ、ｌの領域と同サイズに戻り、しかもそれがライト側
画像メモリのメモリ・エレメント（ｋ、ｕ）に対応する
ので、プロセッサユニットとライト側画像メモリとの間
のデータ制御回路が不要となる。

次に、プロセッサユニットを構成するプロセッサエレメ
ントについて詳細に説明する。

第４０図は３×３の平滑化空間フィルタの一例である。

リード側メモリ・エレメントからデータ制御回路を介し
てプロセッサエレメントに人力された画像データは、ラ
ッチ２６０４、ラインバッファ２６０１に入力される。

又、ラインバッファ２６０１の出力はラッチ２６０７及
びラインバッファ２６０２に人力される。そしてライン
バッファ２６０２の出力はラッチ２６１０に人力される
。ラインバッファ２６０１．２６０２はカウンタ２６０
３により与えられたアドレス、又は図余しないが、第３
８図に示す様にアドレス生成器に与えられたアドレスが
供給される。カウンタ２６０３は拡張領域の水平の１画
素おきに制御回路から画像転送りロックを与えられ、ア
ドレスのカウントアツプを行い、水平１ライン毎にクリ
ア信号が制御回路より人力されてアドレスがクリアされ
る。又、ラインバッファは人出力信号が同時にライト、
リードできる。

この動作のためにラッチ２６０４．２６０？。

２６１０は連続する水平３ライン分のある位置の画素デ
ータが人力される。又、ラッチ２６０４〜２６１２はＤ
−ｔｙｐｅのフリップフロップで構成され、前記の制御
回路からの画像転送りロックにより順次ラッチ２６０４
，２６０７．２６１０の出力は、ラッチ２６０５．２６
０８．２６１１を経てラッチ２６０６，２６０９．２６
１２へと出力される。

この時にラッチ２６０４〜２６１２の出力は、画像１画
面中の連続する３×３の画素である。この出力は加算器
２６１３に入力され、全画素の合計をとられた後に、除
算器２６１４に人力され１／９倍されて、つまり３×３
の平滑化処理を行われてライト側メモリ・エレメント又
はライト側メモリ・エレメントにつながるデータ制御回
路に出力される。以上で本発明第２実施例について説明
したが、プロセッサユニットを構成するプロセッサユニ
ットをＣＰＵ等のプロセッサで構成できる事は言うまで
もない。

又、２つの実施例共に、１画面の周辺部、即ち、第３５
図に示す灰色の部分の空間フィルタ処理ができない事は
言うまでもない。

以上述べたように、画像１画面をｍｘｎの領域に分割し
区分したために、１つのメモリ・エレメントの受は持つ
画像領域が小さくなり、それに対応する空間フィルタ処
理プロセッサが、小領域のラインバッファを持つだけで
済むようになり、内部に複数ラインのバッファを持つＬ
Ｓｉ化されたプロセッサ等の利用が可能となった。又、
プロセッサ等としてＣＰＵを利用したり、内部ＲＡＭを
持つＣＰＵ等も利用できるようになった。同時にｍｘｎ
の複数の領域を同時に空間フィルタ処理な行うために、
処理の実行時間が極端に減少する。

以上本実施例によれば、ｍｘｎのメモリ・エレメントの
構成をとる事で、同時にｍｘｎ個の画素をアクセスし処
理する事ができ、高速な画像処理を行う事ができる。

又、１画面中の連続するｍＸｎ画素を同時にアクセスで
きるようにｍｘｎ個のメモリ・エレメントに振り分ける
方式や、１画面中に散在するｍｘｎ画素を同時にアクセ
スできるようにｍＸｎ個のメモリ・エレメントに振り分
ける方式等の構成をとる事により、前者の場合は連続す
る小空間の２次元フィルタ処理、後者の場合は移動等の
処理が容易になる等、画像処理に適した処理を行うため
のメモリアクセスが可能となる。

更に、本実施例によれば、ｋｘＪ１個のメモリ・エレメ
ントの構成により、全部のメモリ・エレメントをアクセ
スする事なく、マスクする事が可能となる。つまり、空
間フィルタ等の処理を行う場合等には、処理結果が１×
１等の小さなブロックサイズになる処理が多いが、この
様に、メモリ・エレメントの構成のサイズとアクセスす
る画像のサイズが異なる処理を可能ならしめた。

［発明の効果］ 本発明により、有限個の少数のプロセッサの並列処理に
より高速の画像処理を行う画像処理装置を提供できる。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、 第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、 第３図は４×４個のメモリ・エレメントから成るメモリ
全体を示す図、 第４図はメモリとそれに与えるアドレス生成器の図、 第５図は画像の１部分を示す図、 第６図は画像１部分のメモリ割り付けを示す図、 第７図はメモリアドレスの制御回路を示す図、第８図は
画素データ制御のブロック図、第９図（ａ）、（ｂ）は
本実施例の他の画像処理装置の構成を示す図、 第１０図は画像１画面を示す図、 第１１図はｋｘ、Ｑ個のメモリ・エレメントを示す図、 第１２図、第１３図は１個のメモリ・エレメントを示す
図、 第１４図、第１５図はメモリ・エレメントアクセスの制
御回路を示す図、 第１６図は画像１画面を示す図、 第１７図はｋＸＪ１個のメモリ・エレメントを示す図、 第１８図はアドレス変換回路を示す図、第１９図は濃度
変換を説明するための図、第２０図はマスク演算を説明
するための図、第２１図は濃度変換の手順を示すフロー
チャート、 第２２図は色変換の手順を示すフローチャート、 第２３図はマスク演算の手順を示すフローチャート、 第２４図は回転処理前の画像データ配列を示す図、 第２５図は画素ブロックの範囲で回転を°行つた状態を
示す図、 第２６図はブロック内で画素単位で回転を行った状態を
示す図、 第２７図は回転処理前及び画素ブロック単位での回転処
理後のブロック内での画素配置を示す図、 第２８図は画素ブロック内で回転処理を行った後のブロ
ック内での画素配置を示す図、第２９図は回転処理を実
施する回路のブロック構成側図、 第３０図はブロックデータ選択回路を示す図、第３１図
はブロック内アドレス変換回路の実現側図、 第３２図は変換前のブロック内アドレス発生回路を示す
図、 第３３図は回転処理を実施する回路の他のプロツタ構成
側図、 第３４図は画像上の領域区分及びスキャンを示す図、 第３５図は空間フィルタ処理されない部分を示す図、 第３６図は空間フィルタ処理を行う画像処理装置の構成
を示す図、 第３７図（ａ）は領域区分の拡張及びスキャンを示す図
、 第３７図（ｂ）は区分された領域の一部を示す図、 第３８図は空間フィルタ処理を行う画像処理装置の他の
構成を示す図、 第３９図はデータ制御回路を示す図、 第４０図はプロセッサエレメントを示す図である。 図中、１・・・画像メモリ、ｌａ、ｌｂ・・・メモリ・
エレメント、２・・・プロセッサ・ユニット、２ａ・・
・プロセッサ・エレメント、３・・・周辺部、４・・・
ローアドレス・ジェネレータ、５・・・カラムアドレス
・ジェネレータ、９１・・・入力側画像メモリ、９２・
・・プロセッサ・ユニット、９３・・・出力側画像メモ
リ、９４・・・制御回路、９５・・・入力装置、９６・
・・出力装置である。 （ａ）　　　　　　　　　　　（ｂ） マスクミツ算 第２０図

Claims (6)

【特許請求の範囲】
1. （１）他のメモリと独立にアドレスを指定してアクセス
   することができる複数のメモリ・エレメントから成り、
   隣接する所定領域内の画素データが同一の前記メモリ・
   エレメントに割付けられ、前記所定領域上で同一位置に
   対応する画素データが同一番地に割付けられる第１の画
   像メモリと、前記メモリ・エレメントに対応し、第１の
   画像メモリの所定領域に対応した容量のバッファ手段を
   有する複数のプロセッサ・エレメントから成り、前記画
   像メモリ内の複数画素を同時に処理するプロセッサ・ユ
   ニットと、 該プロセッサ・ユニットと対応し、他のメモリと独立に
   アドレスを指定してアクセスすることができる複数のメ
   モリ・エレメントから成り、隣接する所定領域内の画素
   データが同一の前記メモリ・エレメントに割付けられ、
   前記所定領域上で同一位置に対応する画素データが同一
   番地に割付けられる、前記プロセッサ・ユニットの処理
   結果を記憶する第２の画像メモリとを備えることを特徴
   とする画像処理装置。
2. （２）プロセッサ・エレメントはパイプライン方式で画
   像の処理をすることを特徴とする特許請求の範囲第１項
   記載の画像処理装置。
3. （３）プロセッサ・ユニットは画像の濃度変換をするこ
   とを特徴とする特許請求の範囲第２項記載の画像処理装
   置。
4. （４）プロセッサ・ユニットは画像の色変換をすること
   を特徴とする特許請求の範囲第２項記載の画像処理装置
   。
5. （５）プロセッサ・ユニットは画像のマスク演算をする
   ことを特徴とする特許請求の範囲第２項記載の画像処理
   装置。
6. （６）プロセッサ・ユニットは画像の空間フィルタ処理
   をすることを特徴とする特許請求の範囲第２項記載の画
   像処理装置。