JPH0624008B2 - 並列画像処理プロセツサ - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ラスタスキヤン方式で入力される画像データ
をステイツクスキヤン方式のものに変換したうえ画像処
理を行なう並列画像処理プロセツサに関するものであ
る。

〔発明の背景〕

これまでＬＳＩ化に適したアーキテクチヤをもつ並列画
像処理プロセツサとして特開昭５９−146366号に開示さ
れたものが知られている。このプロセツサの特徴はｍ行
×ｎ列の平列画像データの処理を実現するのに２つの方
法をサポートしたアーキテクチヤをもつていることであ
る。即ち、１つはｍ個の並列画像処理プロセツサを用い
高速に処理を行なう方法である。いま１つは１個の並列
画像処理プロセツサを用い前者の１／ｍの処理速度で処
理を実現する方法である。したがつて、前者はハードウ
エア物量が増加しても処理を高速に行ないたいというニ
ーズに適用でき、後者のものは処理速度よりも小型化、
低価格を指向しニーズに適合したもものとなつている。

ところで、後者にいう小型化を実現するための方法は特
開昭５７−209564号公報にその考え方が示されている。
しかしながら、この方法を特開昭５９−146366号で示さ
れる並列画像処理プロセツサにて実現させようとする場
合には、画像メモリから画像データを読み出して前記並
列画像処理プロセツサに供給するまでの処理を行なうた
めのアドレス制御回路が複雑になるという不具合があ
る。これは、画像メモリから画像データを読み出す場合
の走査方式が一般化されているラスタスキヤン方式（テ
レビの走査方式）とは異なるステイツクスキヤン方式を
用いる必要があるからである。

以下、このステイツクスキヤン方式について説明すれ
ば、ステイツクスキヤン方式は３つの走査方向からな
り、第１の（主）走査方向は画像メモリの上から下、第
２の（副）走査方向は左から右、第３の（副々）走査方
向は上から下となつている。ここで、主走査方向におい
て走査される画素の集合をステイツク、１つのステイツ
クに含まれる画素数をステイツク長と定義すれば、ラス
タスキヤン方式はステイツク長が１の特殊なステイツク
スキヤン方式となる。第７図は１０×１０画素で構成さ
れた画像に対するステイツクスキヤン方式の走査例を示
したものである。本例でのステイツク長は４となつてい
る。

ここで、局所並列画像データ処理を行なう、これまでの
並列画像処理プロセツサの構成と動作の概要について説
明すれば以下のようである。

即ち、第８図は４×４画素の局所並列画像データ処理を
行なう並列画像処理プロセツサの構成を示したものであ
る。これによると並列画像処理プロセツサ１は４個のプ
ロセツサエレメント（ＰＥ）２０と、４個のプロセツサ
エレメント２０の出力の総和等を行なう演算ユニツト２
３とからなり、これら全体はＬＳＩとして構成されたも
のとなつている。この場合各プロセツサエレメント２０
は更に局所画像データおよび各種画像パラメータ（ノイ
ズ除去、輪郭強調等が実現できる積和演算に用いられる
積和荷重等）を記憶するデータメモリ２１と、積和演算
等を行なうプロセツサエレメント内演算ユニツト２２と
からなるものとなつている。データメモリ２１にはＬＳ
Ｉ外部から、あるいは隣接プロセツサエレメント２０か
ら画像データ３１がシフト入力され、また、プロセツサ
エレメント内演算ユニツト２２にはデータメモリ２１よ
り演算対象となる２つのデータ３２，３３、例えば画像
データと積和荷重パラメータが出力されるようになつて
いる。これによりプロセツサエレメント内演算ユニツト
２２ではそれらデータ３２，３３が演算され、演算結果
３４は演算ユニツト２３で総和等の演算に供されるよう
になつている。その演算結果３５はＬＳＩ外部に出力さ
れるようになつているものである。

第９図は並列画像処理プロセツサ１に供給される画像デ
ータの流れを示したものである。画像メモリ５から、ス
テイツクスキヤン方式で読み出された画像データ３１
は、画素番号１，２，３，４，５，…といつた具合の順
に１画素毎に画像処理プロセツサ１にシフト入力され各
プロセツサエレメント２０に４画素単位に格納される。
その時、各プロセツサエレメント２０では、シフト入力
された画像データは４画素単位のペア（例えば画素番号
１，５，９，１３の画素は１つのペアを、また、画素番
号２，６，１０，１４の画素も１つのペアを構成）で同
時に画像処理並列演算が実行されるようになつている。
このようにして４つのペアに対する演算が終了した時点
で４×４画素の局所画像データ演算結果が得られるもの
である。

以上説明したようにステイツクスキヤン方式はラスタス
キヤン方式に比して走査の数が１つ多く、したがつて、
画素の読出アドレスを制御するアドレス制御回路は構成
が複雑になり、実現が難しくなるというものである。

〔発明の目的〕

本発明の目的は、画像メモリから画像データがラスタス
キャン方式で読み出される場合に、その画像データは装
置内部で局所並列画像データ処理に先立って、ハードウ
エアによる前処理によりスティックスキャン方式で読み
出された画像データに容易に変換されるを可とした並列
画像処理プロセツサを供するにある。

〔発明の概要〕

この目的のため本発明は、ｍ行×ｎ列の局所並列画像デ
ータ処理をｍ回に亘る時分割処理として行なう並列画像
処理プロセツサに、ラスタスキヤン−ステイックスキヤ
ン変換手段を設けるようにしたものである。この変換手
段によりラスタスキヤン方式で読み出された画像データ
をステイツクスキヤン方式で読み出されたものに変換す
るものである。この変換手段は具体的には複数のライン
遅延回路としてのシフトレジスタと、これらライン遅延
回路の出力を選択出力するデータ選択手段としてのマル
チプレクサとを主構成要素として構成されたものとなつ
ている。

〔発明の実施例〕 以下、本発明を第１図から第６図により説明する。

先ずＬＳＩ化された本発明による並列画像処理プロセツ
サの一例での全体構成について説明する。第１図はその
構成を示したものである。これによると１個のＬＳＩと
してなる並列画像処理プロセツサ２は既述の並列画像処
理プロセツサ１と、ラスタスキヤン方式で読み出された
画像データを第７図に示した如きの画像データの流れ、
即ち、ステイツクスキヤン方式の画像データの流れに変
換するための画像切出し回路６とから基本的になり、こ
の他入力バツフア７０および出力バツフア７１，７２を
含むものとして構成されるようになつている。この場
合、画像切出し回路６は更に画像データ１行分（１ライ
ン分）の画素数に応じたたビツト数をもつシフトレジス
タ６０が４個と、５つの入力信号から任意の１つを選択
して出力するマルチプレクサ６１と、マルチプレクサ６
１からの選択出力制御を行なう選択出力制御回路６２と
から構成されるものとなつている。

さて、以上のようにしてなる並列画像処理プロセツサの
動作について説明すれば、ラスタスキヤンで読み出され
た画像データ４１が入力バツフア７０を介し画像切出し
回路６に入力すれば、画像切出し回路６では４個のシフ
トレジスタ６０により４行分の画像データが切り出され
ることになる。入力バツフア７０からの画像データ４８
は直接マルチプレクサ６１のＡ入力に、また、４つのシ
フトレジスタ６０によつて画像データ４８に対しそれぞ
れ１，２，３，４行分進みの画像データ４２，４３，４
４，４５はマルチプレクサ６１のＢ，Ｃ，Ｄ，Ｅ入力に
それぞれ入力されるようになつている。この場合画像デ
ータ４８，４２，４３，４４，４５はあるタイミングに
おける画像の縦方向に並んだ５画素分の並列画像データ
となつていることは明らかである。つまり、４行×４列
の局所並列画像データ処理の場合、列に相当する画像デ
ータの集合（ステイツク）が画像データ４８，４２，４
３，４４なわけである。一方、マルチプレクサ６１のＳ
入力はＡ〜Ｅ入力の選択出力指定を行なうものであり、
これには外部からの選択指令４７にもとづいて選択出力
制御回路６２が発生する選択出力制御信号４６が入力さ
れるようになつている。マルチプレクサ６１のＹ出力か
ら出力されれる画像データ３１は既述の並列画像処理プ
ロセッサ１にて各種の並列画像データ処理に供され、そ
の結果３５は出力バツフア７２を介しＬＳＩとしての出
力結果３７となるものである。

マルチプレクサ６１は選択出力制御回路６２によつてラ
スタスキヤン方式で読み出された画像データをステイツ
クスキヤン方式で読み出されたものに変換したうえ並列
画像処理プロセツサ１に出力するが、第２図はラスタス
キヤン方式で読出走査された画像データの流れを、ステ
イツク長が４のステイツクスキヤン方式に変換する動作
を示したものである。図示の如く画像メモリ５からは画
素番号１，５，９，１３，…の順に画像データ４１が入
力バツフア７０を介し画像切出し回路６に入力される
が、画像切出し回路６では行遅れなしの画像データ４
８、順次１行進みの画像データ４２，４３，４４，４５
がともにマルチプレクサ６１のＡ〜Ｅ入力に同時に入力
されるものであることが知れる。したがつて、マルチプ
レクサ６１からはその間に画像データ４４，４３，４
２，４８を順次出力すればよいものである。なお、マル
チプレクサ６１のＥ入力はステイツク長が４の場合には
使用されなく後述する別の実施例で使用されるものとな
つている。

第３図はマルチプレクサ６１の入出力タイミングを示し
たものである。マルチプレクサ６１のＡ〜Ｄ入力は時刻
ｔ，ｔ＋１におけるステイツク（画素番号１，２，３，
４や画素番号５，６，７，８等の画像データの集合）と
なつている。また、Ｓ入力には選択出力制御信号４６が
入力され、その内容はＳ０，Ｓ１，Ｓ２の３信号からな
り、１マシンサイクルの期間内に信号Ｓ０，Ｓ１により
４つの状態を作り出している。ここに示す例では、Ｓ
０，Ｓ１がともにローレベルの場合にはマルチプレクサ
６１のＤ入力を、Ｓ０がハイレベル，Ｓ１がローレベル
の場合はＣ入力を、Ｓ０がローレベル，Ｓ１がハイレベ
ルのときにはＢ入力を、Ｓ０，Ｓ１がともにハイレベル
のときにはＡ入力を選択するようになつている。但し、
Ｓ２は常にローレベルか、またはハイレベルの何れかに
固定されるものとなつている。これにより並列画像処理
プロセツサ１に与えられる画像データ３１は第３図にお
けるＹで示されるごとく画素信号１，２，３，４，５…
といつた順序で流れることから、ラスタスキヤン方式で
入力される画像データ１はステイツクスキヤン方式に変
換されたものとして得られるものである。

このように画像メモリから画像データを読み出す際の走
査方式を依然として読出走査が容易とされたラスタスキ
ヤンとしながらも、読み出された画像データは容易に内
部でステイツクスキヤン方式のものに変換し得ることか
ら、これまでの並列画像処理プロセツサ周辺の回路構成
が簡単化されることになる。

本発明による並列画像処理プロセツサは以上のようなも
のであるが、次にそのようにしてなる並列画像処理プロ
セツサによつて局所並列画像データの行，列を拡張する
場合について説明する。

このような場合には、第１図に示すＬＳＩ並列画像処理
プロセツサ２において、画像切出し回路６における４つ
のシフトレジスタ６０のうち最終段の出力である画像デ
ータ４５を出力バツフア７１を介し他のＬＳＩ並列画像
プロセツサ２に画像データ４１として与えることによつ
て、局所並列画像データの行，列を容易に拡張し得るよ
うにしたものである。

以下、上記局所並列画像データの行，列拡張方法の具体
例を第４図を用いて説明すれば、第４図は４つのＬＳＩ
並列画像処理プロセツサ２を用い４行×４列から８行×
８例に局所並列画像データを拡張した場合を示したもの
である。

図に示すように８行×８列を４行×４列の４つの小領域
＃１〜＃４に分割し、各領域を４つのＬＳＩ並列画像処
理プロセツサ２の＃１〜＃４に割り当ているものであ
る。ここで画像メモリ５における領域＃３，＃４の各々
に対して領域＃１，＃２は４画素分の時間遅れが生じる
が、その位相合せを行なうためには、領域３，４の画像
データを４画素分遅らせてＬＳＩ並列画像処理プロセツ
サ２の＃３，＃４に与えればよい。このため領域＃３が
割り当てられているＬＳＩ並列画像処理プロセツサの＃
３の入力バツフア７０には４画素分の遅れをもたせてい
るが、他のＬＳＩ並列画像処理プロセツサ２の＃１，＃
２，＃４の入力バツフア７０には何等遅れがないものと
なつている。また、領域＃２，＃４に対して領域＃１，
＃３は４行分の遅れがあるが、この位相合わせを行なう
には領域＃２，＃４の画像データを領域＃１，＃３のも
のに対し４行分遅らせて与えればよいことになる。ＬＳ
Ｉ並列画像処理プロセツサ２の＃１，＃３の出力バツフ
ア７１から出力される画像データ３８は入力の画像デー
タ４１に対して４行遅れていることから、第４図に示す
如くＬＳＩ間の接続を行なえば、小領域間の行遅れを補
正し得るものである。なお、説明が遅れたが、入力バツ
フア７０には例えば１６ビツト分のシフトレジスタが含
まれており、最大１６ビツト分の遅延が遅延時間可変と
して得られるようになつている。

このように本例では局所並列画像データの行，列の拡張
が外付回路を要することなく容易に実現されたものとな
つている。

最後に画像メモリにおける水平方向の大きさが１つのシ
フトレジスタの容量の整数倍である場合の対処の方法に
ついて説明すれば、第５図は１つのＬＳＩ並列画像処理
プロセツサ用い３行×３列の局所並列画像データ処理を
行なう構成を示したものである。但し、この場合での画
像メモリ５の水平方向の大きさはシフトレジスタ６の記
憶容量の２倍となつている。したがつて、２つのシフト
レジスタ２０によつて初めて１ライン分の遅れが得られ
るものである。よつてこのような場合には各シフトレジ
スタ６０の出力は全ては使用されなく本発明の場合には
マルチプレクサ６１のＡ，Ｃ，Ｅ入力のみが選択的に出
力されるべく制御されることになるものである。

このように画像メモリの水平方向の大きさが行切出し用
のシフトレジスタ６０の容量の整数倍であつてもプログ
ラムの変更だけで対処し得るものである。通常、シフト
レジスタ６０の記憶容量は、ＬＳＩ自体の集積度にも依
存するが、６４，128，２５６，５１２語（１語／８ビ
ツト）程度が適当である。また、シフトレジスタ６０の
個数は多い程に汎用性が高くなるが、これも集積度に依
存するため、４個から８個程度が適当となつている。な
お、以上の例では１つのＬＳＩ並列画像処理プロセツサ
によつて対処しているが、第６図に示すように３つの並
列画像処理プロセツサによつても対処可となつている。
並列画像処理プロセツサ２の＃１，＃２，＃３はそれぞ
れ画像メモリ５からの画像データをそれぞれ行遅れな
し、１行遅れ，２行遅れのものとして取込するようにな
つている。このように処理する場合は、各並列画像処理
プロセツサは第５図に示す場合に比して余裕を以て画像
メモリ５からは画像データを処理し得るものである。換
言すれば、画像データの入力速度が３倍となつても対処
可能となるわけである。

〔発明の効果〕

以上説明したように本発明による場合は、ラスタスキヤ
ン方式で読み出された画像データをプロセツサ内部で容
易にステイックスキャン方式で読み出されたものに変換
し得るという効果がある。

【図面の簡単な説明】

第１図は、ＬＳＩ化された本発明による並列画像処理プ
ロセツサの一例での全体構成を示す図、第２図は、ラス
タスキヤン方式で読出された画像データの流れをステイ
ツクスキヤン方式に変換する一例での動作を示す図、第
３図は、本発明に係る画像切出し回路におけるマルチプ
レクサの一例での入出力タイミングを示す図、第４図
は、基本構成の並列画像処理プロセツサによつて局所並
列画像データの行，列を拡張する方法を示す図、第５図
は、画像メモリの水平方向の大きさがシフトレジスタの
容量の整数倍である場合での対処の方法を示す図、第６
図は、その対処の方法を複数の並列画像処理プロセツサ
によつて実現する場合を示す図、第７図は、画像データ
読出方法であるステイツクスキヤン方式を説明するため
の図、第８図は、４×４画素の局所並列画像データ処理
を行なう、これまでの並列画像処理プロセツサの構成を
示す図、第９図は、そのプロセツサへの画像データの流
れを示す図である。 ６０……シフトレジスタ、６１……マルチプレクサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 修一 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 加藤 猛 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭57−209564（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】スティックスキャン方式の直列画像データ
   にもとづきｍ行×ｎ列の空間積和演算、非線形近傍演算
   等の局所並列画像データ処理を行なう並列画像処理プロ
   セッサであって、 外部からラスタスキャン方式で入力される直列画像デー
   タが入力される遅延時間可変とされた入力バッファと 該入力バッファから出力される直列画像データを遅延せ
   しめるための、少なくともｍ個カスケード接続されたラ
   イン遅延回路と、 上記入力バッファからの画像データと上記ライン遅延回
   路各々からの遅延出力とから構成される列方向ｍ＋１画
   素並列画像データ及び、更新周期が画像データの１／ｍ
   とされた選択出力制御信号が入力され、上記列方向ｍ＋
   １画素並列画像データのうち、ｍ個を順次スティックス
   キャン方式で選択出力するためのｍ＋１入力１出力マル
   チプレクサとを有し、 該マルチプレクサからの出力が局所並列画像データ処理
   に供給されることを特徴とする並列画像処理プロセッ
   サ。
2. 【請求項２】少なくともｍ番目のライン遅延回路からの
   遅延出力は、出力バッファを介し自並列画像処理プロセ
   ッサの外部に、他並列画像処理プロセッサへの画像デー
   タ入力として出力可とされてなる特許請求の範囲第１項
   記載の並列画像処理プロセッサ。