JPS61131070A - 並列画像処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ラスタスキャン方式で入力される画像データ
をステイックスキ１′ン方式のものに変換したうえ１儂
処理を行な１並列画像処理プロセッサに関するものであ
る。

〔１発明の背景〕 これまでＬＳＩ化に適したアーキテクチャをもつ並列画
像処理プロセッサとして特開昭５９−１４６３６６号に
開示されたものが知られている。

このプロセッサの特徴はｍ行×ｎ列の並列画像データの
処理を実現するのに２つの方法をナボートしたアーキテ
クチャをもっていることである。即ち、１つはｍ個の並
列画像処理プロセッサを用い高速に処理を行なう方法で
ある。いｔｌつは１個の並列画像処理プロセッサを用い
前者のｒ／ｍの処理速度で処理を実現する方法である、
し九がって、前者はハードウェア物量が増加しても処理
を高速に行ないたいといクニーズに適用でき、後者のも
のは処理速度よシも小型化、低価格を指向したニーズに
適合したものとなっている。

ところで、後者にいう小皿化を実現するための方法は特
開昭５７−２０９５６４号公報にその考え方が示されて
いる。しかしながら、この方法を特開昭５９−１４６３
６６号で示される並列画像処理プロセッサにて実現させ
ようとする場合には、画像メモリから画像データを読み
出して前記並列画像処理プロセッサに供給するまでの処
理を行なうためのアドレス制御回路が複雑になるという
不具合がある。これは、画像メモリから画像データを読
み出す場合の走査方式が一般化されているラスクスキャ
ン方式（テレビの走査方式）とは異なるスティックスキ
ャン方式を用いる必要があるからである。

以下、このスティックスキャン方式について説・明ｆれ
ば、スティックスキャン方式は３つの走査方向からなシ
、第１の（主）走査方向は画像メモリの上から下、第２
の（副）走査方向は左から右、第３の（副々）７を査方
向は上から下となっている。

ここで、主走査方向に２いて走査される画素の集合をス
ティック、１つのスティックに含まれる画素数をスティ
ック長と定義すれば、ラスタスキャン方式はスティック
長が１の特殊なスティックスキャン方式となる。第７図
はｔｏｘｔｏ画素で構成された画像に対するスティック
スキャン方式の走査例を示したものである。本例でのス
ティック長は４となっている。

ここで、局所並列画像データ処理を行なう、これまでの
並列画像処理プロセッサの構成と動作の概要について説
明すれば以下のようである。

即ち、第８図は４Ｘ４画素の局所並列画像データ処理を
行なう並列画像処理プロセッサの構成を示したものであ
る。これによると並列画像処理プロセツナ１は４個のプ
ロセッサエレメント（ＰＥ）２０と、４個のプロセッサ
エレメント２０の出カシ の総和等を行なう演算ユニット２３とからな）、これら
全体はＬＳＩとして構成されたものとなっでいる。この
場合各プロセッサエレメント２０は更に局所画像データ
および各種画像パラメータ　　　　　　（（ノイズ除去
、輪郭強調等が実現できる積和演算に用いられる積和荷
重等）を記憶するデータメモ１Ｊ２１と、積和演算等を
行なうプロセッサエレメント内演算ユニット２２とから
なるものとなっている。データメモリ２１にはＬＳＩ外
部から、あるいは隣接プロセッサエレメント２０から画
像データ３１がシフト入力され、また、プロセッサエレ
メント内演算ユニット２２にはデータメモリ２１よ）演
算対象となる２つのデータ３２，３３、例えばｌｆｆ１
ｉ像データと積和荷重パラメータが出力されるようにな
っている。これによシプロセッサエレメント内演算ユニ
ット２２ではそれらデータ３２．３３が演算され、演算
結果３４は演算ユニット２３で総和等の演算に供される
ようになっている。その演算結果３５はＬＳＩ外部に出
力されるようになっているものである。

第９図は並列＃Ｊ像処理プロセッサｌに供給される画像
データの流れを示したものである。画像メモリ５から、
スティックスキャン方式で読み出された画像データ３１
は、画素番号１，２，３，４゜５、・・・といった具合
の順に１画素毎に画像処理プロセッサ１にシフト入力さ
れ各プロセッサエレメント２０に４画素単位に格納され
る。その時、各プロセッサエレメント２０でシフト出力
された画像データは４画素単位のペア（例えば画素番号
１゜５．９．１３の画素は１つのペアを、また、画素番
号２，６．１０．１４の画素も１つのペアを構成）で同
時に画像処理並列演算が実行されるようになっている。

このようにして４つのペアに対する演算が終了した時点
で４Ｘ４画素の局所画像データ演算結果が得られるもの
である。

以上説明したようにスティックスキャン方式はラスクス
キャン方式に比して走査の数が１つ多く、したがって、
画素の読出アドレスを制御するアドレス制御回路は構成
が複雑になプ、実現が難しくなるというものである。

〔発明の目的〕

本発明の目的は、２スタスキャｙ方式で読み出された画
像データをその内部で容易にスティックスキャン方式で
読み出され九ものに変換したうえ局所並列画像データ処
理を行なう並列画家処理プロセッサを供するにある。

〔発明の概要〕

この目的のため本発明は、ｍ行×ｎ列の局所並列画像デ
ータ処理をｍ回のサイクルで時分割処理を行なう並列画
像処理プロセッサに、ラスタヌキャンーステイツスキャ
ン変換手段を設けるようにしたものでるる。この変換手
段によシラスタスキャン方式で読み出された画像データ
をスティックスキャン方式で読み出されたものに変換す
るものである。この変換手段は具体的には複数のライン
遅延回路としてのシフトレジスタと、これらライン遅延
回路の出力を選択出力するデータ選択手段としてのマル
チプレクサとから構成されるものとなっている。

〔発明の実施例〕

以下、本発明を第１図から第６図によシ説明する。

先ずＬＳＩ化された本発明による並列画像処理プロセッ
サの一例での全体構成について説明する。

ると１個のＬＳＩとしてなる並列画像プロセッサ２は既
述の並列画像処理プロセッサーと、ラスクスキャン方式
で読み出された画像データを第４図に示した画像データ
の流れ、即ち、スティックスキャン方式の画像データの
流れに変換するための画像切出し回路６とから基本的に
なシ、この他人カパツファ７０および出力バツ７ア７１
，７２を含むものとして構成されるようになっている。

この場合、画像切出し回路６は更に画像データ１行分の
画素数に応じたビット数をもつシフトレジスタ６０が４
個と、５つの入力信号から任意の１つを選択して出力す
るマルチプレクサ６１と、マルチプレクサ６１での選択
出力制御を行なう選択出力制御回路６２とから構成され
るものとなっている。

さて、以上のようにしてなる並列画揮処理プロ　　　　
　　　）セツナの動作について説明すれば、ラスタスキ
ャンで読み出された画像データ４１が入力バッファ７０
を介し画像切出し回路６に入力されれば、画像切出し回
路６では４個のシフトレジスタ６０によ９４行分の画像
データが切シ出されることになる。入力バッファ７０か
らの画像データ４８は直接マルチプレクサ６１の五入力
に、また、４つの７７トレジスタ６０によって画像デー
タ４８に対し１，２，３．４行分遅れの画像データ４２
゜４３．４４．４５はマルチプレクサ６１のＢ、Ｃ。

Ｄ、Ｅ入力にそれぞれ入力されるようになっている。こ
の場合画像データ４８，４２．４３，４４゜４５はある
タイミングにおける画像の縦方向に並んだ並列画像デー
タとなっていることは明らかである。つまシ、４行×４
列の局所並列画像データ処理の場合、列に相当する画像
データの集合（スティック）が画像データ４８，４２，
４３．４４なわけである。一方、マルチプレクサ６１の
８入力はλ〜Ｅ入力の選択出力指定を行なうものであり
、これには外部からの選択指令４７にもとづいて選択出
力制御回路６２が発生する選択出力制御信号４６が入力
されるようになっている。マルチプレクサ６１のＹ出力
から出力される画像データ３１は既述の並列画像処理プ
ロセッサ１にて各種の並列画像データ処理に供され、そ
の結果３５は出力バッファ７２を介しＬＳＩとしての出
力結果３７となるものである。

マルチプレクサ６１は選択出力制御回路６２によってラ
スクスキャン方式で読み出された画像データをステイー
ツクスキャン方式で読み出されたものに変換したうえ並
列画像処理プロセッサ１に出力するが、第２図はラスク
スキャン方式で続出走査された画像データの流れを、ス
ティック長が４のスティックスキャン方式に変換する動
作を示したものである。図示の如く画像メモリ５からは
画素書号１，５，９，１３．・・・の順に画像データ４
１が入力バッファ７０を介し画像切出し回路６に入力さ
れるが、画像切出し回路６では行遅れなしの画像データ
４８、順次１行遅れの画像データ４２゜４３．４４．４
５がともにマルチブレフサ６１０人〜Ｄ入力に同時に入
力されるものであることが知れる。したがって、マルチ
プレクサ６１からはその間に画像データ４４．４３．４
２．４８’ｉ順次出力すればよいものである。なお、マ
ルチプレクサ６１０Ｅ入力はスティック長が４の場合に
は使用されなく後述する別の実施例で使用されるものと
なっている。

第３図はマルチプレクサ６１の人出力タイミングを示し
たものである。マルチプレクサ６１のＡ〜Ｄ入力は時刻
ｔ、ｔ＋１におけるスティック（画素番号１．２．３．
４や画素番号５．６，７゜８等の画像データの集合）と
なっている。また、Ｓ入力には選択出力信号４６が入力
され、その内容はｓｏ、ｓｔ、８２の３信号からなシ、
１マシンサイクルの期間に４つの状態を作シ出している
。

ここに示す例では、Ｓｏ、８１がともにローレベルの場
合にはマルチプレクサ６１のＳ入力を、８１Ｅハイレベ
ル、Ｓｌがローレベルの場合ハＣ入力を、ＳＯがローレ
ベル、ＳｌがハイレベルのときにはＳ入力を、８０．８
１がともにハイレベルのときにはＡ入力を選択するよう
になっている。

但し、Ｓ２は常にローレベルか、またはハイレベルの何
れかに固定されるものとなっている。これによシ並列画
像処理プロセッサ１に与えられる画像データ３１はＷ２
Ｂ図におけるＹで示されるごとく画素番号１，２，３，
４．５・・・といった順序で流れることから、ラスタス
キャン方式で入力される画像データ１はスティックスキ
ャン方式に変換されたものとして得られるものである。

このように画像メモリから画像データを読み出す際の走
査方式を依然として読出走査が容易とされたラスタスキ
ャンとしながらも、読み出された画像データは容易に内
部でスティックスキャン方式のものに変換し得るととか
ら、これまでの並列画像処理プロセッサ周辺の回路構成
が簡単化されることになる。

本発明による並列画像処理プロセッサは以上のようなも
のであるが、次にそのようにしてなる並列画像処理プロ
セッサによって局所並列画像データの行５列を拡張する
場合について説明する。　　　　　　ｌこのような場合
には、第１図に示すＬＳＩ並列画像処理プロセッサ２に
おいて、画像切出し回路６における４つのシフトレジス
タ６０のうち最終段の出力である画像データ４５を出力
バッファ　　　　　　１７１を介し他のＬＳＩ並列画像
プロセッサ２に画像データ４１として与えることによっ
て、局所並列画像データの行１列を容易に拡張し得るよ
うにしたものである。

以下、上記局所並列画像データの行１列拡張方法の具体
例を第４図を用い説明すれば、第４図は４つのＬＳＩ並
列画像処理プロセッサ２を用い４行×４列から８行×８
列に局所並列画像データを拡張した場合を示したもので
ある。

図に示すように８行×８列を４行×４列の４つの小領域
す１〜す４に分割し、各領域を４つのＬＳＩ並列画像処
理プロセッサ２のす１〜φ４に割シ当ているものである
。ここで画像メモリ５における領域す３．す４の各々に
対して領域す１゜ナ２は４画素分の時間遅れが生じるが
、その位相合せを行なうためには、領域３，４の画像デ
ータを４画素分遅らせてＬＳＩ並列画像処理プロセッサ
２のす３１す４に与えればよい。このため領域φ３が割
シ当てられているＬＳＩ並列画像処理プロセツナのす３
の入力バツ７ア７０には４画素分の遅れをもたせている
が、他のＬＳＩ並列画像処理プロセッサ２のす１．＋２
．す４の入カパッフ７７０には何等遅れがないものとな
っている。また、領域す２．す４に対して領域す１．す
３は４′行分の遅れがあるが、この位相合わせを行なう
には領域す２．す４の画像データを領域φ１．す３のも
のに対し４行分遅らせて与えればよいことになる。Ｌ８
Ｉ並列画像処理プロセッサ２のす１１÷３の出力バッフ
ァ７１から出力される画像データ３８は入力の画像デー
タ４１に対して４行遅れていることから、第４図に示す
如＜ＬＳＩ間の接続を行なえば、小領域間の行遅れを補
正し得るものである、なお、説明が遅れたが、入力バツ
７ア７０には例えば１６ビツト分のシフトレジスタが含
まれておシ、最大１６ビツト分の遅延が遅延時間可変と
して得られるようになっている。

このように本例では局所並列画像データの行。

列の拡張が外付回路を要することなく容易に実現された
ものとなっている。

最後に画像メモリにおける水平方向の大きさが１つのシ
フトレジスタの容量の整数倍である場合の対処の方法に
ついて説明すれば、第５図は１つのＬＳＩ並列画像処理
プロセッサ用い３行×３列の局所並列画像データ処理を
行なう構成を示したものである、但し、この場合での画
像メモリ５の水平方向の大きさはシフトレジスタ６０の
記憶容量の２倍となっている。したがって、２つの７７
トＶジスタ２０によって初めて１ライン分の遅れが得ら
れるものである。よってこのような場合には各シフトレ
ジスタ６０の出力は全ては使用されなく本例の場合には
マルチプレクサ６１０入ＪＣ９Ｅ入力のみが選択的に出
力されるべく制御されることになるものである。

このように画像メモリの水平方向の大きさが行切出し用
のシフトレジスタ６０の容量の姫数倍であってもプログ
ラムの変更だけで対処し得るものである。通常、７７ト
Ｖジスタロ０の記憶容量は、ＬＳＩ自体の集積度にも依
存するが、６４，１２８゜２５６．５１２語（１語／８
ビット）程度がＡ当である。また、シフトレジスタ６０
０個数は多い程に汎用性が高くなるが、これも集積度に
依存するため、４個から８個程度が適当となっている。

なお、以上の例では１つのＬＳＩ並列画像処理プロセッ
サによって対処しているが、第６図に示すように３つの
並列画像処理プロセッサによっても対処可となっている
。並列画像処理プロセッサ２のす１．す２．す３はそれ
ぞれ画像メモリ５からの画像データ金それぞれ行遅れな
し、１行遅れ。

２行遅れのものとして取込するようになっている。

このように処理する場合は、各並列画像処理プロセッサ
は第５図に示す場合に比して余裕を以て画像メモリ５か
らは画像データを処理し得るものである。換言すれば、
画像データの入力速度が３倍となっても対処可能となる
わけである。　　　　゛〔発明の効果〕 以上説明したように本発明による場合は、２ス　　　　
　　　ｊタスキャン方式で読み出され九画像データをプ
ロセッサ内部で容易にスティッスキャン方式で読み出さ
れたものに変換し得るという効果がある。

【図面の簡単な説明】

第１図は、ＬＳＩ化された本発明による並列画像処理プ
ロセッサの一例での全体構成を示す図、第２図は、ラス
クスキャン方式で読出された画像データの流れをスティ
ックスキャン方式に変換する一例での動作を示す図、第
３図は、本発明に係る画像切出し回路におけるマルチプ
レクサの一例での入出力タイミングを示す図、第４図は
、基本構成の並列画像処理プロセッサによって局所並列
画像データの行１列を拡張する方法を示す図、第５図は
、画像メモリの水平方向の大きさがシフトレジスタの容
量の整数倍である場合での対処の方法を示す図、第６図
は、その対処の方法を複数の並列画像処理プロセッサに
よって実現する場合を示す図、第７図は、画像データ読
出方法であるスティックスキャン方式を説明するだめの
図、第８図は、４Ｘ４画素の局所並列画像データ処理を
行なう、こ孔までの並列画像処理プロセッサの構成を示
す図、第９図は、そのプロセッサへの画像データの流れ
を示す図である。 ６０・・・シフトレジスタ、６１・・・マルチプレクサ
。

Claims (1)

1. 【特許請求の範囲】 １、外部からの画像データにもとづきｍ行×ｎ列の空間
   積和演算、非線形近傍演算等の局所並列画像データ処理
   を行なう並列画像処理プロセッサにおいて、外部からラ
   スタスキャン方式で入力される画像データを、遅延時間
   可変とされた入力バツフアを介し少なくともｍ−１個カ
   スケード接続された遅延回路によつて遅延せしめ、上記
   入力バツフアからの画像データおよびライン遅延回路各
   々からの画像データは外部から制御されるマルチプレク
   サを介し選択的に取り出されたうえ演算処理に供される
   構成を特徴とする並列画像処理プロセッサ。 ２、少なくともｍ番目のライン遅延回路の出力は外部に
   出力可とされる特許請求の範囲第１項記載の並列画像処
   理プロセッサ。