JPH05183893A - 動きベクトル検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来より高速に動きベクトルを検出できる簡
単な構成の動きベクトル検出回路を実現する。 【構成】 演算モジュール１０１〜１１６内の評価演算
回路の動作周波数を、検出ブロックＡ（ｉ，ｊ）等につ
いての画素データの入力周波数のｍ倍に選定する。探索
データ選択回路４０は、探索ブロックＢＤ１（ｋ，
ｌ）、ＢＤ２（ｋ，ｌ）の画素データから、ｍ個ずつ取
り出した場合に検出ブロックと同一の大きさの探索ブロ
ック内領域をラスタ走査したと同様なデータ列ＯＤＤ、
ＥＶＥＮを形成して演算モジュールに与える。各演算モ
ジュールは、この探索画素データ列を用いて、高速動作
周波数で、検出ブロックと複数の照合対象領域との評価
演算を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動きベクトル検出回路に
関し、例えば動き補償フレーム間予測符号化方式等の動
き補償符号化方式に従う装置に適用し得るものである。

【０００２】

【従来の技術】例えば、動き補償フレーム間予測符号化
方式においては、動画像であっても予測誤差のダイナミ
ックレンジを小さくすべく、相前後するフレーム間の動
きベクトルを検出して一方のフレームをこの動きベクト
ルに応じてずらせた後、他方のフレームとの差分をとっ
て予測誤差を得るようにしている。

【０００３】このような符号化方式は、例えばいわゆる
テレビ電話システムやテレビ会議システム等の伝送系に
採用されていて高速処理が望まれており、そのため、動
きベクトルの検出も高速処理が望まれている。

【０００４】従来、動きベクトルの検出を高速に実行す
るため、複数の演算モジュールが並行して演算を実行す
る動きベクトル検出回路が提案されている。例えば、特
開平３−１０６２８２号公報も、複数の演算モジュール
が並行して演算を実行する動きベクトル検出回路を開示
している。以下、この公報に記載の従来の動きベクトル
検出回路を説明する。

【０００５】図２は、この従来例における検出ブロック
と探索ブロックの説明図である。この従来例の場合、現
フレームを縦横に分割して得た３×３画素でなるブロッ
クを順に検出ブロックＡ（ｉ，ｊ）として動きベクトル
の検出を行なっている。また、現フレームより１フレー
ム前のフレーム（以下、前フレームと呼ぶ）について、
上記検出ブロックＡ（ｉ，ｊ）と同一位置を中心とした
縦横１１×１１画素でなる領域を探索ブロックＢ（ｋ，
ｌ）としている。すなわち、検出ブロックＡ（ｉ，ｊ）
と最も近似している、探索ブロックＢ（ｋ，ｌ）内の縦
横３×３画素の領域を探索することで、動きベクトルを
求める。

【０００６】この従来例の場合、探索ブロックＢ（ｋ，
ｌ）は、さらに縦方向に、３列、３列、３列、２列でな
る４個のブロックＢ１（ｋ，ｌ）、Ｂ２（ｋ，ｌ）、Ｂ
３（ｋ，ｌ）、Ｂ４（ｋ，ｌ）に分割されている。そし
て、分割探索ブロックＢ１（ｋ，ｌ）内のいずれかの画
素（下２行の画素を除く）を左上の画素とする縦横３×
３画素の照合対象領域と検出ブロックＡ（ｉ，ｊ）との
評価演算（相関演算）と、分割探索ブロックＢ２（ｋ，
ｌ）内のいずれかの画素（下２行の画素を除く）を左上
の画素とする縦横３×３画素の照合対象領域と検出ブロ
ックＡ（ｉ，ｊ）との評価演算と、分割探索ブロックＢ
３（ｋ，ｌ）内のいずれかの画素（下２行の画素を除
く）を左上の画素とする縦横３×３画素の照合対象領域
と検出ブロックＡ（ｉ，ｊ）との評価演算とを並行して
行なう。

【０００７】図３は、このような並行演算を実行する従
来の動きベクトル検出回路の全体構成を示すものであ
る。この動きベクトル検出回路は、並行演算を実行する
図４に詳細構成を示す３個の演算モジュール１１、１
２、１３と、これら演算モジュール１１〜１３に動作ク
ロックＣＫ１〜ＣＫ３を供給するクロック発生手段１か
ら構成されている。

【０００８】演算モジュール１１は、分割探索ブロック
Ｂ１（ｋ，ｌ）内のいずれかの画素（下２行の画素を除
く）を左上の画素とする照合対象領域と検出ブロックＡ
（ｉ，ｊ）との評価演算（類似評価演算）を行なうもの
であり、かかる演算を、分割探索ブロックＢ１（ｋ，
ｌ）内の下２行の画素を除く全ての画素について順次繰
返す。そのために、検出ブロックＡ（ｉ，ｊ）の画素デ
ータ、分割探索ブロックＢ１（ｋ，ｌ）内の画素デー
タ、分割探索ブロックＢ２（ｋ，ｌ）内の画素データが
シリアルに入力されている。そして、検出ブロックＡ
（ｉ，ｊ）と照合対象領域との対応画素間の差の絶対値
の総和でなる評価演算値が最も小さい照合対象領域の位
置情報ＡＤmin1とその値Ｅmin1とを順次更新しながら出
力する。

【０００９】演算モジュール１２は、分割探索ブロック
Ｂ２（ｋ，ｌ）内のいずれかの画素（下２行の画素を除
く）を左上の画素とする照合対象領域を対象とする点を
除き、演算モジュール１１と同様な処理を行なう。ま
た、演算モジュール１３は、分割探索ブロックＢ３
（ｋ，ｌ）内のいずれかの画素（下２行の画素を除く）
を左上の画素とする照合対象領域を対象とする点を除
き、演算モジュール１１と同様な処理を行なう。

【００１０】なお、各演算モジュール１１、１２、１３
の出力は、図示しない動きベクトル判定部に与えられ、
動きベクトル判定部はこれら演算モジュール１１〜１３
から与えられた評価演算値Ｅmin1〜Ｅmin3の最小値をと
る照合対象領域を、検出ブロックＡ（ｉ，ｊ）の移動先
と決定する。

【００１１】演算モジュール１１〜１３は同一構成を有
し、その詳細は図４に示す通りである。図４において、
演算モジュールは、３個の演算手段２１〜２３と、２個
のセレクタ２４及び２５と、３個のレジスタ２６〜２８
と、動きベクトルデータ検出手段２９と、制御パルス発
生手段３０とから構成されている。

【００１２】演算手段２１は、この演算モジュールが対
象としている分割探索ブロックＢ１（ｋ，ｌ）、Ｂ２
（ｋ，ｌ）又はＢ３（ｋ，ｌ）中の第１列に位置する画
素を左上の画素とする照合演算領域と検出ブロックＡ
（ｉ，ｊ）との評価演算を行なうものであり、演算手段
２２は、この演算モジュールが対象としている分割探索
ブロックＢ１（ｋ，ｌ）、Ｂ２（ｋ，ｌ）又はＢ３
（ｋ，ｌ）中の第２列に位置する画素を左上の画素とす
る照合演算領域と検出ブロックＡ（ｉ，ｊ）との評価演
算を行なうものであり、演算手段２３は、この演算モジ
ュールが対象としている分割探索ブロックＢ１（ｋ，
ｌ）、Ｂ２（ｋ，ｌ）又はＢ３（ｋ，ｌ）中の第３列に
位置する画素を左上の画素とする照合演算領域と検出ブ
ロックＡ（ｉ，ｊ）との評価演算を行なうものである。
そして、対象とする行を切り替えながら上述の評価演算
を行なう。

【００１３】２個のセレクタ２４及び２５、３個のレジ
スタ２６〜２８は、この演算モジュール内の演算手段２
２、２３や、次の分割探索ブロックに係る演算モジュー
ルの演算手段２１に、照合演算領域と検出ブロックＡ
（ｉ，ｊ）との対応位置の画素データを同期をとって入
力させるために設けられたものである。

【００１４】３個の演算手段２１〜２３、２個のセレク
タ２４及び２５、３個のレジスタ２６〜２８が上述した
処理を実行する際に必要な制御パルスは、制御パルス発
生手段３０が出力する。

【００１５】動きベクトルデータ検出手段２９には、演
算手段２１〜２３から評価演算値Ｅ1 〜Ｅ3 が与えら
れ、動きベクトルデータ検出手段２９は、現時点だけで
なく、それまでに与えらえた同一の探索ブロックＢ
（ｋ，ｌ）に係る評価演算値の最小値Ｅmin1とその位置
データＡＤmin1とを検出して出力するものである。

【００１６】図５は、このような動きベクトル検出回路
に対する、検出ブロックＡ（ｉ，ｊ）、分割探索ブロッ
クＢ１（ｋ，ｌ）、Ｂ２（ｋ，ｌ）、Ｂ３（ｋ，ｌ）、
Ｂ４（ｋ，ｌ）の各画素データの入力の仕方と、各演算
モジュール１１、１２、１３の各演算手段２１、２２、
２３が評価演算する照合演算領域とをそのタイミングを
も含めて示したものである。この図５において、符号Ｒ
（ｘ，ｙ）は、探索ブロックＢ（ｋ，ｌ）の画素ｂ
（ｘ，ｙ）を左上とした縦横３×３画素の照合演算領域
を表している。この図５から明らかなように、各演算モ
ジュール１１、１２、１３について３個ずつの計９個の
演算手段（２１〜２３）は、同一演算サイクルにおいて
は、探索ブロックＢ（ｋ，ｌ）の同一行の異なる列の画
素を左上の画素とする照合演算領域に対する評価演算を
並行して実行している。

【００１７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の動きベクトル検出回路によれば、以下の欠点を
有するものであった。

【００１８】動きベクトルの検出のために、現フレーム
及び前フレームの画素データを格納した画像メモリから
同一の画素データを何回も読み出さなければならない。
１個の検出ブロックＡ（ｉ，ｊ）について同一画素デー
タを複数回読出すことが必要なだけでなく、同一の画素
データを他の検出ブロックを対象とするときでも読出す
ことが必要である。従って、画素データの読出しに無駄
があるということができる。実際上、画像メモリを構成
する集積回路の読出し周波数は、動作ベクトル検出回路
等の演算回路を集積回路で構成した場合に可能な処理周
波数に比べて遅いものであり、従来の場合、この遅い方
の周波数に統一をとると考えられるので、検出するため
の読出し数が多いほど１フレームについての全動きベク
トルを得るまでの時間が遅くなる。

【００１９】上記欠点とも関連するが、検出ブロック内
の画素データ列の１回の読出し（１回の演算サイクル）
では、探索ブロックのある１行の各画素を左上の画素と
した複数（９個）の照合対象領域との評価演算しか実行
できない。探索ブロック内の全ての照合演算領域との評
価演算を終了するまでには、探索ブロック内の行を切替
えることを繰返す必要があり、並列演算を適用している
といえども、かなりの時間を要する。

【００２０】このような不都合を従来構成の延長線上で
避けようとした場合、探索ブロック内に存在する全ての
照合演算領域の数だけ演算手段を設けることが考えられ
るが、このようにすると、演算部分の構成が複雑になる
と共に、検出ブロック及び探索ブロックの画素データの
読出し構成も複雑になる。

【００２１】本発明は、以上の点を考慮してなされたも
のであり、従来より高速に動きベクトルを検出すること
ができる簡単な構成の動きベクトル検出回路を提供しよ
うとするものである。

【００２２】

【課題を解決するための手段】本発明の動きベクトル検
出回路は、相前後する２フレームの内の一方を、縦横Ｍ
×Ｍ画素でなる複数のブロックに分割し、これら分割ブ
ロックを動きベクトルの検出ブロックとし、相前後する
２フレームの内の他方に、検出ブロックと同位置を含む
縦横のそれぞれが自然数ｎを用いて表される（ｎ＋１）
×Ｍ画素の探索ブロックを設定し、この探索ブロック内
で検出ブロックと同じ大きさの合計（ｎ×Ｍ）² 個の照
合対象領域を切出し、検出ブロックと各照合対象領域と
の間で検出ブロックと照合対象領域との相関を表す評価
演算を行ない、その評価演算結果から、最適な照合対象
領域を検出して検出ブロックについての動きベクトル情
報を得るものである。

【００２３】そして、入力される検出ブロック及び探索
ブロックの画素データ列と同一周期の有する第１のクロ
ック信号、及び、この第１のクロック信号の１／ｍの周
期を有する第２のクロック信号を発生して当該動きベク
トル検出回路内の各部に供給するクロック発生回路と、
第１のクロック信号と同一周期の入力された探索ブロッ
クの画素データ列を、第２のクロック信号と同一周期の
画素データ列であって、ｍ個ずつを取り出した場合には
いずれかの照合対象領域の画素データ列になっている探
索画素データ列を出力する探索データ選択回路と、第２
のクロック信号の供給を受けて、第１のクロック信号と
同一周期の入力された探索ブロックの画素データ列及び
探索データ選択回路から与えられた探索画素データ列と
から、自己に割当てられているｍ個の照合対象領域に係
る評価演算を行なう、（ｎ×Ｍ）² ／ｍ個の演算モジュ
ールと、各演算モジュールの出力から最適な評価演算結
果を検出して検出ブロックに対する動きベクトル情報を
得る動きベクトル判定回路とを備えるものである。

【００２４】ここで、各演算モジュールが、１個の評価
演算回路を備えて、自己に割当てられているｍ個の照合
対象領域に係る評価演算を、第２のクロック信号の周期
で照合対象領域を変えながら行なうことが好ましい。

【００２５】また、探索データ選択回路が、割当てられ
ている照合対象領域が副走査方向に等しい複数の演算モ
ジュールに共通の探索画素データ列を作成して出力する
ことが好ましい。

【００２６】

【作用】本発明は、評価演算の単位処理周期を当該動き
ベクトル検出回路に入力される画素データ列の周期の１
／ｍとすることを意図したものである。言い換えると、
評価演算の動作周波数の高速化を意図したものである。
このような意図に従って探索ブロックの大きさを決定し
ており、設ける回路要素も決定している。

【００２７】探索ブロックとして、検出ブロックと同位
置を含む縦横のそれぞれが自然数ｎを用いて表される
（ｎ＋１）×Ｍ画素の領域を設定している。本発明で
も、大きく見た処理が、この探索ブロック内で検出ブロ
ックと同じ大きさの合計（ｎ×Ｍ）² 個の照合対象領域
を切出し、検出ブロックと各照合対象領域との間で検出
ブロックと照合対象領域との相関を表す評価演算を行な
い、その評価演算結果から、最適な照合対象領域を検出
して検出ブロックについての動きベクトル情報を得るも
のである点は、従来と同様である。

【００２８】上述のように、２種類の周波数（周期）が
存在するので、本発明では、入力される検出ブロック及
び探索ブロックの画素データと同一の周期の有する第１
のクロック信号、及び、この第１のクロック信号の１／
ｍの周期を有する第２のクロック信号を発生して当該動
きベクトル検出回路内の各部に供給するクロック発生回
路を設けている。

【００２９】また、評価演算の単位演算の処理周期が短
いことに応じて、探索ブロックの画素データ列を、第２
のクロック信号と同一周期の画素データ列であって、ｍ
個ずつを取り出した場合にはいずれかの照合対象領域の
画素データ列になっている探索画素データ列を出力する
探索データ選択回路を設けている。

【００３０】さらに、探索画素データ列の周期が短く、
検出ブロックの画素データ列の周期がそのｍ倍であるこ
とを利用して、その比であるｍ個の照合対象領域に係る
評価演算を行なう演算モジュールを設けている。ここ
で、照合対象領域の数が（ｎ×Ｍ）² で、１個の演算モ
ジュールに割当てられている照合対象領域の数がｍであ
るので、演算モジュールの個数は（ｎ×Ｍ）² ／ｍ個で
ある。

【００３１】勿論、各演算モジュールの出力から最適な
評価演算結果を検出して検出ブロックに対する動きベク
トル情報を得る動きベクトル判定回路を設けている。

【００３２】ここで、各演算モジュールに設ける評価演
算回路の個数は最大でｍ個まで考えられるが、入力され
る探索画素データ列がｍ個毎に同一照合対象領域に係る
ものとなるので、１個の評価演算回路によって、自己に
割当てられているｍ個の照合対象領域に係る評価演算を
行なうことができ、このようにすることで演算モジュー
ルの構成を簡単なものとすることができる。

【００３３】また、検出ブロック間の重複はないが、探
索ブロック間は一部で重複する。そこで、この性質を利
用して、探索データ選択回路に、割当てられている照合
対象領域が副走査方向に等しい複数の演算モジュールに
共通の探索画素データ列を作成して出力することが、構
成の簡単化の面から好ましい。

【００３４】

【実施例】（Ａ）実施例の基本的な考え方 まず、この実施例に係る検出ブロック及び探索ブロック
を明らかにして、実施例の基本的な考え方を説明する。

【００３５】図６及び図７はそれぞれ、検出ブロック及
び探索ブロックの説明図である。この実施例は、検出ブ
ロックＡ（ｉ，ｊ）を現フレームＮＦ側に設定し、探索
ブロックＢ（ｋ，ｌ）を前フレームＬＦ側に設定して動
きベクトル情報を得るものである。検出ブロックＡ
（ｉ，ｊ）は、縦横ｈ×ｇでなる現フレームＮＦを縦横
に分割した正方ブロックであり、この実施例の場合、図
７（Ａ）に示すように、縦横８×８画素の大きさに選定
されている。他方、探索ブロックＢ（ｋ，ｌ）は、前フ
レームＬＦにおける検出ブロックＡ（ｉ，ｊ）の対応ブ
ロックＣ（ｉ，ｊ）を中心に含む領域が該当し、この実
施例の場合、図７（Ｂ）に示すように、縦横１６×１６
画素の大きさに選定されている。探索ブロックＢ（ｋ，
ｌ）の画素データの入力は、後述するように、これが縦
方向に２等分された２個の分割探索ブロックＢＤ１
（ｋ，ｌ）及びＢＤ２（ｋ，ｌ）の画素データを並行し
て入力することで実行されるようになされている。

【００３６】ここで、厳密な意味での探索ブロックＢＭ
（ｋ，ｌ）は、上述した探索ブロックＢ（ｋ，ｌ）の最
終行及び最終列を除いた縦横１５×１５画素でなるもの
である。しかし、探索ブロック内の２個の画素データの
動きベクトル検出回路への並行入力のバランスを考慮し
て、動きベクトル検出回路に対する入力は探索ブロック
Ｂ（ｋ，ｌ）について行なうこととしている。

【００３７】動きベクトルの検出は、厳密な探索ブロッ
クＢＭ（ｋ，ｌ）内から、検出ブロックＡ（ｉ，ｊ）と
同じ大きさの照合対象領域を切り出して検出ブロックＡ
（ｉ，ｊ）との評価演算を行ない、評価が最も高い照合
演算領域の位置と検出ブロックＡ（ｉ，ｊ）の位置の差
を捕らえることで行なう。厳密な探索ブロックＢＭ
（ｋ，ｌ）には、検出ブロックＡ（ｉ，ｊ）と同じ大き
さの照合演算領域が（１５−８＋１）² 個すなわち６４
個存在する。

【００３８】動きベクトルを最も高速に求めるには、こ
の６４個の照合対象領域との評価演算を並行して実行す
れば良い。しかし、１個の照合対象領域との評価演算を
行なう演算回路を６４個設ければ回路が複雑になる。そ
こで、この実施例の場合、少ない演算回路によって、仮
想的に６４個の演算回路を並列に並べたと同様な状態を
作り出すこととし、効率よく演算処理を行ってその演算
結果から正確な動きベクトルを高速に検出することがで
きるようにした。

【００３９】このような仮想的な回路状態を作り出すた
めに、動きベクトル検出回路内の動作周波数（クロッ
ク）を操作している。

【００４０】同じ評価演算を行なう演算回路を何個も並
列に設ける場合、ＬＳＩ化が容易にできる。このような
演算用ＬＳＩの動作周波数は一般に数十メガヘルツであ
り、他方、探索ブロックＢ（ｋ，ｌ）や検出ブロックＡ
（ｉ，ｊ）に係る画素データを格納している画像メモリ
のような大規模のＲＡＭの動作周波数は数メガヘルツ程
度である。従来のように、演算処理構成の動作周波数と
画素データを提供する画素データ出力構成の動作周波数
が等しい場合、後者の動作周波数に全体の動作周波数を
合わせると演算処理構成の能力を十分には引き出せな
い。逆に、演算処理構成の動作周波数に画素データ出力
構成（画像メモリ）の動作周波数に合わせると、画像メ
モリをキャシュメモリのような構成にしなければならな
くなり、回路が複雑になり回路規模も大きくなる。

【００４１】この実施例の動きベクトル検出回路では、
評価演算時の動作周波数と、画素データの入力周波数と
を変えている。すなわち、評価演算時の動作周波数を画
素データの入力周波数の４倍に選定している。言い換え
ると、１６個の演算回路によって６４個の演算回路があ
ると同様な仮想的な状態を作り出している。

【００４２】このことはまた次のことを意味する。例え
ば、探索ブロックＢ（ｋ，ｌ）の１画素データの入力期
間は、動作周期の４倍の期間であるので、演算処理から
見れば４個のデータを入力したと同様に取り扱うことが
でき、従って、同一の画素データを従来のように何回も
入力ことを不要にできる。

【００４３】（Ｂ）実施例の全体構成 次に、以上のような基本的な考え方に従っている一実施
例を図面を参照しながら説明する。ここで、図１がこの
実施例の全体構成を示すものである。

【００４４】図１において、この動きベクトル検出回路
は、１６個の演算モジュール１０１〜１１６と、探索デ
ータ選択回路４０と、動きベクトル判定回路４１と、タ
イミング発生回路４２と、クロック発生回路４３とから
構成されている。

【００４５】検出ブロックＡ（ｉ，ｊ）が新たなブロッ
クに切り替わったときに有意となるスタート信号ＳＴＡ
ＲＴ＊（＊はアクティブロウを意味する）は、タイミン
グ発生回路４２及びクロック発生回路４３に与えられ
る。

【００４６】タイミング発生回路４２は、このスタート
信号ＳＴＡＲＴ＊のタイミングに基づいて、１６個の演
算モジュール１０１〜１１６に対するクリア信号ＣＬＲ
１〜ＣＬＲ１６と、動きベクトル判定回路４１に対する
クリア信号ＣＬＲＶＥＣとを発生する。これらクリア信
号ＣＬＲ１〜ＣＬＲ１６、ＣＬＲＶＥＣのタイミング
は、各部の動作の後述する説明で明らかにする。

【００４７】クロック発生回路４３には、図示しない原
発振器から画素データの入力周波数の４倍の周波数を有
するクロック信号ＣＬＯＣＫも与えられており、スター
ト信号ＳＴＡＲＴ＊に同期した、クロック信号ＣＬＯＣ
Ｋと同一周波数のクロック信号ＣＬＫ１と、クロック信
号ＣＬＯＣＫの１／４の周波数のクロック信号ＣＬＫ２
とを発生して１６個の演算モジュール１０１〜１１６、
探索データ選択回路４０及び動きベクトル判定回路４１
に与える。なお、後述するように、高速クロック信号Ｃ
ＬＫ１が評価演算の動作周波数を定めている。

【００４８】各演算モジュール１０１、…、１１６は、
図１０及び図１１に示す詳細構成を有し、自己モジュー
ルに割当てられた４個の照合対象領域に対する評価演算
を行なうものである。勿論、当然に検出ブロックＡ
（ｉ，ｊ）の画素データと、探索ブロックＢ（ｋ，ｌ）
の画素データが入力されている。

【００４９】検出ブロックＡ（ｉ，ｊ）の計６４個の画
素データは、図示しない画像メモリからラスタ状に読み
出されて、当該動きベクトル検出回路にシリアルに入力
される。上述した１６個の演算モジュール１０１〜１１
６は、検出ブロックＡ（ｉ，ｊ）の画素データ列からみ
れば縦属接続されたものであり、検出ブロックＡ（ｉ，
ｊ）の画素データ列は各演算モジュール１０１、…、１
１５で４画素データ期間だけ遅延されて次の演算モジュ
ール１０２、…、１１６に引き渡される。

【００５０】このように縦属接続された１６個の演算モ
ジュール１０１〜１１６の内、奇数番目の位置の演算モ
ジュール１０１、１０３、…、１１５は、探索ブロック
Ｂ（ｋ，ｌ）の第１列〜第４列かつ第１行〜第８行内の
画素データを左上とする縦横８×８画素でなる照合対象
領域との評価演算を行なうものである（図７（Ｂ）参
照）。ここで、第１番目の演算モジュール１０１は、探
索ブロックＢ（ｋ，ｌ）の第１行の第１列〜第４列の画
素データｂ（０，０）〜ｂ（０，３）を左上とする照合
対象領域との評価演算を行なうものである。第３番目の
演算モジュール１０３は、探索ブロックＢ（ｋ，ｌ）の
第２行の第１列〜第４列の画素データｂ（１，０）〜ｂ
（１，３）を左上とする照合対象領域との評価演算を行
なうものである。以下、同様に、奇数番目の位置の演算
モジュール１０５、…、１１５に、４個の照合対象領域
が割り付けられている。

【００５１】他方、縦属接続された１６個の演算モジュ
ール１０１〜１１６の内、偶数番目の位置の演算モジュ
ール１０２、１０４、…、１１６は、探索ブロックＢ
（ｋ，ｌ）の第５列〜第８列かつ第１行〜第８行内の画
素データを左上とする縦横８×８画素でなる照合対象領
域との評価演算を行なうものである。ここで、第２番目
の演算モジュール１０２は、探索ブロックＢ（ｋ，ｌ）
の第１行の第５列〜第８列の画素データｂ（０，４）〜
ｂ（０，７）を左上とする照合対象領域との評価演算を
行なうものである。第４番目の演算モジュール１０４
は、探索ブロックＢ（ｋ，ｌ）の第２行の第５列〜第８
列の画素データｂ（１，４）〜ｂ（１，７）を左上とす
る照合対象領域との評価演算を行なうものである。以
下、同様に、偶数番目の位置の演算モジュール１０６、
…、１１６に、４個の照合対象領域が割り付けられてい
る。

【００５２】勿論、演算モジュール数１６と各演算モジ
ュール１０１、…、１１６に割当てられている照合対象
領域数４とを掛けると、全照合対象領域数６４になる。

【００５３】これら演算モジュール１０１〜１１６に対
する探索ブロックＢ（ｋ，ｌ）内のデータの供給は、探
索データ選択回路４０が行なう。探索データ選択回路４
０には、分割探索ブロックＢＤ１（ｋ，ｌ）の計１２８
個の画素データが、図示しない画像メモリからラスタ状
に読み出されてシリアルに入力され、また、分割探索ブ
ロックＢＤ２（ｋ，ｌ）の計１２８個の画素データが、
図示しない画像メモリからラスタ状に読み出されてシリ
アルに入力される。探索データ選択回路４０は、図８に
示す詳細構成を有し、奇数番目の演算モジュール１０
１、１０３、…、１１５に与える画素データ列ＯＤＤ
と、偶数番目の演算モジュール１０２、１０４、…、１
１６に与える画素データ列ＥＶＥＮとを形成して出力す
る。これら出力画素データ列ＯＤＤ及びＥＶＥＮは、入
力された１画素データの期間に４個の画素データが挿入
されたものであり、４個ずつ取り出した場合には、ある
照合対象領域の画素データ列になっているものである。

【００５４】各演算モジュール１０１、…、１１６はそ
れぞれ、自己に割当てられている４個の照合対象領域に
ついての評価演算を行ない、得られた４個の評価値を、
クリア信号ＣＬＲ１、…、ＣＬＲ１６が有意の間に動き
ベクトル判定回路４１に与える。なお、各演算モジュー
ル１０１、…、１１６からの出力タイミングは、後述す
るようにずれており、そのため、共通の信号線を介して
動きベクトル判定回路４１に評価値が入力される。

【００５５】上述のように、評価演算の動作周波数を画
素データの入力周波数の４倍に選定しているので、検出
ブロックＡ（ｉ，ｊ）の全６４個の画素データを入力す
る期間では６４×４回の単位評価演算を実行できる。探
索データ選択回路４０がこの期間に６４×４個の探索画
素データを演算モジュールに供給するので、各演算モジ
ュール１０１、…、１１６に上述のように４個の照合対
象領域を割当てることができる。

【００５６】動きベクトル判定回路４１は、図１３に示
す詳細構成を有し、全ての演算モジュール１０１〜１１
６から与えられた全て（６４個）の照合対象領域につい
ての評価値の最小値ＭＩＮと、その最小値をとる照合対
象領域と検出ブロックＡ（ｉ，ｊ）との位置ずれを表す
動きベクトルＶＥＣとを得て出力する。

【００５７】以下、この実施例の動きベクトル検出回路
の各部の詳細構成及びその動作を順に説明する。

【００５８】 （Ｃ）探索データ選択回路４０の詳細構成及びその動作 まず、探索データ選択回路４０の詳細構成及びその動作
を図面を参照しながら詳述する。ここで、図８が探索デ
ータ選択回路４０の詳細構成を示すブロック図であり、
図９がその各部タイミングチャートである。なお、図９
において、（ｋ，ｌ）は、縦書及び横書を問わず、探索
ブロックＢ（ｋ，ｌ）の画素データｂ（ｋ，ｌ）を意味
している（図７参照）。

【００５９】図８において、この探索データ選択回路４
０は、１入力データ期間の遅延回路として機能する１６
個のレジスタ５０〜６５と、マルチプレクサとして機能
する２個の４入力１出力選択器６６及び６７と、２個の
２入力１出力選択器６８及び６９とから構成されてい
る。

【００６０】４個のレジスタ５０〜５３は縦属接続され
ており、この第１段のレジスタ５０には、図９（Ａ）に
示す分割探索ブロックＢＤ１（ｋ，ｌ）の画素データ列
が入力される。各レジスタ５０、…、５３は、１入力デ
ータ期間を周期とするクロック信号ＣＬＫ２に基づい
て、入力された画素データを取込むものである。従っ
て、各レジスタ５０、…、５３からはそれぞれ、図９
（Ｄ）〜（Ｇ）に示すように、入力された分割探索ブロ
ックＢＤ１（ｋ，ｌ）の画素データ列を、１入力データ
期間、２入力データ期間、３入力データ期間、４入力デ
ータ期間だけ遅延させた画素データ列が出力される。こ
れら４種類の画素データ列が選択器６６に入力される。

【００６１】この選択器６６には、１入力データ期間の
１／４の期間を周期とするクロック信号ＣＬＫ１が入力
されており、このクロック信号ＣＬＫ１が与えられる毎
に、入力端子を巡回的に切替えて入力を選択する。かく
して、選択器６６の出力は、図９（Ｈ）に示すように、
入力された４種類の画素データ列を多重化したものとな
る。このような多重化画素データ列は選択器６８及び６
９に入力される。

【００６２】１２個のレジスタ５４〜６５は縦属接続さ
れており、この第１段のレジスタ５４には、図９（Ｂ）
に示す分割探索ブロックＢＤ２（ｋ，ｌ）の画素データ
列が入力される。各レジスタ５４、…、６５は、１入力
データ期間を周期とするクロック信号ＣＬＫ２に基づい
て、入力された画素データを取込むものである。入力側
の８個のレジスタ５４〜６１は、その出力を単に次段の
レジスタ５５〜６２に引き渡すものであり、従って、レ
ジスタ６１からの出力は、図９（Ｃ）に示すように、入
力された分割探索ブロックＢＤ２（ｋ，ｌ）の画素デー
タ列を８入力データ期間だけ遅延させたものとなる。後
側の４個のレジスタ６２〜６５の出力は、選択器６７に
入力される。すなわち、選択器６７には、入力された分
割探索ブロックＢＤ２（ｋ，ｌ）の画素データ列を、９
入力データ期間、１０入力データ期間、１１入力データ
期間、１２入力データ期間だけ遅延させた図９（Ｉ）〜
（Ｌ）に示すような４種類の画素データ列が入力され
る。

【００６３】この選択器６７には、１入力データ期間の
１／４の期間を周期とするクロック信号ＣＬＫ１が入力
されており、このクロック信号ＣＬＫ１が与えられる毎
に、入力端子を巡回的に切替えて入力を選択する。かく
して、選択器６７の出力は、図９（Ｍ）に示すように、
入力された４種類の画素データ列を多重化したものとな
る。このような多重化画素データ列は選択器６８及び６
９に入力される。

【００６４】各選択器６８、６９はそれぞれ、例えば２
入力（２個の多重化画素データ列）のいずれを選択する
かを表すパターンを格納しており、クロック信号ＣＬＫ
１が与えられる毎にこのパターンに従う入力を選択す
る。図９（Ｎ）は選択器６８の出力を示すものであり、
この出力画素データ列ＯＤＤが奇数番目の演算モジュー
ル１０１、１０３、…、１１５に探索ブロックＢ（ｋ，
ｌ）のデータとして入力される。また、図９（Ｏ）は選
択器６９の出力を示すものであり、この出力画素データ
列ＥＶＥＮが偶数番目の演算モジュール１０２、１０
４、…、１１６に探索ブロックＢ（ｋ，ｌ）のデータと
して入力される。

【００６５】なお、図９（Ｎ）及び（Ｏ）において、符
号☆は選択器６７から与えられた画素データを選択した
ことを表しており、この符号が付されていない画素デー
タは選択器６６の出力である。

【００６６】当該探索データ選択回路４０からの出力探
索画素データ列ＯＤＤ及びＥＶＥＮはそれぞれ、４個置
きに画素データを取り出した場合には、同一照合対象領
域の画素データをラスタ状に取り出したと同様のものと
なっている。

【００６７】例えば、図９（Ｎ）において、符号ａが付
された画素データを６４個取り出すと、ｂ（０，０）、
ｂ（０，１）、ｂ（０，２）、ｂ（０，３）、ｂ（０，
４）、…となり、画素データｂ（０，０）を左上とする
縦横８×８の照合対象領域の画素データ列となる。ま
た、符号ｂが付された６４個画素データを取り出すと、
ｂ（０，１）、ｂ（０，２）、ｂ（０，３）、ｂ（０，
４）、ｂ（０，５）、…となり、画素データｂ（０，
１）を左上とする縦横８×８の照合対象領域の画素デー
タ列となる。また、画素データｂ（１，０）を最初とし
て符号ａが付された画素データを６４個取り出すと、ｂ
（１，０）、ｂ（１，１）、ｂ（１，２）、ｂ（１，
３）、ｂ（１，４）、…となり、画素データｂ（１，
０）を左上とする縦横８×８の照合対象領域の画素デー
タ列となる。

【００６８】逆に言えば、このような出力探索画素デー
タ列ＯＤＤ及びＥＶＥＮを作り出すために、当該探索デ
ータ選択回路４０内の各部が動作している。

【００６９】（Ｄ）演算モジュールの詳細構成及び動作 次に、演算モジュール１０１〜１１６の詳細構成及び動
作を図面を参照しながら詳述する。ここで、図１０が演
算モジュール４４（１０１〜１１６）の詳細構成を示す
ブロック図、図１１がその評価演算回路４９の詳細構成
を示すブロック図、図１２が演算モジュール４４の動作
の説明に供するタイミングチャートである。なお、図１
２において、（ｋ，ｌ）は、縦書及び横書を問わず、探
索ブロックＢ（ｋ，ｌ）の画素データｂ（ｋ，ｌ）を意
味しており、［ｉ，ｊ］は、検出ブロックＡ（ｉ，ｊ）
の画素データａ（ｉ，ｊ）を意味しており（図７参
照）、符号´は、１個前の検出ブロックに対する検出時
に関するデータを意味している。

【００７０】図１０において、演算モジュール４４は、
１入力データ期間を周期とするクロック信号ＣＬＫ２が
与えられる４個のレジスタ４５〜４８と、評価演算回路
４９から構成されている。

【００７１】レジスタ４５〜４８は縦属接続されてお
り、入力された検出ブロックＡ（ｉ，ｊ）の画素データ
列を４入力データ期間だけ遅延させて、次段の演算モジ
ュールに与えると共に評価演算回路４９に与える。評価
演算回路４９には、探索データ選択回路４０が出力した
探索ブロックＢ（ｋ，ｌ）に係る画素データ列ＯＤＤ又
はＥＶＥＮも与えられており、これらの画素データ列に
基づいて、当該演算モジュール４４に割当てられている
４個の照合対象領域に対する評価演算を行なって評価値
を出力する。

【００７２】上述したレジスタ４５〜４８による遅延
は、検出ブロックＡ（ｉ，ｊ）の画素データ列と、探索
ブロックＢ（ｋ，ｌ）に係る画素データ列ＯＤＤ又はＥ
ＶＥＮとを同期させて評価演算回路４９に入力させるた
めである。すなわち、図１２（Ａ）に示すスタート信号
ＳＴＡＲＴ＊が新たな検出ブロックの開始を指示した時
点から、図１２（Ｂ）〜（Ｄ）に示すように、検出ブロ
ックＡ（ｉ，ｊ）、分割探索ブロックＢＤ１（ｋ，
ｌ）、ＢＤ２（ｋ，ｌ）の画素データ列が並行して入力
されてくる。しかし、照合のための探索ブロックＢ
（ｋ，ｌ）の画素データ列ＯＤＤ及びＥＶＥＮは、探索
データ選択回路４０から与えられるため、その回路４０
の処理遅延によって、図１２（Ｈ）及び（Ｌ）に示すよ
うに、図１２（Ｂ）に示す検出ブロックＡ（ｉ，ｊ）の
画素データ列の開始位相からずれたものとなる。また、
当該演算モジュール４４に割当てられている照合対象領
域の画素データが始まる、画素データ列ＯＤＤ及びＥＶ
ＥＮの時点も、図１２（Ｂ）に示す検出ブロックＡ
（ｉ，ｊ）の画素データ列の開始位相からずれたものと
なる。従って、図１２（Ｆ）に示すクロック信号ＣＬＫ
２の周期を利用した同期化が必要となっている。

【００７３】このような同期化された検出ブロックＡ
（ｉ，ｊ）の画素データ列と、探索ブロックＢ（ｋ，
ｌ）に係る画素データ列ＯＤＤ又はＥＶＥＮとが与えら
れる評価演算回路４９は、図１１に示す詳細構成を有す
る。すなわち、評価演算回路４９は、差分絶対値演算器
７０、加算器７１、７個のレジスタ７２〜７８、選択器
７９及び出力制御回路８０から構成されている。

【００７４】差分絶対値演算器７０は、その時点で入力
されている検出ブロックＡ（ｉ，ｊ）の画素データと、
探索ブロックＢ（ｋ，ｌ）に係る画素データ列ＯＤＤ又
はＥＶＥＮの画素データとの差の絶対値を演算して加算
器７１に与えるものである。

【００７５】加算器７９は、今回の差分絶対値と、選択
器７９から与えられたそのまでの差分絶対値の累積値と
を加算して累積値を更新するものである。この加算器７
１の出力はレジスタ７２に与えられる。

【００７６】４個のレジスタ７２〜７５は縦属接続され
ており、１入力データ期間の１／４の期間を周期とする
クロック信号ＣＬＫ１によってラッチ動作するものであ
る。従って、加算器７１からの差分絶対値の累積値は４
クロック周期（１入力データ期間）だけ遅延されて選択
器７９に与えられる。

【００７７】選択器７９は、クリア信号ＣＬＲ（ＣＬＲ
１〜ＣＬＲ１６のいずれか）が与えられているときに０
データを選択し、それ以外のときに差分絶対値の累積値
を選択して加算器７１に与える。なお、クリア信号ＣＬ
Ｒは、縦属接続された３個のレジスタ７６〜７８によっ
て３クロック周期だけ遅延されて選択器７９に与えられ
るようになされている。これは、タイミング発生回路４
２（図１参照）が出力したクリア信号ＣＬＲと、探索ブ
ロックＢ（ｋ，ｌ）に係る画素データ列ＯＤＤ又はＥＶ
ＥＮの位相が、例えば、図１２（Ｈ）及び（Ｉ）や、図
１２（Ｌ）及び（Ｍ）に示すように、３クロック周期だ
けずれているためである。

【００７８】ここで、探索ブロックＢ（ｋ，ｌ）に係る
画素データ列ＯＤＤ又はＥＶＥＮは、上述したように、
４個置きに取り出した場合には、同一の照合対象領域の
画素データ列となる。従って、レジスタ７２〜７５及び
選択器７９を介して加算器７１に与えられるそれまでの
差分絶対値の累積値と、差分絶対値演算器７０から与え
られる差分絶対値とは、同一の照合対象領域のものであ
る。このようにして、検出ブロックＡ（ｉ，ｊ）と照合
対象領域の対応する画素データの差分絶対値が累積され
ていき、検出ブロックＡ（ｉ，ｊ）の全ての画素データ
が入力されて処理されたときの差分絶対値の累積値が評
価値となる。

【００７９】評価値の出力は出力制御回路８０が制御す
る。出力制御回路８０には、レジスタ７２から出力され
た差分絶対値の累積値が与えられると共に、クリア信号
ＣＬＲが与えられる。出力制御回路８０は、クリア信号
ＣＬＲが有意のときに、レジスタ７２から出力された差
分絶対値の累積値を当該演算モジュール４４の出力評価
値として送出し、クリア信号ＣＬＲが非有意のときに、
レジスタ７２から出力された差分絶対値の累積値に対し
ては出力を阻止する。ここで、レジスタ７２によって１
クロック周期遅延されていることを考慮すると、クリア
信号ＣＬＲが有意の期間は、当該演算モジュール４４に
割当てられている４個の照合対象領域に対する評価値
（差分絶対値の全画素に対する総和）が得られているタ
イミングと合致している。

【００８０】次に、評価演算回路４９の動作を具体例を
挙げて説明する。ここでは、第１番目の演算モジュール
１０１に設けられている評価演算回路４９を考える。こ
の評価演算回路４９に対する各種入力は、図１２
（Ｅ）、（Ｇ）〜（Ｉ）のようになっている。

【００８１】クリア信号ＣＬＲ１は、３クロック周期だ
け遅延されて選択器７９に与えられるので、検出ブロッ
クＡ（ｉ，ｊ）の最初のデータａ（０，０）が当該評価
演算回路４９に入力されている期間では、選択器７９は
０データを選択して加算器７１に与えている。

【００８２】このような状態で、探索画素データ列ＯＤ
Ｄの最初の探索データｂ（０，０）が入力されると、差
分絶対値演算器７０は｜ａ（０，０）−ｂ（０，０）｜
を求め、これがそのまま加算器７１の出力となってレジ
スタ７２の出力も｜ａ（０，０）−ｂ（０，０）｜とな
る。しかし、このタイミングではクリア信号ＣＬＲ１が
非有意に戻っているのでこれが出力されることはなく、
次に、クリア信号ＣＬＲ１が有意になるまでは継続して
出力は阻止される。次の探索データｂ（０，１）が入力
されると、差分絶対値演算器７０は｜ａ（０，０）−ｂ
（０，１）｜を求め、これがそのまま加算器７１の出力
となり、レジスタ７２の出力は｜ａ（０，０）−ｂ
（０，１）｜、レジスタ７３の出力は｜ａ（０，０）−
ｂ（０，０）｜となる。次の探索データｂ（０，２）が
入力されると、差分絶対値演算器７０は｜ａ（０，０）
−ｂ（０，２）｜を求め、これがそのまま加算器７１の
出力となってレジスタ７２の出力は｜ａ（０，０）−ｂ
（０，２）｜、レジスタ７３の出力は｜ａ（０，０）−
ｂ（０，１）｜、レジスタ７４の出力は｜ａ（０，０）
−ｂ（０，０）｜となる。次の探索データｂ（０，３）
が入力されると、差分絶対値演算器７０は｜ａ（０，
０）−ｂ（０，３）｜を求め、これがそのまま加算器７
１の出力となってレジスタ７２の出力は｜ａ（０，０）
−ｂ（０，３）｜、レジスタ７３の出力は｜ａ（０，
０）−ｂ（０，２）｜、レジスタ７４の出力は｜ａ
（０，０）−ｂ（０，１）｜、レジスタ７５の出力は｜
ａ（０，０）−ｂ（０，０）｜となる。

【００８３】次には、検出データもａ（０，１）に変化
する。このときには、選択器７９に対するクリア信号Ｃ
ＬＲ１も非有意に戻っており、選択器７９はレジスタ７
５にラッチされているデータが出力する状態になる。こ
のような状態で、次の探索データｂ（０，１）が入力さ
れると、差分絶対値演算器７０は｜ａ（０，１）−ｂ
（０，１）｜を求め、加算器７１によって、この値｜ａ
（０，１）−ｂ（０，１）｜に選択器７９からの値｜ａ
（０，０）−ｂ（０，０）｜が加算されてレジスタ７２
にはこの加算値（累積値）がラッチされる。

【００８４】以下、同様にして、左上の画素がｂ（０，
０）の照合対象領域、左上の画素がｂ（０，１）の照合
対象領域、左上の画素がｂ（０，２）の照合対象領域、
左上の画素がｂ（０，３）の照合対象領域をクロック周
期で切替えながら、検出ブロックＡ（ｉ，ｊ）と照合対
象領域との対応画素の差分絶対値を求めてはそれまでの
累積値に加算していく。

【００８５】検出データが最後の画素データａ（７，
７）になった状態において、探索データｂ（７，７）が
入力されると、検出ブロックＡ（ｉ，ｊ）と左上の画素
がｂ（０，０）の照合対象領域との対応画素の差分絶対
値の総和Ｍ１がレジスタ７２にラッチされる。

【００８６】次の探索データｂ（７，８）が入力される
タイミングで、クリア信号ＣＬＲ１が再び有意となる。
このときには出力制御回路８０は入力データをそのまま
出力できる状態になる。従って、次の探索データｂ
（７，８）が入力されると、左上の画素がｂ（０，０）
の照合対象領域に対する評価値Ｍ１が動きベクトル判定
回路４１に出力されると共に、検出ブロックＡ（ｉ，
ｊ）と左上の画素がｂ（０，１）の照合対象領域との対
応画素の差分絶対値の総和Ｍ２がレジスタ７２にラッチ
される。

【００８７】以下、同様に、探索データｂ（７，９）が
入力されると、左上の画素がｂ（０，１）の照合対象領
域に対する評価値Ｍ２が動きベクトル判定回路４１に出
力されると共に、検出ブロックＡ（ｉ，ｊ）と左上の画
素がｂ（０，１）の照合対象領域との対応画素の差分絶
対値の総和Ｍ３がレジスタ７２にラッチされ、探索デー
タｂ（７，１０）が入力されると、左上の画素がｂ
（０，２）の照合対象領域に対する評価値Ｍ３が動きベ
クトル判定回路４１に出力されると共に、検出ブロック
Ａ（ｉ，ｊ）と左上の画素がｂ（０，３）の照合対象領
域との対応画素の差分絶対値の総和Ｍ４がレジスタ７２
にラッチされる。そして、検出ブロックＡ（ｉ，ｊ）を
切替えた後の最初の探索データが入力されると、左上の
画素がｂ（０，３）の照合対象領域に対する評価値Ｍ４
が動きベクトル判定回路４１に出力される。

【００８８】他の演算モジュール１０２〜１１６も同様
に動作する。なお、１段異なる演算モジュール間の評価
値の出力タイミングは、例えば、図１２（Ｊ）及び
（Ｎ）との比較から明らかなように、４入力データ期間
異なっている。

【００８９】 （Ｅ）動きベクトル判定回路４１の詳細構成及び動作 次に、動きベクトル判定回路４１の詳細構成及び動作
を、図面を参照しながら詳述する。ここで、図１３がこ
の動きベクトル判定回路４１の詳細構成を示すブロック
図、図１４がその各部タイミングチャートである。

【００９０】動きベクトル判定回路４１は、大きくは、
評価値Ｍ１〜Ｍ６４の最小値を検出する構成と、最小値
をとる照合対象領域と検出ブロックＡ（ｉ，ｊ）との位
置ずれである動きベクトルを得る構成とからなってい
る。

【００９１】評価値Ｍ１〜Ｍ６４の最小値を検出する構
成は、データ幅変換器８１、現評価値用レジスタ８２、
最小評価値用レジスタ８３及び８７、選択器８４、比較
器８５及びインバータ８６から構成されている。

【００９２】データ幅変換器８１は、１入力データ期間
の１／４の期間に現れる各評価値のデータ幅を１入力デ
ータ期間に変換するものである。例えば、全てのクリア
信号ＣＬＲ１〜ＣＬＲ１６のオア出力が、評価値が入力
されている期間を示すものとして与えられてそれを上述
した高い周波数のクロック信号ＣＬＫ１で内部レジスタ
に書込み、それをインバータ８２から与えられる低い周
波数のクロック信号ＣＬＫ２の反転信号で読出すことで
データ幅を変換する。従って、図１４（Ａ）に示すよう
に入力された離散的な評価値列Ｍ１〜Ｍ６４は、図１４
（Ｄ）に示すように、連続でかつ各評価値のデータ幅が
４倍に変換されたものとなる。このようなデータ幅が変
換された評価値列Ｍ１〜Ｍ６４は、レジスタ８２及び選
択器８４に与えられる。

【００９３】選択器８４には、後述するようにレジスタ
８３にラッチされているその時点までの最小評価値も与
えられている。選択器８４は、比較器８５からの比較出
力に基づいて、データ幅変換器８１から出力されている
評価値がその時点までの最小評価値より小さい場合にデ
ータ幅変換器８１から出力されている評価値を選択し、
データ幅変換器８１から出力されている評価値がその時
点までの最小評価値以上の場合に最小評価値を選択し、
レジスタ８３に与える。なお、図１４（Ｃ）に示すクリ
ア信号ＣＬＲＶＥＣが与えられた直後は、選択器８４
は、データ幅変換器８１から出力されている評価値Ｍ１
を選択する。

【００９４】レジスタ８２は、図１４（Ｄ）に示すデー
タ幅変換器８１から出力されている評価値を、１入力デ
ータ期間を周期とする図１４（Ｂ）に示すクロック信号
ＣＬＫ２に基づいてラッチして比較器８５に与える。図
１４（Ｅ）は、このラッチ内容を示すものである。レジ
スタ８３は、図１４（Ｆ）に示す選択器８４から出力さ
れているその時点までの最小評価値を、クロック信号Ｃ
ＬＫ２の図１４（Ｈ）に示す反転信号に基づいてラッチ
して比較器８５に与える。図１４（Ｇ）は、このラッチ
内容を示すものである。

【００９５】比較器８５は、両レジスタ８２及び８３の
ラッチ内容を比較し、レジスタ８２に格納されている評
価値が小さいときに、レジスタ８３に格納されているそ
れまでの最小評価値を、今、データ幅変換器８１から出
力されている評価値に更新させるように選択器８４を動
作させる図１４（Ｉ）に示す比較出力を選択器８４に与
える。比較器８５は、上記以外の場合は、レジスタ８３
に格納されているそれまでの最小評価値を選択させる比
較出力を選択器８４に与える。

【００９６】なお、レジスタ８３に格納されているそれ
までの最小評価値ＭＩＮは、クロック信号ＣＬＫ２によ
って出力用レジスタ８７にラッチされて出力される。な
お、このレジスタ８７の出力は図１４（Ｎ）に示すよう
に変化するものであるが、次に、クリア信号ＣＬＲＶＥ
Ｃが与えられた時点の内容が、今回の検出ブロックＡ
（ｉ，ｊ）に係る最小評価値である。

【００９７】この動きベクトル判定回路４１における最
小値をとる照合対象領域と検出ブロックＡ（ｉ，ｊ）と
の位置ずれである動きベクトルを得る構成は、主とし
て、ベクトル発生器８８、選択器８９及び２個のレジス
タ９０、９１である。

【００９８】ベクトル発生器８８は、クリア信号ＣＬＲ
ＶＥＣが与えられたときに、初期ベクトルＶ（−４，−
４）を出力し、その後、クロック信号ＣＬＫ２が与えら
れる毎にベクトルを更新して発生するものである。この
ベクトル発生器８８が発生する図１４（Ｋ）に示すベク
トルは、その時点でレジスタ８２にラッチされている評
価値（従って半周期前側にずれているがデータ幅変換器
８１が出力している評価値）に係る照合対象領域に対応
するものである。

【００９９】選択器８９は、比較器８５からの比較出力
に基づいて、上述した選択器８４と同様な選択動作を行
なうものである。すなわち、選択器８４がデータ幅変換
器８１から出力されている最新の評価値を最小のものと
して選択した場合には、選択器８９もそれに対応した、
図１４（Ｋ）に示すベクトル発生器８８が出力したベク
トルを選択する。また、選択器８４がレジスタ８３から
出力されているいままでの最小評価値を継続して最小の
ものとして選択した場合には、選択器８９もそれに対応
した、図１４（Ｍ）に示すレジスタ９０が出力したベク
トルを選択する。この選択された最小評価値に対応した
ベクトルがレジスタ９０にクロック信号ＣＬＫ２の反転
信号に基づいてラッチされる。なお、選択器８９は、ク
リア信号ＣＬＲＶＥＣが与えられた直後は、選択器８４
と同様に、ベクトル発生器８８が発生したベクトルを選
択する。

【０１００】レジスタ９０に格納されているそれまでの
最小評価値ＭＩＮに対する動きベクトルＶＥＣは、クロ
ック信号ＣＬＫ２によって出力用レジスタ８７にラッチ
されて出力される。なお、このレジスタ８７の出力は図
１４（Ｏ）に示すように変化するものであるが、次に、
クリア信号ＣＬＲＶＥＣが与えられた時点の内容が、今
回の検出ブロックＡ（ｉ，ｊ）に係る動きベクトルであ
る。

【０１０１】以上のように、この動きベクトル判定回路
４１においては、入力された評価値のデータ幅を変換
し、最初の評価値Ｍ１はそのままそれまでの最小評価値
とし、それ以降の評価値Ｍ２〜Ｍ６４に対しては、それ
までの最小評価値と大小比較し、小さい場合に最小評価
値を更新する処理を行ない、これに並行して最小評価値
を有する照合対象領域に係るベクトルに検出動きベクト
ルとして更新する処理を行ない、今回の検出ブロックＡ
（ｉ，ｊ）についての全ての評価値Ｍ１〜Ｍ６４に対す
る処理を終了したときの最小評価値ＭＩＮ及び対応動き
ベクトルＶＥＣを出力する。

【０１０２】（Ｆ）動きベクトル情報の連続検出処理 上述したように、１個の検出ブロックＡ（ｉ，ｊ）の画
素数は６４個であるのに対して、分割探索ブロックＢＤ
１（ｋ，ｌ）及びＢＤ２（ｋ，ｌ）の画素数はそれぞれ
１２８個である。従って、単純には、ある検出ブロック
Ａ（ｉ，ｊ）についての動きベクトルを得るために画素
データを入力する場合、検出ブロックＡ（ｉ，ｊ）につ
いての画素データの入力が先に終わってしまい、次の検
出ブロックＡ（ｉ，ｊ）についての処理になるまで検出
ブロックＡ（ｉ，ｊ）についての画素データの入力を停
止しなければならない。

【０１０３】しかし、隣合う検出ブロックに対する探索
ブロック間では一部領域が重複することを利用すると、
検出ブロックＡ（ｉ，ｊ）に対する画素データの入力を
中断することなく行なうことができて、動きベクトル情
報を効率良く検出することができる。

【０１０４】以下、上述した構成の動きベクトル検出回
路によって、各検出ブロックの動きベクトル情報の検出
を効率良く実行する方法について説明する。

【０１０５】ここで、１フレームの大きさを、図１５に
示すように縦横４８×６４画素とすると、図１５（Ａ）
に示すように検出ブロックＡ（ｉ，ｊ）はＡ１〜Ａ４８
の４８個となる。以下の説明のために、前フレームＬＦ
についても、図１５（Ｂ）に示すように検出ブロックＡ
（ｉ，ｊ）と同じ大きさのブロックＣ１〜Ｃ４８を規定
しておく。

【０１０６】４８個の検出ブロックＡ１〜Ａ４８の処理
順序は任意に選定できるが、この実施例の場合、縦方向
に変えていくこととしている。すなわち、この処理順序
が、後述するように動きベクトル情報の検出を効率良く
実行できる方法である。例えば、Ａ４、Ａ１２、Ａ２
０、…、Ａ４４のような順序とする。

【０１０７】ここで、検出ブロック列Ａ４〜Ａ４４が処
理対象となったとする。図１６は、この検出ブロック列
Ａ４〜Ａ４４の画素配列を示すものである。図１７は、
この検出ブロック列Ａ４〜Ａ４４についての動きベクト
ルの検出に必要な前フレームの領域の画素配列を示すも
のである。この図１７に示すように、検出ブロック列Ａ
４〜Ａ４４についての動きベクトルの検出に必要な探索
の領域は、検出ブロック列Ａ４〜Ａ４４に対応した前フ
レームＬＦのブロック列Ｃ４〜Ｃ４４の領域と、その左
隣のブロック列Ｃ３〜Ｃ４３の右半分の領域と、ブロッ
ク列Ｃ４〜Ｃ４４に右隣のブロック列Ｃ５〜Ｃ４５の左
半分の領域と、最上位ブロックＣ４の上方の縦横４×１
６画素の領域ＣＵと、最下位ブロックＣ４４の下方の縦
横４×１６画素の領域ＣＬ（図示はしていない）とであ
る。領域ＣＵ及びＣＬは、前フレームＬＦの範囲を越え
た領域であるので、この領域の画素データとしてはダミ
ーデータを用いる。なお、このダミーデータ領域ＣＵ及
びＣＬは仮想的なものであり、後述するように、読出し
については一方だけが存在するのと等価である。

【０１０８】このような探索のための領域を縦方向に２
等分する。このような２等分された領域ＣＤ１及びＣＤ
２は、上述した分割探索ブロックＢＤ１及びＢＤ２（図
７（Ｂ）参照）に対応する。

【０１０９】今、検出ブロックＡ４が処理対象となった
とする。この場合の探索ブロックは図１７で一点鎖線で
囲んだ領域Ｄ１である（図７（Ｂ）参照）。従って、検
出ブロックＡ４の処理時には、図１６に示す検出ブロッ
クＡ４の画素配列からラスタ状に画素データを読出し、
図１７に示す分割領域ＣＤ１にある探索ブロックＤ１の
部分の画素配列からラスタ状に画素データを読出し、分
割領域ＣＤ２にある探索ブロックＤ１の部分の画素配列
からラスタ状に画素データを読出すことを同時に行な
う。これにより、上述した動きベクトルの検出動作が開
始して実行される。ここで、検出ブロックＡ４に対する
読出しが終了したときには、図１８に示すように、探索
ブロックＤ１の半分のデータしか読み出されていない。
そこで、探索ブロックＤ１からの画素データの読出しを
継続する。

【０１１０】また、検出ブロックＡ４に対する読出しが
終了したときには、間隔を開けることなく、図１８に示
すように、次の検出ブロックＡ１２の画素データのラス
タ状の読出しを行なう。

【０１１１】ここで、検出ブロックＡ１２に対する探索
ブロックは、図１７に示す二点鎖線で囲んだ領域Ｄ２で
ある。すなわち、検出ブロックＡ４に対する探索ブロッ
クＤ１と検出ブロックＡ１２に対する探索ブロックＤ２
とは、図１７に斜線を付した部分が共通である。従っ
て、この共通領域の画素データの読出しは、検出ブロッ
クＡ４に対する探索画素データの読出しを意味すると共
に、検出ブロックＡ１２に対する探索画素データの読出
しを意味する。

【０１１２】すなわち、検出ブロックＡ４に対する読出
しが終了したときに、間隔を開けることなく、次の検出
ブロックＡ１２の画素データのラスタ状の読出せば、そ
の探索ブロックＤ２の画素データも同期して読出してい
ることになる。

【０１１３】従って、処理対象の検出ブロックが切り替
わっても、検出ブロック及び探索ブロックの画素データ
のラスタ状の読出しを継続して行なうことができ、この
ようにすると読出しに無駄が生じず、このような継続読
出しを採用している。

【０１１４】縦方向の最後の検出ブロックＡ４４の画素
データの読出しが終了した場合には、これに対応する探
索ブロックの画素データで読み出されていないものはダ
ミーデータだけである。従って、ダミーデータの読出し
を継続する。この検出ブロックＡ４４の次には、検出ブ
ロックＡ５が処理対象となるが、この検出ブロックＡ５
の探索ブロックについて前半で読出す画素データもダミ
ーデータである。従って、ダミーデータの読出しという
点で、検出ブロックＡ４４及びＡ５は共通しており、検
出ブロックＡ４４の画素データの読出しが終了したとき
に、間隔を開けることなく、次の検出ブロックＡ５の画
素データのラスタ状の読出せばその探索ブロックの画素
データも同期して読出していることになる。

【０１１５】以上のように、検出ブロックＡ１〜Ａ４８
の処理対象順序を縦方向に選定すると、検出ブロック及
び探索ブロックの画素データを中断することなく、画素
メモリから読出して上述した構成の動きベクトル検出回
路に入力することができ、効率良く動きベクトル情報を
得ることができる。

【０１１６】（Ｇ）実施例の効果 以上のように、上記実施例によれば、評価演算の処理速
度を、画像メモリからの画素データの読出し速度より高
速（４倍）にした構成としたので、画像メモリからの同
一画素データの読出しが１回で全ての動きベクトルを得
ることができ、従来より高速に動きベクトルを検出する
ことができる。ここで、画像メモリからの読出し速度
は、従来と同様であるので、高速読出しのためのキャッ
シュメモリ等が不要となる。

【０１１７】また、演算モジュール内に１個の評価演算
回路を設けるだけで、４個の照合対象領域に対する評価
演算を実行することができ、構成を簡単なものとするこ
とができる。

【０１１８】さらに、各演算モジュールに全ての照合対
象領域を等分に（４個ずつ）割当て、各演算モジュール
を並行して動作させるので、全ての照合対象領域に対す
る評価演算を並行して実行していると等価な状態を作り
出すことができ、この点からも従来より高速に動きベク
トルを検出することができる。

【０１１９】さらにまた、この実施例の場合、探索デー
タ選択回路を各演算モジュールに共通に設けて、演算モ
ジュール内には探索画素データを選択するような構成を
不要としたので、演算モジュールの構成を簡単なものと
することができる。その結果、演算モジュールをディス
クリート部品で構成すれば動きベクトル検出回路の構成
も簡単になり、また、集積回路で構成するとしても構成
が簡単な分だけ信頼性が向上する。

【０１２０】（Ｈ）他の実施例 なお、上記実施例においては、検出ブロックを現フレー
ムに、探索ブロックを前フレームに設定して動きベクト
ルを検出するものを示したが、逆に、検出ブロックを前
フレームに、探索ブロックを現フレームに設定して動き
ベクトルを検出するものであっても良い。フレーム間の
差も１フレームに限定されるものではない。

【０１２１】また、当該動きベクトル検出回路を利用す
る装置も、動き補償フレーム間予測符号化器等の符号化
装置に限定されるものではない。

【０１２２】さらに、検出ブロックや探索ブロックの大
きさ等も上記実施例のものに限定されるものではない。
但し、以下のような関係を満足するものであることを要
する。検出ブロックが縦横Ｎ×Ｎ画素であれば、探索ブ
ロックを縦横のそれぞれの画素数Ｍが（ｎ＋１）×Ｎの
ものに選定する（ここで、ｎは自然数）。演算モジュー
ルにおける評価演算の動作周波数を、画像メモリからの
画素データの読出し周波数のｍ倍に選定した場合に、演
算モジュールの個数Ｐを、（ｎ×Ｍ）² ＝Ｐ×ｍを満足
するように選定する。

【０１２３】上記実施例では、画素データを読出すラス
タ走査が横方向を主走査方向とするものであったが、縦
方向を主走査方向とする読出しであっても良い。

【０１２４】さらに、上記実施例においては、演算モジ
ュールを検出ブロックの画素データ列からみて縦属接続
し、割当てられている照合対象領域が副走査方向に共通
の演算モジュールには共通の探索画素データ列を入力す
るようにしたが、各演算モジュールに検出ブロックの画
素データ列や探索画素データ列を個別に与えるものであ
っても良い。

【０１２５】また、演算モジュール内の評価演算回路の
個数も１個に限定されるものではない。上記実施例の変
形例として、２個の評価演算回路を設けてそれぞれに２
個の照合対象領域を担当させることを挙げることができ
る。

【０１２６】

【発明の効果】以上のように、本発明によれば、評価演
算の処理速度を、画像メモリからの画素データの読出し
速度より整数倍にして処理する構成としたので、従来よ
り高速に動きベクトルを検出することができる簡単な構
成の動きベクトル検出回路を実現できる。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】従来の検出ブロック及び探索ブロックの説明図
である。

【図３】従来の全体構成を示すブロック図である。

【図４】従来の演算モジュールの詳細構成を示すブロッ
ク図である。

【図５】従来の画素データ列及び評価演算対象領域の変
化を示す説明図である。

【図６】実施例の検出ブロック及び探索ブロックの説明
図（その１）である。

【図７】実施例の検出ブロック及び探索ブロックの説明
図（その２）である。

【図８】実施例の探索データ選択回路の詳細構成を示す
ブロック図である。

【図９】実施例の探索データ選択回路の各部タイミング
チャートである。

【図１０】実施例の演算モジュールの構成を示すブロッ
ク図である。

【図１１】実施例の評価演算回路の詳細構成を示すブロ
ック図である。

【図１２】実施例の演算モジュールの動作の説明に用い
るタイミングチャートである。

【図１３】実施例の動きベクトル判定回路の詳細構成を
示すブロック図である。

【図１４】実施例の動きベクトル判定回路の各部タイミ
ングチャートである。

【図１５】実施例の画素データの最適な読出し方法の説
明図（その１）である。

【図１６】実施例の画素データの最適な読出し方法の説
明図（その２）である。

【図１７】実施例の画素データの最適な読出し方法の説
明図（その３）である。

【図１８】実施例の画素データの最適な読出し方法の説
明図（その４）である。

【符号の説明】

１０１〜１１６…演算モジュール、４０…探索データ選
択回路、４１…動きベクトル判定回路、４３…クロック
発生回路、４９…評価演算回路、５０〜６５、７２〜７
８…１入力画素データ期間遅延用レジスタ、７０…差分
絶対値演算器、７１…加算器、７９…選択器、８０…出
力制御回路。

フロントページの続き (72)発明者 徳野 芳雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 相前後する２フレームの内の一方を、縦
   横Ｍ×Ｍ画素でなる複数のブロックに分割し、これら分
   割ブロックを動きベクトルの検出ブロックとし、相前後
   する２フレームの内の他方に、検出ブロックと同位置を
   含む縦横のそれぞれが自然数ｎを用いて表される（ｎ＋
   １）×Ｍ画素の探索ブロックを設定し、この探索ブロッ
   ク内で検出ブロックと同じ大きさの合計（ｎ×Ｍ）² 個
   の照合対象領域を切出し、検出ブロックと各照合対象領
   域との間で検出ブロックと照合対象領域との相関を表す
   評価演算を行ない、その評価演算結果から、最適な照合
   対象領域を検出して上記検出ブロックについての動きベ
   クトル情報を得る動きベクトル検出回路であって、 入力される検出ブロック及び探索ブロックの画素データ
   列と同一周期の有する第１のクロック信号、及び、この
   第１のクロック信号の１／ｍの周期を有する第２のクロ
   ック信号を発生して当該動きベクトル検出回路内の各部
   に供給するクロック発生回路と、 第１のクロック信号と同一周期の入力された探索ブロッ
   クの画素データ列を、第２のクロック信号と同一周期の
   画素データ列であって、ｍ個ずつを取り出した場合には
   いずれかの照合対象領域の画素データ列になっている１
   以上の探索画素データ列を出力する探索データ選択回路
   と、 上記第２のクロック信号の供給を受けて、第１のクロッ
   ク信号と同一周期の入力された探索ブロックの画素デー
   タ列及び探索データ選択回路から与えられた探索画素デ
   ータ列とから、自己に割当てられているｍ個の照合対象
   領域に係る評価演算を行なう、（ｎ×Ｍ）² ／ｍ個の演
   算モジュールと、 各演算モジュールの出力から最適な評価演算結果を検出
   して検出ブロックに対する動きベクトル情報を得る動き
   ベクトル判定回路とを備えたことを特徴とする動きベク
   トル検出回路。
2. 【請求項２】 上記各演算モジュールが、１個の評価演
   算回路を備えて、自己に割当てられているｍ個の照合対
   象領域に係る評価演算を、上記第２のクロック信号の周
   期で照合対象領域を変えながら行なうことを特徴とする
   請求項１に記載の動きベクトル検出回路。
3. 【請求項３】 上記探索データ選択回路は、割当てられ
   ている照合対象領域が副走査方向に等しい複数の上記演
   算モジュールに共通の探索画素データ列を作成して出力
   することを特徴とする請求項１に記載の動きベクトル検
   出回路。