JPH05328332A - 高並列動き補償演算器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、Ｐ個の読み出しポートを有
するメモリ群を用いて最大（Ｐ−１）・ｍ² の並列度で
実行することのできる高並列動き補償演算器を提供する
ことである。 【構成】 本発明の高並列動き補償演算器６は、第１の
探索ブロックと第１のメモリ２の現フレームデータにつ
いて並列演算を行うと共に、第２のメモリ５の第１の探
索ブロックをより下方向にｍラインずつずれた第２の探
索ブロックと第１のメモリ２の現フレーム・ブロックデ
ータについてノルム演算を用いて並列に演算する並列演
算手段３を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高並列動き補償演算器
に係り、動画像高能率符号化の分野での動き補償におけ
るノルム演算及びノルム演算結果を用いた動きベクトル
検出をＰ個の読み出しポートを有するメモリ群を用いて
最大（Ｐ−１）・ｍ² の並列度で実行することのできる
高並列動き補償演算器に関する。

【０００２】

【従来の技術】ｍ画素×ｍラインの画素ブロックを対象
とするものを例として説明する。図１１は従来の８個の
動き補償演算エレメントを有する並列動き補償演算器を
示す。同図に示す８個の補償演算エレメント３（ＰＥ１
〜ＰＥ８）は、４画素×４ライン（ｍ＝４）の画素ブロ
ックを処理する。

【０００３】図１２は図１１に示される各動き補償演算
エレメントを示す。図１２において、入力選択回路１２
０は、図１１に示すメモリ群１からの入力を選択するた
めの制御をセレクタ１２１に対して行うものである。セ
レクタ１２１は、入力選択回路１２０の指示により入力
を選択し、選択したデータを差分絶対値累算器１２２に
出力する。差分絶対値累算器１２２はノルム演算を行
う。演算後の値とレジスタ１２３に格納されていたデー
タを比較し、レジスタ１２３には絶対値の小さい方のデ
ータが格納される。

【０００４】図１１において、探索画素領域データを記
憶するメモリ群１は３個の読み出しポートＰ₀ ，Ｐ₁ ，
Ｐ₂ を有し、メモリ２は現フレーム・ブロック・データ
を格納する。

【０００５】一般に、並列動き補償演算器４は、１個の
読み出しポートを有するメモリ２に予め格納されたｍ画
素×ｍラインの現フレーム・ブロックのデータを図１３
に示すように、左右にスキャンしながら並列動き補償演
算器４の入力ポートＸから補償演算エレメント３に入力
する。並列動き補償演算器４は、Ｐ個の読み出しポート
Ｐ₀ ，Ｐ₁ ，Ｐ₂ を有するメモリ群１に予め格納された
探索画素領域のデータの最左上の画素データα₀₀を基準
として、このメモリのｉ（ｉ≦Ｐの自然数）番目の読み
出しポートから（ｉ−１）・ｍ画素分を図１３に示すよ
うに右方向にずれたｍ画素×ｍラインの探索ブロック１
１０のデータをｍ画素の幅で右方向にスキャンしなが
ら、且つ（ｉ−１）・ｍサイクル分遅延して読み出す。

【０００６】並列動き補償演算器４中のｃ（ｃ≦（Ｐ−
１）・ｍの自然数）番目の補償演算エレメント３は、ｍ
サイクルの周期で、１サイクル目からｍ−ＭＯＤ（ｃ−
１，ｍ）サイクル目までの間、上記Ｐ個の読み出しポー
トを有するメモリ１のＩＮＴ（（ｃ−１）／ｍ）＋１
（ＩＮＴ（ｘ））はｘを越えない最大の整数を表す）番
目の読み出しポートからデータを選択し、ｍサイクル周
期の残りサイクルの間ＩＮＴ（（ｃ−１）／ｍ）＋２番
目の読み出しポートからのデータを選択するセレクタ等
の入力制御手段を有する。ｃ（ｃ≦（Ｐ−１）・ｍの自
然数）番目の補償演算エレメント３は、動き補償演算開
始後、ｃ番目の補償演算エレメントをｃサイクル後に起
動させる制御手段を有する。

【０００７】図１４は、従来の４画素×４ラインの画素
ブロックを８個の補償演算エレメントで並列処理する場
合のデータ入力制御を示す。４画素×４ラインの画素ブ
ロックを処理する場合は、図１４に示すようなデータ入
力制御により、現フレーム・ブロック・データのメモリ
２とメモリ１の探索画素領域内で右方向に１画素ずつず
れた（Ｐ−１）・ｍ個の探索ブロックとのノルム演算を
（Ｐ−１）・ｍ個の補償演算エレメント３により並列に
演算される。但し、以下に示すような右方向のスキャン
の方向を下方向に且つ探索ブロックのずらし方を下方向
に変更しても手法としては同じである。

【０００８】図１３は、探索画素領域内の探索ブロック
を右方向にスキャンした場合のデータ読み出し順序を表
しており、図１５は探索画素領域内の探索ブロックの画
素データを下方向にスキャンした場合のデータの読み出
し順序を表している。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の並列動き補償演算器では、一般にｍ画素×ｍライン
の画素ブロックを対象とした場合、探索画素領域内での
右方向に１画素ずつずれた探索ブロックを並列に演算す
るため、１個の読み出しポートを有するメモリとＰ個の
読み出しポートを有するメモリ群を用いて（Ｐ−１）・
ｍ並列を越えたノルム演算器群を並列に動作させること
は不可能であるという問題があった。

【００１０】従来は、動き補償演算エレメントの外側で
最小ノルム検出とベクトル検出の制御を行うために動き
補償演算エレメントの数が多くなるデータ転送及びデー
タ処理が過密になることにより並列度を上げることに限
界がある。

【００１１】本発明は上記の点に鑑みなされたもので、
全探索の動き補償処理において、現フレーム・ブロック
のデータを予め格納した１個の読み出しポートを有する
メモリと、探索画素領域のデータを予め格納したＰ個の
読み出しポートを有するメモリを用い、複数のｍ画素×
ｍラインの画素ブロックを並列に処理する場合に最大
（Ｐ−１）・ｍ² 個の補償演算エレメントを効率良く動
作させることが可能となり、さらに、高並列なノルム演
算とさらに並列に効率良く動作させることが可能な並列
動き補償演算器を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の原理構成
図である。

【００１３】本発明の高並列動き補償演算器１０７は、
探索画素領域の中で、ｍ画素×ｍラインの画素ブロック
を１画素づつずらしながら、ブロックマッチングをと
り、最小のノルムをもつブロックを特定する全探索の動
き補償演算器１０７において、２個の読み出しポートを
有する探索画素領域データを格納する第１のメモリ群１
０５を用いて縦横に隣接するｍ×ｍ個の画素ブロックの
ノルム演算をｍ×ｍ個の動き補償演算エレメント１０３
で並列に実行するための高並列動き補償演算器であっ
て、第１のメモリ群１０５の第１のポートから画素デー
タを探索画素領域の最左上を開始点として縦方向にｍラ
イン分のデータを右方向にスキャンしながら順次読み出
し、残る第２のポートから画素データを探索画素領域の
最上左から縦方向にｍライン分ずらした画素を開始点と
してｍライン分のデータを右方向にスキャンしながら、
第１のポートよりｍサイクルだけ読み出し開始時刻を遅
らせて順次読み出す第１のデータ読み出し制御手段と、
各動き補償演算エレメントが割り当てられた画素ブロッ
ク内のデータを第１のメモリ群１０５の第１のポートと
第２のポートのいずれか一方から選択する入力選択制御
手段と、ノルム演算に必要なデータが第１のメモリ群１
０５の２つのポートのいずれか一方から読み出されるタ
イミングで各動き補償演算エレメントを起動させる第１
の起動制御手段とを有する複数の動き補償演算エレメン
トを含む。

【００１４】また、本発明の高並列動き補償演算器１０
６は、Ｐ個の読み出しポートを有し、探索画素領域デー
タを格納する第２のメモリ１０５を用いて、探索画素領
域の縦横に隣接するｍ×ｍ×（Ｐ−１）個の画素ブロッ
クのノルム演算を並列に実行するＰ−１個の高並列動き
補償演算器であって、第２のメモリ群１０５の第ｐ（＜
Ｐ）のポートから探索画素領域の最上左の画素から縦方
向にｐ×ｍラインずらした画素を開始点として、縦方向
にｍライン分のデータを横方向にスキャンしながら読み
出し、開始時刻をｐ×ｍサイクルだけ遅らせて第２のメ
モリ群１０５の第ｐのポートから順次読み出す第２のデ
ータ読み出し制御手段と、各高並列動き補償演算器に割
り当てられた画素ブロック群のノルム演算に必要なデー
タが高並列補償演算器の入力ポートのいずれかから入力
されるタイミングで各高並列動き補償演算器を起動させ
る第２の動き補償演算エレメントの起動制御手段と、第
２のメモリ群１０５のｐ−１ポートと第ｐポート及び１
個の読み出しポートを有するメモリ１０２の該ポートを
第ｐ−１の高並列動き補償演算器１０７₁ に接続し、第
２のメモリ群のｐ＋１ポートを第ｐの高並列動き補償演
算器１０７₂ に接続する。

【００１５】また、本発明の動き補償演算エレメント
は、動き補償演算エレメントのノルム演算器の出力を順
次比較して小さい値を選択する最小値検出器と、最小検
出器の出力を格納するための最小値記憶手段と、最小値
検出器でどちらのデータが選択されたかを示す最小選択
データを出力する出力ポートと、動き補償演算エレメン
トに割り当てられた全ての画素ブロックのノルム演算が
終了した後、隣接したもう１つの動き補償演算エレメン
トから出力された最小ノルムデータを入力する入力ポー
トと、入力ポートから入力されたデータと動き補償演算
エレメント内で検出され、最小値記憶手段で記憶された
データとを最小値検出器を用いて小さい値を選択し、最
小値記憶手段に記憶されたデータを更新する最小値検出
手段と、入力ポートから順次入力される全てのデータと
最小値記憶手段に記憶されているデータとの比較が終了
した後、最小記憶手段により記憶された最小ノルムデー
タを出力する出力ポートを有する最小ノルム検出部を含
む。

【００１６】また、本発明の動き補償演算エレメント
は、動き補償演算エレメントで処理された画素ブロック
の数を計数する計数手段と、動き補償エレメントが起動
する前に、動き補償演算エレメントが処理する最初の画
素ブロックが探索画素領域の何番目の画素ブロックに当
たるかを示す初期値を計数手段に設定する初期値設定手
段と、最小ノルムが何番目に処理された画素ブロックか
を示す最小ノルム番号データを記憶するための最小ノル
ム番号記憶手段と、最小値検出部から出力される最小値
選択データが最小値記憶手段により記憶されたデータを
選択したことを示したとき、最小ノルム番号記憶手段に
より記憶された最小ノルム番号データを選択し、最小値
選択データが最小値検出器からの出力を選択したことを
示したとき、計数手段の出力を選択する最小ノルム番号
選択手段と、動き補償演算エレメントに割り当てられた
画素ブロックの処理が全て終了した後、隣接したもう１
つの動き補償演算エレメントから出力された最小ノルム
番号データを入力する入力ポートと、入力ポートから入
力された最小ノルム番号データを計数手段の出力の代わ
りに選択して、最小ノルム番号選択手段を用いて、最小
ノルム番号を検出する最小ノルム番号検出手段とを有す
る動きベクトル検出部を含む。

【００１７】

【作用】本発明は、探索ブロックを１画素ずつ若しく
は、１ラインずつ移動させながら動き補償の探索を行う
全探索の動き補償処理において、現フレーム・ブロック
のデータを予め格納した１個の読み出しポートを有する
メモリと、探索画素領域のデータを予め格納した複数個
の読み出しポートを有するメモリを用いて、ｍ画素×ｍ
ラインの画素ブロックを並列に処理する場合に、従来の
技術では、（Ｐ−１）・ｍ個の補償演算エレメントを並
列に動作させることが限界であったことに対し、本発明
は、上記と同一条件で、探索画素領域内で右方向に１画
素ずつずれた探索ブロック群だけでなく、下方向に１ラ
インずつずれた探索ブロックをも並列に演算するための
制御手段を備えることにより、１個の読み出しポートを
有するメモリと複数個の読み出しポートを有するメモリ
群を用いて最大（Ｐ−１）・ｍ ² 個のノルム演算器を並
列に効率良く動作させることができる。

【００１８】また、動き補償演算エレメント内にノルム
演算部以外に最小ノルム検出部と動きベクトル検出部を
搭載することにより、ノルム演算と並列して動きベクト
ル（何番目の探索画素ブロックが最小ノルムを持つかを
表す数値）を検出することができる。

【００１９】

【実施例】図２は本発明の概要を示す。

【００２０】同図において、探索画素領域データメモリ
５は２個の読み出しポートＲＡ，ＲＢを有している。現
フレーム・ブロックデータメモリ２は１個の読み出しポ
ートＲＸを有している。高並列動き補償演算器６は探索
領域データメモリ５の読み出しポートＲＡと接続される
入力ポートＰＢと、高並列動き補償演算器６は探索画素
領域データメモリ５（以下メモリ５）の読み出しポート
ＲＢと接続される入力ポートＰＡ及び現フレーム・ブロ
ックデータメモリ２（以下メモリ２）の読み出しポート
ＲＸと接続される入力ポートＰＸを有し、それらの各入
力ポートはそれぞれ補償演算エレメント３のそれぞれの
入力ポートＡ，Ｂ，Ｘに接続される。

【００２１】図３は図２に示されるメモリ５及び２の内
容を示す。図２の場合に、補償演算エレメントＰＥの入
力ポートＡまたは、Ｂにはメモリ５より読み出しポート
ＲＡまたはＲＢによって読み出された探索領域のデータ
が入力され、入力ポートＸにはメモリ２より現フレーム
・ブロックデータが入力される。

【００２２】次に高並列動き補償演算器６の補償演算エ
レメント３の詳細について説明する。図４は、本発明の
動き補償演算エレメントの構成を示す。補償演算エレメ
ント３は、ノルム演算部１３、動きベクトル検出部１４
及び最小ノルム検出部１５より構成される。ノルム演算
部１３は、複数の入出力ポートＡ，Ｂ，Ｘ，ＭＩＮ_IN，
ＭＩＮ_OUT，Ｘ_OUT と、入力データ制御部１２、ノルム
演算器７、レジスタ３８、２入力セレクタ１１、３１、
アキュームレート・レジスタ８（ＡＣＣ）より構成され
る。

【００２３】ノルム演算部１３の入力ポートＡは、読み
出しポートＲＢと高並列動き補償演算器６の入力ポート
ＰＢを介して接続され、読み出しポートＲＢにより探索
画素領域データが入力される。入力ポートＢは、メモリ
５の読み出しポートＲＡと高並列動き補償演算器６の入
力ポートＰＡを介して接続され、読み出しポートＲＡに
より探索画素領域データが入力される。入力ポートＸ
は、メモリ２の読み出しポートＲＸと高並列動き補償演
算器６の入力ポートＰＸを介して接続され、読み出しポ
ートＲＸにより現フレーム・ブロックデータが入力され
る。出力ポートＸ _OUT は、入力ポートに入力されたデー
タを遅延させて出力する。

【００２４】入力データ制御部１２は、入力ポートＡ，
Ｂから入力されたデータのどちらか一方を選択するため
の制御を行う。２入力セレクタ１１は、入力データ制御
部１２の制御により入力ポートＡまたは、Ｂからのデー
タの入力を選択する。ノルム演算器７は、２入力セレク
タ１２より選択されたデータと入力ポートＸから入力さ
れたデータをアキュームレート・レジスタ８の出力によ
りノルム演算を行う。入力ポートＭＩＮ_INは、ノルム演
算器７の出力と他の高並列動き補償エレメントの最小値
が入力される。２入力セレクタ３１は、入力ポートＭＩ
Ｎ_INとノルム演算器７からの入力のいずれかを選択す
る。レジスタ３８等の遅延要素は、ノルム演算器用のア
キュームレート・レジスタ（ＡＣＣ）８と入力ポートＸ
から入力される現フレーム・ブロックのデータをクロッ
ク信号やイネーブル信号により１サイクル分遅延させて
出力ポートＸ_out から出力する。

【００２５】ここで、入力ポートＭＩＮ_inと２入力セレ
クタ１１は、各動き補償演算エレメント３のノルム演算
器７の出力データを動き補償演算エレメント３間で転送
するために使用される。

【００２６】最小ノルム検出部１５は最小値検出器９と
最小値記憶部１８（ＭＩＮ）より構成される。最小値検
出器９は、ノルム演算部１３のアキュームレート・レジ
スタ（ＡＣＣ）８からの出力データと最小値記憶部１８
（ＭＩＮ）からの出力データうち小さい方のデータを出
力する。また、最小値記憶部１８（ＭＩＮ）は最小値検
出器９の出力を記憶するためのレジスタである。

【００２７】最小ノルム検出部１５は、上記のノルム演
算部１３で、探索画素領域の１ブロックのノルム演算が
終了するまでのサイクル（以下、このサイクルを検出サ
イクルと呼ぶ）だけ動作するように制御される。即ち、
レジスタ３８のクロック信号若しくは、イネーブル信号
を検出サイクルの時のみアクティブにする。ノルム演算
中の検出サイクルにおいて、最小値記憶部１８（ＭＩ
Ｎ）に格納されたデータと上記ノルム演算器７内のアキ
ュームレート・レジスタ８（ＡＣＣ）に格納されたノル
ム演算結果のデータを最小値検出器９で比較し、小さい
方のデータが最小値記憶部１８（ＭＩＮ）に格納され
る。

【００２８】補償演算エレメント３にそれぞれ割り当て
られたメモリ５の探索画素領域内の全ての探索ブロック
（図３において、点線で囲まれたＰＥ１１，ＰＥ２１，
ＰＥ３１，ＰＥ４１，ＰＥ１２，ＰＥ１３，ＰＥ１４
…）のノルム演算が終了した後、及び、各々の動き補償
演算エレメント３内での最小ノルム検出が終了した後
に、入力ポートＭＩＮ_inからの入力により１サイクル先
行してノルム演算が終了したもう一つの動き補償演算エ
レメント３の出力ポートＭＩＮ_out から出力された最小
ノルムを２入力セレクタ３１を通してアキュームレート
・レジスタ８（ＡＣＣ）に格納する。ここで、アキュー
ムレート・レジスタ８（ＡＣＣ）のデータと最小値記憶
部１８（ＭＩＮ）に格納された最小ノルムデータが比較
され、小さい方のデータがレジスタ１８（ＭＩＮ）に格
納され、出力ポートＭＩＮ_out から次段の動き補償演算
エレメント３に向けて出力される。

【００２９】動きベクトル検出部１４は、検出サイクル
にだけカウントアップするカウンタ１０と、１つ前の検
出サイクルで検出された動きベクトルを表すデータを格
納するレジスタ２８（ＶＣ）と、高並列動き補償演算器
６内の他の動き補償演算エレメント３で検出された動き
ベクトルを表すデータを読み込むための入力ポートＶＣ
_inと、入力ポートＶＣ_inに入力されたデータかもしく
は、カウンタ１０の出力のいずれか一方を選択するため
の２入力セレクタ４１及び、２入力セレクタ４１の出力
とレジスタＶＣの出力のいずれか一方を選択するための
２入力セレクタ２１より構成される。

【００３０】ノルム演算部１３における検出サイクルで
は、２入力セレクタ２１は、最小値検出器９（ＭＩＮ）
の出力データとアキュームレート・レジスタ８（ＡＣ
Ｃ）に格納されているデータを比較して、ＭＩＮ＞ＡＣ
Ｃの場合は、カウンタ１０の出力を選択する。一方、Ｍ
ＩＮ＜ＡＣＣの場合には、２入力セレクタ２１は、レジ
スタ２８（ＶＣ）のデータを選択してレジスタ２８（Ｖ
Ｃ）に動きベクトルを表すデータとして格納するととも
に、出力ポートＶＣ_out から次段の動き補償演算エレメ
ントに向けて動きベクトルのデータを出力する。

【００３１】各動き補償演算エレメント３に割り当てら
れた探索画素領域内の全ての探索ブロックのノルム演算
部１３及び各々の動き補償演算エレメント３内での最小
ノルム検出が終了した後は、２入力セレクタ２１は最小
検出器９に入力されているのでアキュームレート・レジ
スタ８（ＡＣＣ）のデータ（このとき、アキュームレー
ト・レジスタ８（ＡＣＣ）には入力ポートＭＩＮ_inから
入力されたデータが格納されている）の方が小さい場合
は、動きベクトル検出部１４の入力ポートＶＣ _inから入
力されたデータを選択する。一方、最小値記憶部１８
（ＭＩＮ）のデータの方が小さい場合は、レジスタ２８
（ＶＣ）に格納されている動きベクトルを表すデータを
選択し、出力ポートＶＣ_out から次段の動き補償演算エ
レメントに出力する。

【００３２】図４において、上記の動きベクトル検出部
１４は、ノルム演算部１３及び最小ノルム検出部１５と
共に搭載されているが、別々に設けられていてもよい。
従来は、動き補償演算エレメントが増えるに従って、多
くのノルムデータが出力される。そのため、各動き補償
演算エレメントが最小ノルム検出部１５と動きベクトル
検出部１４を持っていない場合には、多数のノルムデー
タを動き補償演算エレメントの外に設けられた最小ノル
ム／動きベクトル検出部に短時間で転送しなければなら
ないためにデータ転送の負荷が大きくなり、短時間で転
送されたデータを処理しなければならない。しかし、本
発明の動き演算エレメントは上記のように構成されるた
めに、それらの問題が解決される。

【００３３】本実施例の高並列動き補償演算器を用い
て、４画素×４ライン（ｍ＝４）の画素ブロックを対象
とした全探索のノルム演算を１６並列で実行する際のデ
ータ入力制御について説明する。

【００３４】図５は、本発明の第１の実施例の４×４個
の動き補償演算エレメントを有する高並列動き補償演算
器の構成を示す。本実施例では動き補償演算エレメント
３（以下演算エレメント）が４×４個配置された高並列
動き補償演算器について説明する。ここで、演算エレメ
ント３のＰＥ１１は、メモリ２の読み出しポートＲＸか
ら入力ポートＸを介して現フレーム・ブロックデータ
（Ｘ₃₁，Ｘ₂₁，…，Ｘ₀₀）を読み込む。

【００３５】また、補償演算エレメント３の各ＰＥはメ
モリ５読み出しポートＲＢからの探索領域のデータ（α
₃₁、α₂₁、…α₀₀）を入力ポートＡを介して読み込む。
さらに、補償演算エレメント３の各ＰＥは、メモリ５の
読み出しポートＲＡから探索領域データ（α₇₁、α₆₁、
…α₄₀）を入力ポートＢを介して読み込む。

【００３６】図６は、本発明の第１の実施例の４画素×
４ラインの画素ブロックを図５に示す高並列動き補償演
算器で処理する場合のデータ入力制御を示す。同図は、
４画素×４ラインの画素ブロックを４×４個の動き補償
演算エレメントで並列処理する場合について示す。

【００３７】メモリ５の読み出しポートＲＡ，ＲＢのう
ち、高並列動き補償演算器６の入力ポートＰＡに接続さ
れる読み出しポートＲＡからメモリ５に記憶されている
探索画素領域の最左上を開始点として、４ラインの幅で
下方向にスキャンしながら読み出す。また、高並列動き
補償演算器６の入力ポートＰＢに接続される読み出しポ
ートＲＢから、メモリ５に記憶されている探索画素領域
の最左上から４ライン下にずらして４ライン幅で下方向
にスキャンしながら、且つ４サイクル遅延させて読み出
す。

【００３８】図６において、実線で囲まれているデータ
は、それぞれの動き補償演算エレメント３の入力ポート
Ｂから選択される。例えば、補償演算エレメント３の入
力ポートＢから選択されるデータとして、ＰＥ２１では
データα₄₀が、ＰＥ３１ではデータα₄₀、α₅₀、α₆₀が
選択される。入力ポートＡまたは、入力ポートＢの選択
は、演算エレメント３のノルム演算部１３のデータ制御
部１２の制御により２入力セレクタ１１で選択される。

【００３９】ここで、演算エレメントＰＥ２１の入力ポ
ートの選択は、４サイクルの周期で、演算エレメントの
起動後、４サイクル中１サイクル目から３サイクル目ま
での間は、演算エレメント３の入力ポートＡが選択さ
れ、残りの１サイクルは入力ポートＢが選択される。演
算エレメントＰＥ３１の入力ポートの選択は、４サイク
ル中１サイクル目から２サイクル目は入力ポートＡが選
択され、残りの２サイクルは入力ポートＢが選択され
る。また、演算エレメントＰＥ４１の入力ポートの選択
は、４サイクル中最初の１サイクル目に入力ポートが選
択され、残りの３サイクルは入力ポートＢが選択され
る。

【００４０】上記のように図６において、１６個の動き
補償演算エレメントのうち横方向にｃ番目、縦方向にｒ
番目の動き補償演算エレメントは４サイクル周期で、１
サイクル目から ４−ＭＯＤ（４・（ｃ−１）＋ｒ−１，４）＝４−（ｒ−１） サイクル目までの間、入力ポートＰＡのデータを選択
し、４サイクル周期の残りのサイクルの間、入力ポート
ＰＢのデータを選択する。例えば、図５の動き補償演算
エレメントＰＥ２３は、高並列動き補償演算器６で横方
向に３番目（ｃ＝３）で縦方向に２番目（ｒ＝２）に配
置されており、入力制御は、図６に示すように、１サイ
クル目から３サイクル目までの間は、入力ポートＰＡの
データを選択し、４サイクル目は、入力ポートＰＢのデ
ータを選択する。また、前述の動き補償演算エレメント
ＰＥ２３は、図６からわかるように動き補償演算エレメ
ントＰＥ１１より９サイクル遅延して起動する。

【００４１】以上述べた動き補償演算エレメントの制御
により、本実施例の高並列動き補償演算器は、探索画素
領域の横方向に１画素ずつずれた４個の探索ブロックを
縦方向に１ラインずつずらした４セットの計１６個の探
索ブロックに対するノルム演算を並列に処理することが
できる。従って、本実施例の高並列動き補償演算器を起
動後、１６サイクル後からサイクル毎にノルム演算結果
が得られる。

【００４２】次に本発明の第２の実施例について説明す
る。本実施例では、２×４（Ｍ＝２，Ｎ＝４）個の動き
補償エレメントを有する高並列動き演算器５６について
説明する。

【００４３】図７は、本発明の第２の実施例の２×４個
の動き補償演算エレメントを有する高並列動き補償演算
器の構成を表している。図８は、本発明の第２の実施例
の図７に示す高並列動き補償演算器で処理する場合のデ
ータ制御を示す。図７中、各々の動き補償演算エレメン
トの制御方法は図８に示す様に、第１の実施例と同様で
ある。本実施例は、ハードウェア規模等の制限により、
動き補償エレメントの個数を削減しなければないないよ
うな状況が生じた場合の実施例である。

【００４４】本実施例の場合は、探索画素の領域の横方
向に１画素ずつずれた２個の探索ブロックを縦方向に１
ラインずつずらした４セットの計８個の探索ブロックに
対するノルム演算を並列に処理することができる。

【００４５】本実施例では、メモリ２の読み出しポート
ＲＸと演算エレメントＰＥ１１の入力ポートＸを高並列
演算器５６の入力ポートＰＸを介して接続し、メモリ５
の読み出しポートＲＡを演算エレメントＰＥ１１の入力
ポートＡに高並列演算器５６の入力ポートＰＡを介して
接続し、読み出しポートＲＡを入力ポートＢに高並列演
算器５６の入力ポートＰＢを介して接続する。

【００４６】メモリ２に予め格納されている現フレーム
・ブロックのデータは、下方向に４ラインの幅でスキャ
ンされながら、４サイクルの遅延が与えられて読み出し
ポートＲＸから順次エレメトＰＥ１１の入力ポートＸに
入力される。

【００４７】本実施例のデータ制御は、第１の実施例と
同様に、入力ポートＡまたは、Ｂのどちらかのデータが
選択され、入力される。図８において、補償演算エレメ
ントＰＥ２１に関しては、４サイクル中、３サイクル
は、入力ポートＡのデータが選択され、残りの１サイク
ルは入力ポートＢのデータが選択されている。本実施例
の高並列動き補償演算器は第１の実施例と同様に起動
後、１６サイクル後からサイクル毎にノルム演算結果が
得られる。

【００４８】さらに、本発明の第３の実施例について説
明する。

【００４９】図９は、本発明の第３の実施例の４×４の
動き補償演算エレメントを有する高並列動き補償演算器
をを２個用いた場合について示す。同図中、図２、図５
及び図７と同一構成部分には同一符号を付し、その説明
を省略する。

【００５０】本実施例は、２個の４×４動き補償演算エ
レメントを有する高並列動き補償演算器と１個の読み出
しポートを有するメモリ２と３個の読み出しポートを有
するメモリ１００（以下メモリ１００）を用いて構成し
た高並列動き補償演算器を示している。同図において、
メモリ１００の探索画素領域データ及びメモリ２の現フ
レーム・ブロック・データについては図３と同様であ
る。

【００５１】メモリ２の読み出しポートＲＸを１番目の
高並列動き補償演算器６の入力ポートＰＸに接続し、１
番目の高並列動き補償演算器６中の動き補償演算エレメ
ントＰＥ４１の出力ポートＸ_out を２番目の高並列動き
補償演算器６’中の動き補償演算エレメントＰＥ５１の
入力ポートＸに入力することにより、２番目の高並列動
き補償演算器６’に対する現フレーム・ブロックのデー
タを４サイクル分遅延させている。メモリ１００の読み
出しポートＰ０は、１番目の高並列動き補償演算器６の
入力ポートＰＡに接続され、メモリ１００の読み出しポ
ートＰ１は、１番目の高並列動き補償演算器６の入力ポ
ートＰＢと２番目の高並列動き補償演算器６’の入力ポ
ートＰＡに接続され、メモリ１００の読み出しポートＰ
２は、２番目の高並列動き補償演算器６’の入力ポート
ＰＢに接続される。

【００５２】図１０は、本発明の第３の実施例の高並列
動き補償演算器の各動き補償演算エレメントのデータ入
力制御を示す。

【００５３】メモリ１００の読み出しポートＰ０は探索
画素領域の最左上を開始点として、４ラインの幅で下方
向にスキャンしながら読み出し、同時に一番目の高並列
動き補償演算器６の演算を起動する。

【００５４】メモリ１００の読み出しポートＰ１は、ス
キャンの開始点をメモリ１００の読み出しポートＰ０か
ら読み出したデータよりも下方向に４ラインずらしてか
つ読み出しポートＰ０よりも４サイクル遅延してスキャ
ンして読み出しを開始し、同時に２番目の高並列動き補
償演算器６’の演算を起動する。

【００５５】メモリ１００の読み出しポートＰ２は、ス
キャンの開始点を読み出しポートＰ１から読み出したデ
ータよりも下方向に４ラインずらして、かつ読み出しポ
ートＰ０よりも４サイクル遅延してスキャン読み出しを
開始する。

【００５６】上述の制御により横方向に１画素ずつずら
した４個の探索ブロックを縦方向に１ラインずつずらし
た８セットの計３２個の探索ブロックに対するノルム演
算を並列に処理することができる。

【００５７】本実施例では、１番目の高並列動き補償演
算器６が起動した後、１６サイクル目から１９サイクル
目までの間は、毎サイクルに１個のノルム演算結果が得
られ、２０サイクル目以降は毎サイクル２個のノルム演
算結果が得られる。

【００５８】上述のように、本発明の高並列動き補償演
算器は、小さな画素ブロックの各点と時画面を部分的に
同一サイズの画素ブロックに切り、両者の各点の差の絶
対値（Ｌ１ノルム）を計算することにより、動画像の動
きを得ることができる。

【００５９】なお、上記の実施例では、動き補償演算エ
レメント内にノルム演算部１３、最小ノルム検出部１４
及び動きベクトル検出部１５を設けた場合について述べ
たが、動き補償演算エレメントの外部に最小ノルム検出
部１４及び動きベクトル検出部１５を設け、外側から制
御してもよい。

【００６０】なお、上記の実施例では、４画素×４ライ
ンの画素ブロックを対象として説明したが、この例に限
定されることなく、８画素×８ラインまたは、１６画素
×１６ラインの画素ブロックを対象として演算を行うこ
とができることは云うまでもない。

【００６１】

【発明の効果】上述のように本発明によれば、全探索動
き補償処理において、現フレームブロックデータを予め
格納した１個の読み出しポートを有するメモリと、探索
画素領域のデータを予め格納したＰ個の読み出しポート
を有するメモリ群を用いて、複数のｍ画素×ｍラインの
画素ブロックを並列に処理する場合に、従来においては
（Ｐ−１）・ｍのノルム演算器を並列に動作させること
が限界であったことに対し、本発明は上記と同一条件で
最大（Ｐ−１）・ｍ² 個のノルム演算器を並列に効率良
く動作させることが可能となる。

【００６２】今後、ＨＤＴＶ、高精細などの高密度画素
をあつかう動画像圧縮の分野で動き補償処理が用いられ
た場合、処理の対象となる探索ブロックのサイズ（ｍ）
が大きくなる可能性もある。この場合、従来の並列動き
補償演算器に比べ、本発明の高並列動き補償演算器はノ
ルム演算の並列度を飛躍的に増大させることが可能であ
る。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の概要を示す図である。

【図３】図１に示されるメモリ群を示す図である。

【図４】本発明の動き補償演算エレメントの構成図であ
る。

【図５】本発明の第１の実施例の４×４個の動き補償演
算エレメントを有する高並列動き補償演算器の構成図で
ある。

【図６】本発明の第１の実施例の４画素×４ラインの画
素ブロックを図５に示す高並列動き補償演算器で処理す
る場合のデータ制御を示す図である。

【図７】本発明の第２の実施例の２×４個の動き補償演
算エレメントを有する高並列動き補償演算器の構成図で
ある。

【図８】本発明の第２の実施例の図７に示す高並列動き
補償演算器で処理する場合のデータ制御を示す図であ
る。

【図９】本発明の第３の実施例の４×４個の動き補償演
算エレメントを有する高並列動き補償演算器の構成図で
ある。

【図１０】本発明の第３の実施例の高並列動き補償演算
器の各動き補償演算エレメントのデータ入力制御を示す
図である。

【図１１】従来の８個のノルム演算器を有する並列動き
補償演算器の構成図である。

【図１２】従来の動き補償エレメントの構成図である。

【図１３】探索画素領域内の探索ブロックの画素データ
を右方向にスキャンした場合の読み出し順序を示す図で
ある。

【図１４】従来の４画素×４ラインの画素ブロックを８
個の補償演算エレメントで並列処理する場合のデータ入
力制御を示す図である。

【図１５】探索画素領域内の探索ブロックの画素データ
を下方向にスキャンした場合の読み出し順序を示す図で
ある。

【符号の説明】

１，５ 複数個の読み出しポートを有するメモリ（探索
画素領域データメモリ） ２ １個の読み出しポートを有するメモリ（現フレーム
・ブロックデータメモリ） ３ 動き補償演算エレメントまたはノルム演算器 ４ 並列動き補償演算器（従来） ６，６’ 高並列動き補償演算器 ７ ノルム演算器 ８ アキュームレート・レジスタ ９ 最小値検出器 １０ カウンタ １１ ２入力セレクタ １２ 入力データ制御部 １３ ノルム演算部 １４ 動きベクトル検出部 １５ 最小ノルム検出部 １８ 最小値記憶部 ２１ ２入力セレクタ ２８ レジスタ（ＶＣ） ３１ ２入力セレクタ ３８ レジスタ ４１ ２入力セレクタ ５６ 高並列動き補償演算器 １００ 探索画素領域データメモリ １０２ １個の読み出しポートを有するメモリ（現フレ
ームブロックデータメモリ） １０３ 動き補償演算エレメント １０５ Ｐ個の読み出しポートを有するメモリ（探索画
素データメモリ） １０６ 高並列動き補償演算器 １０７₁ 第ｐ−１番目の高並列動き補償演算器 １０７₂ 第ｐ番目の高並列動き補償演算器 １１０ 探索画素領域 Ａ，Ｂ，Ｘ，ＰＡ，ＰＢ，ＰＸ，ＶＣ_IN，ＭＩＮ_IN
入力ポート Ｘ_OUT ，ＶＣ_OUT ，ＭＩＮ_OUT 出力ポート ＲＡ，ＲＢ，ＲＸ 読み出しポート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 孝夫 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 探索画素領域の中で、ｍ画素×ｍライン
   の画素ブロックを１画素づつずらしながら、ブロックマ
   ッチングをとり、最小のノルムをもつブロックを特定す
   る全探索の動き補償演算器において、２個の読み出しポ
   ートを有する探索画素領域データを格納する第１のメモ
   リ群を用いて縦横に隣接するｍ×ｍ個の画素ブロックの
   ノルム演算をｍ×ｍ個の動き補償演算エレメントで並列
   に実行するための高並列動き補償演算器であって、 該第１のメモリ群の第１のポートから画素データを探索
   画素領域の最左上を開始点として縦方向にｍライン分の
   データを右方向にスキャンしながら順次読み出し、残る
   第２のポートから画素データを探索画素領域の最上左か
   ら縦方向にｍライン分ずらした画素を開始点としてｍラ
   イン分のデータを右方向にスキャンしながら、該第１の
   ポートよりｍサイクルだけ読み出し開始時刻を遅らせて
   順次読み出す第１のデータ読み出し制御手段と、 各動き補償演算エレメントが割り当てられた画素ブロッ
   ク内のデータを該第１のメモリ群の第１のポートと第２
   のポートのいずれか一方から選択する入力選択制御手段
   と、 ノルム演算に必要なデータが該第１のメモリ群の２つの
   ポートのいずれか一方から読み出されるタイミングで該
   各動き補償演算エレメントを起動させる第１の起動制御
   手段とを有する複数の動き補償演算エレメントを含むこ
   とを特徴とする高並列動き補償演算器。
2. 【請求項２】 Ｐ（Ｐ≧３）個の読み出しポートを有
   し、探索画素領域データを格納する第２のメモリを用い
   て、探索画素領域の縦横に隣接するｍ×ｍ×（Ｐ−１）
   個の画素ブロックのノルム演算を並列に実行するＰ−１
   個の高並列動き補償演算器であって、 第２のメモリ群の第ｐ（＜Ｐ）のポートから探索画素領
   域の最上左の画素から縦方向にｐ×ｍラインずらした画
   素を開始点として、縦方向にｍライン分のデータを横方
   向にスキャンしながら読み出し、開始時刻をｐ×ｍサイ
   クルだけ遅らせて該第２のメモリ群の第ｐ−１のポート
   から順次読み出す第２のデータ読み出し制御手段と、 各高並列動き補償演算器に割り当てられた画素ブロック
   群のノルム演算に必要なデータが該高並列補償演算器の
   ２つの入力ポートのいずれか一方から入力されるタイミ
   ングで各高並列動き補償演算器を起動させる第２の動き
   補償演算エレメントの起動制御手段と、 該第２のメモリ群のｐ−１ポートと第ｐポート及び１個
   の読み出しポートを有するメモリの該ポートを第ｐ−１
   の高並列動き補償演算器に接続し、ｐ＋１ポートを第ｐ
   の高並列動き補償演算器に接続することを特徴とする高
   並列動き補償演算器。
3. 【請求項３】 前記動き補償演算エレメントは、 前記動き補償演算エレメントのノルム演算器の出力を順
   次比較して小さい値を選択する最小値検出器と、 該最小検出器の出力を格納するための最小値記憶手段
   と、 該最小値検出器でどちらのデータが選択されたかを示す
   最小選択データを出力する出力ポートと、 前記動き補償演算エレメントに割り当てられた全ての画
   素ブロックのノルム演算が終了した後、隣接したもう１
   つの動き補償演算エレメントから出力された最小ノルム
   データを入力する入力ポートと、 該入力ポートから入力されたデータと前記動き補償演算
   エレメント内で検出され、該最小値記憶手段で記憶され
   たデータとを該最小値検出器を用いて小さい値を選択
   し、該最小値記憶手段に記憶されたデータを更新する最
   小値検出手段と、 該入力ポートから順次入力される全てのデータと該最小
   値記憶手段に記憶されているデータとの比較が終了した
   後、該最小記憶手段により記憶された最小ノルムデータ
   を出力する出力ポートを有する最小ノルム検出部を含む
   請求項１記載の高並列動き補償演算器。
4. 【請求項４】 前記動き補償演算エレメントは、 動き補償演算エレメントで処理された画素ブロックの数
   を計数する計数手段と、 該動き補償エレメントが起動する前に、該動き補償演算
   エレメントが処理する最初の画素ブロックが探索画素領
   域の何番目の画素ブロックに当たるかを示す初期値を該
   計数手段に設定する初期値設定手段と、 最小ノルムが何番目に処理された画素ブロックかを示す
   最小ノルム番号データを記憶するための最小ノルム番号
   記憶手段と、 前記最小値検出部から出力される最小値選択データが前
   記最小値記憶手段により記憶されたデータを選択したこ
   とを示した場合は、前記最小ノルム番号記憶手段に記憶
   された最小ノルム番号データを選択し、該最小値選択デ
   ータが前記最小値検出器からの出力を選択したことを示
   した場合は、前記計数手段の出力を選択する最小ノルム
   番号選択手段と、 該動き補償演算エレメントに割り当てられた画素ブロッ
   クの処理が全て終了した後、隣接した他の動き補償演算
   エレメントから出力された最小ノルム番号データを入力
   する入力ポートと、 該入力ポートから入力された該最小ノルム番号データを
   該計数手段の出力の代わりに選択して、該最小ノルム番
   号選択手段を用いて、最小ノルム番号を検出する最小ノ
   ルム番号検出手段とを有する動きベクトル検出部を含む
   ことを特徴とする請求項３記載の高並列動き補償演算
   器。