JPH03206769A - 線走査をストライプによる垂直鋸歯状波走査に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） イメージ処理又はより一般的なデータ処理の種々の応用
では、水平線走査によるイメージをイメージ・ストリッ
プによる垂直鋸歯状走査に変換することが好ましい。従
って、第１図に示すように、データ・ワードにそれぞれ
対応する連続ラインのＮイメージ要素からなるイメージ
を考えると、Ｍラインの複数ストリップについて鋸歯状
波読み込みを実行することが好ましい。

このような変換を実現する代表的な従来技術は、大きさ
がＭＮデータの１ストリップをそれぞれ有する２つのＲ
ＡＭメモリを用いることからなる。第１のラインに対応
するデータは、第１のメモリに記憶され、次いで複数ス
トリップについて所望順序の鋸歯状波走査により読み込
み、これと共に次のストリップのデータを他のメモリに
書き込む。以下、同様にして、２つのメモリを交互に読
み出すと共に書き込む。

この方法は、２つのメモリと、これに対する複数の独立
したアドレス機構とを必要とする明白な欠点がある。

この発明は、この動作を実現するために、ＭＮワードの
１つのメモリを用い、かつ選択されたメモリにデータの
読み出し及び書き込みを行なうアドレスを自動的に供給
する回路を提供するものである。

（発明の概要） これらの目的を達成するために、この発明は、高さがＭ
ラインのストリップについて連続するＮデータ・ライン
の水平走査を鋸歯状波走査に変換する装置を提供するも
のであって、まずＭＮデータを逐次書き込み、次いで既
存のデータを同一の連続するアドレスＡｉ，ｊにより読
み込む間に、次のデータを逐次書き込むＭＮワードと、
　Ａｉ”ｊ＋ｊ（Ａｉ，、＋ＸＪ）Ｍｏｄｕｌｏ（ＭＮ
−１）となるようにアドレスＡｉ＋ｊを発生するアドレ
ス発生器とを備えたものである。ただし、ｉはメモリ（
０＜ｉＭＮ−１）におけるデータの連続番号、ｊはスト
リップ数（１＜ｊ＜ｎ）　、ｘ，はｘｊ＋＋＝Ｎ−ｘｊ
Ｍｏｄｕｌｏ（ＭＮ−１）となる数、ｘ１＝１である。

この発明の実施例によれば、アドレス発生器は値ｘ１を
有する第１のレジスタと、 アドレス値（Ａｉ，，）　　を有する第２のレジスタと
、前記第１のレジスタの出力と、前記第２のレジスタ（
Ｘ＝”Ａ＋．＝）の出力とを加算する加算器と、正の値
の最低値（ｘ．ｔ　”Ａ　＋　，．ｔ　）及び［ｘｊ＋
Ａ．　，−（ＭＮ−１）］を第２のレジスタに向って転
送する手段（Ｓ２，　ＳＥＬＩ）と、 ストリップが変化したときに値（ｘｊ＋１）を第１のレ
ジスタ（Ｘ、）に転送し、第２のレジスタ（Ａｏ，Ｊ）
をクリアする手段と を備えている。

この発明の以上の目的、他の目的、特徴及び効果は、付
図に示すように、好ましい以下の実施例についての詳細
な説明から明らかとなる。

（実施例） この発明の構成を以下、１個のＲＡＭメモリの連続的な
内容を表わす第２図〜第５図に関連させて説明する。こ
の実施例では、このメモリが７ワード（Ｎ＝７）の３ラ
イン（Ｍ＝３）からなるストリップに対応するものとし
、メモリ・セルの番号が０〜２０となっていつものとす
る。最初は、第２図に示すように、対応するセルに逐次
的にデータを書き込む。

メモリに全て書込むと、メモリは鋸歯状波をなす順序で
読み出される。即ち、 Ｏ、７、１４、１、８、１５、２、９、１６、３、１０
、１７、４、１１、１８、５、１２、ｌ９、６、１３、
２０ メモリをそれぞれ読み出した後、受け取ったデータを今
読み出したメモリに書き込む。従って、メモリは第３図
に示すように連続したデータにより満たされる。

その後は、次々にデータＯ、７、１４、，．．．、につ
いて探す必要がある。第３図から、これらが連続したア
ドレスにあることに注意すべきである。即ち、０、９、
１８、７、１６、５、１４、３、ｌ２、１、１０、１９
、８、１７、６、１５、４、１３、２、１１．２０ 第４図は対応するメモリに書き込んだ逐次的なデータを
示す。即ち、データＯはメモリＯにあり、データ１はデ
ータ７であったメモリ９にあり、データ２はデータ１４
であったメモリ１８にあり、以下同様となる。

第４図のメモリの内容を順序０、７、１４．．．．によ
り読み出したいときは、メモリを次の順序で読み込む。

即ち、 ０、３、６、９、１２、１５、１８、１、４、７、ｌＯ
、１３、１６、１９、２、５、８、１１．　１４、ｌ７
、２０ 各読み出しステップでは、メモリが再び書き込まれる。

対応する書き込み順序を第５図に示す。

第５図のデータを０、７、１４．．．．の順序で読み出
したいときは、第２図のものと同様の書き込みによって
達成される。この繰返しが全ての画像ストリップを読み
込むまで反復されることは、明らかである。

ＲＡＭメモリのアドレスを連続的にアドレス指定するこ
とをＲＯＭメモリに記憶させることは、可能である。し
かし、これには、多量の、少なくとも前記実施例の２　
ＲＡＭに存在する第２のＲＡＭメモリの容量に等しいメ
モリ容量を必要とする。

従って、この発明は、連続したアドレスＡＩ＋ｊを発生
することができる回路を提供するものである。ただし、
ｉはメモリのアドレス（前述の実施例では０〜２０まで
のアドレス）を表わし、ｊはストリップ数に対応する。

従って、ｉは０〜ＭＮ−１間にある。Ｍはストリップに
おけるライン番号、ｊはストリップ番号であり、次のス
トリップを処理するときに１単位だけ増加される。

この発明による回路の一実施例を第６図に示す。

この回路は値ｘｊを記憶する第１のレジスタＲ１を備え
ている。このレジスタＲ１は初期化により１に設定され
る。第２のレジスタＲ２はアドレスＡｉ，ｊの現在値を
有する。レジスタＲｌ及びＲ２の出力は第１の加算器Ｓ
ｌに供給される。加算器Ｓ１の出力は第１にセレクタＳ
ＥＬＩに転送され、第２に第２の加算器Ｓ２に転送され
る。加算器Ｓ２は、加算器Ｓ１の出力から値（ＭＮ−１
）を引算する。加算器Ｓ２は、動作の結果が正であるか
どうかを表わすエネーブル出力■１を発生する。このエ
ネーブル出力ＶｌはセレクタＳＥＬＬに入力される。セ
レクタＳＥＬＬは加算器Ｓ２の出力をその第２人力とし
ている。従って、エネーブル出力ｖ１が、加算器Ｓ２の
加算結果は正であることを表わしているときは、セレク
タＳＥＬＬは加算器Ｓ２の出力を選択する。正でないと
きは、セレクタＳＥＬＩは加算器Ｓ１の出力を選択して
レジスタＲ２に新しい値のＡ　ｉ　＊　ｊを供給する。

Ｓｌ．　Ｓ２、ＳＥＬＩ及びＲ２回路を含む設定は、ア
ドレス・シーケンス（データ・クロック）に従って行な
われ、連続した値ｉのアドレスＡ　＋　ｔ　Ｊを供給す
る。

あるストリップから次のストリップへ移行すると、即ち
、値ｊが増加されると、同期信号ＳＹＮＣはレジスタＲ
２のアドレス値をリセットし、レジスタＲ１に次の値（
ｘｊ４１）を書込む。

この値ＸＪ＋＋は第６図の上側に示す回路部分から求め
られる。レジスタＲ３の出力は、その初期値がレジスタ
Ｒｌの内容に対応しており、Ｎにより乗算された後、セ
レクタＳＥＬ２に印加される。セレクタＳＥＬ２の出力
はレジスタＲ３に転送される。レジスタＲ３は少なくと
も各同期信号ＳＹＮＣで値Ｘ．，＋１を記憶するように
設計されており、また同期信号ＳＹＮＣはストリップの
変化で（ストリップ・クロック）　、ＭＮデータのクロ
ック・パルスが発生する度に発生する信号である。レジ
スタＲ３の出力は加算器Ｓ３にも転送されている。加算
器Ｓ３は保持している値から値ＭＮ−１を引算する。加
算器Ｓ３は、加算器Ｓ２と同様に、動作の結果が正であ
るかどうかを表わすエネーブル出力ｖ２を有する。加算
器Ｓ３のエネーブル出力■２はセレクタＳＥＬ２の第２
の入力に送出され、前の出力値を置き換えるものとなる
。加算結果が正であれば、信号ｖ２が論理和ゲートを介
してレジスタＲ３に入力され、セレクタＳＥＬ２の出力
値がレジスタＲ３に転送される。これが負又はＯのとき
は、レジスタＲ３の内容は修飾されない。

加算器Ｓ２、Ｓ３、セレクタＳＥＬＬ及びＳＥＬ２の動
作により、 Ｘ７＋＋”ＮＸＪ　Ｍｏｄｕｌｏ（ＭＮ−１）、及び　
Ａｉ＋ｌ＋ｊ　＝（ＡＩ．Ｊ＋Ｘ，）　Ｍｏｄｕｌｏ（
ＭＮ−１）．ここで、演算Ａ　Ｍｏｄｕｌｏ（ＭＮ−１
）は、Ａ＜ＭＳ−１のとき：　　Ａ　Ｍｏｄｕｌｏ（Ｍ
Ｎ−１）：ＡＡ＝ＭＮ−１のとき：　　Ａ　Ｍｏｄｕｌ
ｏ（ＭＮ−１）＝ＭＮ−１Ａ＞ＭＮ−１のとき：　　Ａ
　Ｍｏｄｕｌｏ（ＭＮ−１）＝Ａ−（ＭＮ−１）例えば
、値が第２図〜第５図のものであれば、これらの演算は
前述のようにテーブルを設定させることに注目すべきで
ある。

この発明による回路は特に簡単であり、通常、シリコン
・チップの面積がイメージ・ストリップを格納した連続
アドレスのメモリ・ブロックを含むＲＯＭメモリよりも
はるかに小さくなる。

更に、値Ｘ　Ｊ＋　＋が得られるのは、同期信号ＳＹＮ
Ｃが存在する期間の各ＭＮデータのときだけであるとい
うことを理解すべきである。即ち、第６図の上側の回路
部分は比較的動作が遅くてもよいので、Ｎによる乗算器
は複雑な高速乗算器である必要はない。

実際に、レジスタＲ３がレジスタＲｌに転送した値ｘｊ
を保持している間に、同期信号ＳＹＮＣが発生した直後
の期間を考えると、レジスタＲ３は前のクロック・サイ
クルで計算した値Ｎ　ｘ，を受け取る。ｓ３、ＳＥＬ２
、Ｒ３のループは、新しい値Ｘ　Ｊ（１　１であるＮｘ
ｊＭｏｄｕｌｏ（ＭＮ−１）により、Ｎｘ、を少ないデ
ータ・クロック・サイクル内で置換することができる。

従って、乗算器はストリップ・クロック・サイクルの残
りの期間を値ＮＸ　ｊ　＋　Ｈの計算に用いることがで
きる。このＮＸＪ＋１は同期信号ＳＹＮＣの発生により
セレクタＳＥＬ２に転送される。

乗算の初期時間での待ちをなくすために、例えば、第１
のサイクルで、初期化入力ＩＮＩＴをレジスタＲ３及び
セレクタＳＥＬ２に入力し、初期値１をレジスタＲ３に
、ＮをセレクタＳＥＬ２にセットさせる。

逆に、この発明による回路は、単に乗算の乗数Ｎを乗数
Ｍに変更することにより、鋸歯状波ストノップ走査を線
走査に変換することができることに注意すべきである。

この発明の特徴によれば、値ＸＪが対象のストリップの
大きさに依存したサイクルにより規則的に反復されるこ
とに注意すべきである。このサイクルは、第２図〜第５
図の場合で４に等しいものであった。８ラインの場合に
、サイクルは７２０データ・ラインのときは８４４ ７２１データ・ラインのときは　３９ ７２２データ・ラインのときは　２０ １０２４データ・ラインのときは　１３１０２５データ
・ラインのときは１８２１０２６データ・ライ、ンのと
きは１３１６となることが計算により示される。

７２０データ及びｌ０２４データ・ラインがディジタル
・テレビジョン信号でもよい場合に対応するので、これ
らの特殊な例が得られる。いくつかストリップの場合で
は、小さい数の値Ｘｊ　（　７２２データ・ラインのと
きの２０及び１０２４データ・ラインのときは１３）が
現われることが解る。従って、この変形によると、特殊
用途に設計された回路の場合では、第６図の上側の回路
部分にあり、値Ｘ、を計算する回路を、少数の特殊な値
のＸＪを記憶しているＲＯＭにより置換することが可能
となる。

更に、特殊な応用の場合に、大きな数の値Ｘ、（前述の
場合では７２０）が得れられるならば、仮定的な大きな
数（７２２データ）を選択して小さな数の値Ｘｊを得る
ことができることに、注意すべきである。余分なデータ
は除去される（テレビジョン信号の場合は、フライバッ
ク期間に現われる）。

鋸歯状波走査の逆変換を得るときは、ＲＯＭに記憶した
データを、線走査を鋸歯状波走査に変換するために設け
た最初の方向に対して逆方向に読み出せばよい。

【図面の簡単な説明】

第１図はこの発明の目的を理解するために、線走査をス
トリップによる垂直鋸歯状波走査に変換するのを説明す
る図、 第２図〜第５図はこの発明による連続したメモリの書込
みを示す図、 第６図はメモリ・アドレスの連続した所望のアドレスに
よりメモリのアドレスを行なう回路図である。 Ｒｌ．　Ｒ２、Ｒ３・・・レジスタ、 Ｓｌ，　Ｓ２、Ｓ３・・・加算器、 ＳＥＬＩ，　ＳＥＬ２・・・セレクタ。 →一 ０］ ？ ■

Claims (4)

【特許請求の範囲】
1. （１）連続するＮデータ・ラインの水平走査を高さがＭ
   ラインのストリップによる鋸歯状波走査に変換する走査
   変換装置において、 ｉをメモリ（０＜ｉＭＮ−１）における一連のデータ番
   号とし、ｊをストリップ番号（１＜ｊ＜ｎ）としたとき
   に、第１のＭＮデータを逐次書き込み、次いで既存のデ
   ータを同一の連続するアドレスＡ＿ｉ＿，＿ｊに読み出
   す間に、次のデータを逐次書き込むＭＮワードのメモリ
   と、 ｘ＿ｊをｘ＿ｊ＿＋＿１＝Ｎ・ｘ＿ｊＭｏｄｕｌｏ（Ｍ
   Ｎ−１）とする数、かつｘ＿１＝１としたときに、 Ａ＿ｉ＿＋＿ｊ＿，ｊ＝（Ａ＿ｉ＿，＿ｊ＋Ｘ＿ｊ）Ｍ
   ｏｄｕｌ（ＭＮ−１）となるように前記アドレスＡ＿ｉ
   ＿，＿ｊを発生するアドレス発生器と を備えたことを特徴とする走査変換装置。
2. （２）請求項１記載の走査変換装置において、アドレス
   発生器は 値ｘ＿ｊを有する第１のレジスタ（Ｒ１）と、アドレス
   値（Ａ＿ｉ＿，＿ｊ）を有する第２のレジスタ（Ｒ２）
   と、前記第１のレジスタの出力と前記第２のレジスタ（
   ｘ＿ｊ＿＋Ａ＿ｉ＿，＿ｊ）の出力とを加算する加算器
   （Ｓ１）と、正の最小値（ｘ＿ｊ＋Ａ＿ｉ＿，＿ｊ）及
   び［ｘ＿ｊ＋Ａ＿ｉ＿，＿ｊ−（ＭＮ−１）］を第２の
   レジスタに転送する手段（Ｓ２、ＳＥＬ１）と、各スト
   リップの変化で値（ｘ＿ｊ＋＿１）を前記第１のレジス
   タ（ｘ＿ｊ）に転送し、前記第２のレジスタ（Ａ＿ｏ＿
   ，＿ｊ）をクリアする手段と を備えていることを特徴とする走査変換装置。
3. （３）請求項２記載の走査変換装置において、前記値ｘ
   ＿ｊは予め記憶されていることを特徴とする走査変換装
   置。
4. （４）請求項２記載の走査変換装置において、前記値ｘ
   ＿ｊは、 値ｘ＿ｊを入力してＮにより乗算し、Ｎｘ＿ｊを供給す
   る乗算器と、 正の最小値Ｎｘ＿ｊ及びＮｘ＿ｊＭｏｄｕｌｏ（ＭＮ−
   １）を受け取る第３のレジスタ（Ｒ３）と を有する回路から供給されることを特徴とする走査変換
   装置。