JP2527556Y2 - Ｔｖｇ回路 - Google Patents
Ｔｖｇ回路Info
- Publication number
- JP2527556Y2 JP2527556Y2 JP1990052320U JP5232090U JP2527556Y2 JP 2527556 Y2 JP2527556 Y2 JP 2527556Y2 JP 1990052320 U JP1990052320 U JP 1990052320U JP 5232090 U JP5232090 U JP 5232090U JP 2527556 Y2 JP2527556 Y2 JP 2527556Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- tvg
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Control Of Amplification And Gain Control (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Noise Elimination (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はTVG回路に関し、特にグリッヂノイズによる
受信信号レベルの変動の抑圧を図ったTVG回路に関す
る。
受信信号レベルの変動の抑圧を図ったTVG回路に関す
る。
受信系において、入力時の利得を低く抑え、時間とと
もに回復させていくTVG（Time Variation of Gain Cont
rol）は送信直後の不要入力を抑圧する目的等で多用さ
れている。
もに回復させていくTVG（Time Variation of Gain Cont
rol）は送信直後の不要入力を抑圧する目的等で多用さ
れている。
従来、この種のTVG回路は、第３図に示す回路構成と
なっていた。以下第３図について動作を説明する。ｎビ
ットパラレルデータのTVGデータ11は、ラッチ信号12に
よりラッチ回路１でラッチされる。D/A変換回路２は、
ラッチされたｎビットパラレルデータにもとづいて乗算
形式で受信信号10の電圧振幅を変化させる。D/A変換回
路２の出力20はサンプルホールド回路３に入力され、サ
ンプル信号13によりサンプルホールドされ、A/D変換回
路４に入力されてディジタル信号に変換され、出力され
る。
なっていた。以下第３図について動作を説明する。ｎビ
ットパラレルデータのTVGデータ11は、ラッチ信号12に
よりラッチ回路１でラッチされる。D/A変換回路２は、
ラッチされたｎビットパラレルデータにもとづいて乗算
形式で受信信号10の電圧振幅を変化させる。D/A変換回
路２の出力20はサンプルホールド回路３に入力され、サ
ンプル信号13によりサンプルホールドされ、A/D変換回
路４に入力されてディジタル信号に変換され、出力され
る。
上述した従来のTVG回路は、ラッチ信号とサンプリン
グ信号が時間的に近い場合、受信信号10のD/A変換時に
発生するグリッヂノイズをサンプルして、受信信号レベ
ルを誤って測定するという欠点がある。
グ信号が時間的に近い場合、受信信号10のD/A変換時に
発生するグリッヂノイズをサンプルして、受信信号レベ
ルを誤って測定するという欠点がある。
本考案のTVG回路は、入力される受信信号とこの受信
信号の入力時のレベルを低く抑え時間とともに入力時の
レベルに回復させる情報を有するTVG（Time Variation
of Gain Control）ディジタルデータとを外部から入力
し前記TVGディジタルデータを外部から入力される一定
の周期を有するラッチパルスにより一時保留した後に出
力するラッチ回路と、このラッチ回路から出力されるTV
Gデジタルデータと前記受信信号とを入力し前記TVGデジ
タルデータによって前記受信信号のレベルを変化させた
信号をアナログ信号として出力するD/A変換回路と、前
記アナログ信号と外部から入力される一定の周期を有す
るサンプルパルス信号とを入力し前記アナログ信号を前
記サンプルパルス信号によりホールドするサンプルホー
ルド回路とを有するTVG回路において、前記ラッチパル
スを入力してからＴ時間後に前記サンプルパルスを入力
した場合に前記ラッチパルスを前記Ｔ時間よりもあらか
じめ設定された時間だけさらに遅延させて前記ラッチ回
路に供給する遅延回路を有する。
信号の入力時のレベルを低く抑え時間とともに入力時の
レベルに回復させる情報を有するTVG（Time Variation
of Gain Control）ディジタルデータとを外部から入力
し前記TVGディジタルデータを外部から入力される一定
の周期を有するラッチパルスにより一時保留した後に出
力するラッチ回路と、このラッチ回路から出力されるTV
Gデジタルデータと前記受信信号とを入力し前記TVGデジ
タルデータによって前記受信信号のレベルを変化させた
信号をアナログ信号として出力するD/A変換回路と、前
記アナログ信号と外部から入力される一定の周期を有す
るサンプルパルス信号とを入力し前記アナログ信号を前
記サンプルパルス信号によりホールドするサンプルホー
ルド回路とを有するTVG回路において、前記ラッチパル
スを入力してからＴ時間後に前記サンプルパルスを入力
した場合に前記ラッチパルスを前記Ｔ時間よりもあらか
じめ設定された時間だけさらに遅延させて前記ラッチ回
路に供給する遅延回路を有する。
次に、本考案について図面を参照して説明する。
第１図は本考案の一実施例の構成図である。本実施例
のTVG回路は、第３図に示す従来例と同じラッチ回路1,D
/A変換回路2,サンプルホールド回路3,A/D変換回路４の
ほか、本考案の直接かかわる遅延回路５から構成され
る。
のTVG回路は、第３図に示す従来例と同じラッチ回路1,D
/A変換回路2,サンプルホールド回路3,A/D変換回路４の
ほか、本考案の直接かかわる遅延回路５から構成され
る。
第２図は第１図の遅延回路５の動作を説明するための
タイミングチャートである。以下第２図を参照しつつ第
１図の実施例の動作について説明する。TVGデータ11は
ラッチ回路１でラッチされる。D/A変換回路２は、ラッ
チされたパラレルデータにもとづいて受信信号10を乗算
し、アナログデータに変換して出力する。この時、D/A
変換回路２の出力20は受信信号10にグリッヂノイズがが
のった状態であり、第２図の（ａ），（ｂ）のラッチ信
号12及びサンプル信号13のタイミングが例えば時間間隔
Ｔ時間だけ遅延していてもこのＴ時間が近く受信入力の
初期段階でTVG作用が利かずに正常に回復していない場
合には受信入力は低く抑えられている。この時点でサン
プルホールド回路３が作動して出すといわゆるD/A変換
回路４のディジタルアナログ変換時のグリッジノイズＮ
と受信入力レベルＳとの比S/Nが悪くなり、相対的に大
きいグリッジノイズが重量されたレベルをサンプルホー
ルドでサンプルするために受信信号レベルが正確に測定
できなくなる。
タイミングチャートである。以下第２図を参照しつつ第
１図の実施例の動作について説明する。TVGデータ11は
ラッチ回路１でラッチされる。D/A変換回路２は、ラッ
チされたパラレルデータにもとづいて受信信号10を乗算
し、アナログデータに変換して出力する。この時、D/A
変換回路２の出力20は受信信号10にグリッヂノイズがが
のった状態であり、第２図の（ａ），（ｂ）のラッチ信
号12及びサンプル信号13のタイミングが例えば時間間隔
Ｔ時間だけ遅延していてもこのＴ時間が近く受信入力の
初期段階でTVG作用が利かずに正常に回復していない場
合には受信入力は低く抑えられている。この時点でサン
プルホールド回路３が作動して出すといわゆるD/A変換
回路４のディジタルアナログ変換時のグリッジノイズＮ
と受信入力レベルＳとの比S/Nが悪くなり、相対的に大
きいグリッジノイズが重量されたレベルをサンプルホー
ルドでサンプルするために受信信号レベルが正確に測定
できなくなる。
遅延回路５は、ラッチ信号12が来たならば第２図
（ｃ）の遅延回路５内部ゲート信号によるゲートをかけ
サンプル信号13が来るまで待ち、第２図に示すこのサン
プルパルス信号からさらにあらかじめ遅延回路５に設定
された時間ΔＴだけラッチ信号12を遅延させた遅延ラッ
チ信号14をラッチ回路１に送出する。この時間ΔＴはTV
G動作がサンプル信号13の２番目のパルスと遅延ラッチ
信号14との時間間隔ｔ（第２図参照）の間にほぼ完了し
て受信入力が回復する時間すなわち前述したS/Nがよく
なる効果を考慮して定められる。この時間ΔＴの遅延作
用にはよりグリッヂノイズによる受信信号レベルの変動
を防ぐことができる。
（ｃ）の遅延回路５内部ゲート信号によるゲートをかけ
サンプル信号13が来るまで待ち、第２図に示すこのサン
プルパルス信号からさらにあらかじめ遅延回路５に設定
された時間ΔＴだけラッチ信号12を遅延させた遅延ラッ
チ信号14をラッチ回路１に送出する。この時間ΔＴはTV
G動作がサンプル信号13の２番目のパルスと遅延ラッチ
信号14との時間間隔ｔ（第２図参照）の間にほぼ完了し
て受信入力が回復する時間すなわち前述したS/Nがよく
なる効果を考慮して定められる。この時間ΔＴの遅延作
用にはよりグリッヂノイズによる受信信号レベルの変動
を防ぐことができる。
以上説明したように本考案は、ラッチ信号とサンプル
信号のタイミングにもとづいてラッチ信号を遅延させる
ことにより、D/A変換時に発生するグリッヂノイズ部分
のサンプルを回避し、正確に受信信号レベルを測定でき
る効果がある。
信号のタイミングにもとづいてラッチ信号を遅延させる
ことにより、D/A変換時に発生するグリッヂノイズ部分
のサンプルを回避し、正確に受信信号レベルを測定でき
る効果がある。
第１図は本考案の一実施例の構成を示すブロック図、第
２図は第１図の実施例の遅延回路５の動作を説明するた
めタイミングチャート、第３図は従来のTVG回路の構成
を示すブロック図である。 １……ラッチ回路、２……D/A変換回路、３……サンプ
ルホールド回路、４……A/D変換回路、５……遅延回
路、10……受信信号、11……TVGデータ、12……ラッチ
信号、13……サンプル信号、14……遅延ラッチ信号、20
……出力。
２図は第１図の実施例の遅延回路５の動作を説明するた
めタイミングチャート、第３図は従来のTVG回路の構成
を示すブロック図である。 １……ラッチ回路、２……D/A変換回路、３……サンプ
ルホールド回路、４……A/D変換回路、５……遅延回
路、10……受信信号、11……TVGデータ、12……ラッチ
信号、13……サンプル信号、14……遅延ラッチ信号、20
……出力。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 岩崎 拓也 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 審査官 内田 正和 (56)参考文献 特開 平１−311620（ＪＰ，Ａ) 特開 平１−162423（ＪＰ，Ａ) 特開 昭62−115904（ＪＰ，Ａ) 実開 昭61−33518（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】入力される受信信号とこの受信信号の入力
時のレベルを低く抑え時間とともに入力時のレベルに回
復させる情報を有するTVG（Time Variation of Gain Co
ntrol）ディジタルデータとを外部から入力し前記TVGデ
ィジタルデータを外部から入力される一定の周期を有す
るラッチパルスにより一時保留した後に出力するラッチ
回路と、このラッチ回路から出力されるTVGデジタルデ
ータと前記受信信号とを入力し前記TVGデジタルデータ
によって前記受信信号のレベルを変化させた信号をアナ
ログ信号として出力するD/A変換回路と、前記アナログ
信号と外部から入力される一定の周期を有するサンプル
パルス信号とを入力し前記アナログ信号を前記サンプル
パルス信号によりホールドするサンプルホールド回路と
を有するTVG回路において、前記ラッチパルスを入力し
てからＴ時間後に前記サンプルパルスを入力した場合に
前記ラッチパルスを前記Ｔ時間よりもあらかじめ設定さ
れた時間だけさらに遅延させて前記ラッチ回路に供給す
る遅延回路を有することを特徴とするTVG回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990052320U JP2527556Y2 (ja) | 1990-05-18 | 1990-05-18 | Ｔｖｇ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990052320U JP2527556Y2 (ja) | 1990-05-18 | 1990-05-18 | Ｔｖｇ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412720U JPH0412720U (ja) | 1992-01-31 |
| JP2527556Y2 true JP2527556Y2 (ja) | 1997-03-05 |
Family
ID=31572527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990052320U Expired - Lifetime JP2527556Y2 (ja) | 1990-05-18 | 1990-05-18 | Ｔｖｇ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527556Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4544890B2 (ja) * | 2004-03-29 | 2010-09-15 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | ディジタルアナログ変換器及び電子装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115904A (ja) * | 1985-11-14 | 1987-05-27 | Furuno Electric Co Ltd | 利得調整機能付き前置増幅器 |
| JP2615717B2 (ja) * | 1987-12-18 | 1997-06-04 | 松下電器産業株式会社 | デジタル・アナログ変換装置 |
| JP2594115B2 (ja) * | 1988-06-09 | 1997-03-26 | 三洋電機株式会社 | デグリッチ回路 |
-
1990
- 1990-05-18 JP JP1990052320U patent/JP2527556Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412720U (ja) | 1992-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |