JPH01233832A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
- Publication number
- JPH01233832A JPH01233832A JP5983688A JP5983688A JPH01233832A JP H01233832 A JPH01233832 A JP H01233832A JP 5983688 A JP5983688 A JP 5983688A JP 5983688 A JP5983688 A JP 5983688A JP H01233832 A JPH01233832 A JP H01233832A
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- JP
- Japan
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- signal
- data
- time
- converter
- circuit
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 14
- 238000005070 sampling Methods 0.000 claims abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換回路に関する。
従来より２チヤンネルオ一デイオ信号のＤ／Ａ変換器と
して第２図の様なものが知られている。
して第２図の様なものが知られている。
図において、入力端子１０に加えられてたディジタル・
データは、ディジタル・フィルタｌを介してディジタル
・データａとなりＤ／Ａコンバータ２に加えられる。Ｄ
／Ａコンバータ２の出力は、サンプル・ホールド回路（
以下Ｓ ／ Ｈ回路とする）３，４によりサンプル・ホ
ールドされて、ローパス・フィルタ５．６に加えられ、
左右のオーディオ信号となって出力端子７，８に出力さ
れる。
データは、ディジタル・フィルタｌを介してディジタル
・データａとなりＤ／Ａコンバータ２に加えられる。Ｄ
／Ａコンバータ２の出力は、サンプル・ホールド回路（
以下Ｓ ／ Ｈ回路とする）３，４によりサンプル・ホ
ールドされて、ローパス・フィルタ５．６に加えられ、
左右のオーディオ信号となって出力端子７，８に出力さ
れる。
ディジタル・フィルタ１からは、クロック信号す及びラ
ッチ信号ＣもＤ／Ａコンバータ２に加えられる。クロッ
ク信号すはＤ／Ａコンバータ２内のシフトレジスタへそ
の立ち上がりでディジタル・データａを取り込ませる。
ッチ信号ＣもＤ／Ａコンバータ２に加えられる。クロッ
ク信号すはＤ／Ａコンバータ２内のシフトレジスタへそ
の立ち上がりでディジタル・データａを取り込ませる。
又ラッチ信号Ｃは、ディジタル・データａの各ワードの
終わりに一致して立ち下がる。ディジタル・フィルタ１
がらはさらにＳ／Ｈ信号ｄ、ｅがＳ ／ Ｈ回路３，４
の制御端子に加えられる。
終わりに一致して立ち下がる。ディジタル・フィルタ１
がらはさらにＳ／Ｈ信号ｄ、ｅがＳ ／ Ｈ回路３，４
の制御端子に加えられる。
Ｓ／Ｈ回路３は差動アンプＡとスイッチｓｗを有し、Ｓ
／Ｈパルスの高レベル時にスイッチｓｗがＳ側に倒れて
Ｄ／Ａコンバータ２の出力をサンプリングし、低レベル
時にスイッチＳＷはＨ側に。
／Ｈパルスの高レベル時にスイッチｓｗがＳ側に倒れて
Ｄ／Ａコンバータ２の出力をサンプリングし、低レベル
時にスイッチＳＷはＨ側に。
倒れてサンプリング・データをホールドする、周知のサ
ンプル・アンド・ホールド回路である。Ｓ／Ｈ回路４に
ついても同様である。
ンプル・アンド・ホールド回路である。Ｓ／Ｈ回路４に
ついても同様である。
以上の構成による動作を第３図の波形図を用いて以下詳
細に説明する。第３図における各波形ａ。
細に説明する。第３図における各波形ａ。
ｂ、ｃ、ｄ、ｅは、第２図に付された符号ａ、 ｂ。
ｃ、ｄ、ｅに現れる波形を示す。
ディジタル・フィルタｌからＤ／Ａコンバータ２へ印加
されるディジタル・データａは、波形ａの様なＲ−ｃｈ
、Ｌ−Ｃｈが交互に現れるシリアル・データである。な
おディジタル・フィルタｌでの演算の結果、ワード長が
長くなり、各ワードのＬＳＢの後に数ビットのデータが
続く場合もある。
されるディジタル・データａは、波形ａの様なＲ−ｃｈ
、Ｌ−Ｃｈが交互に現れるシリアル・データである。な
おディジタル・フィルタｌでの演算の結果、ワード長が
長くなり、各ワードのＬＳＢの後に数ビットのデータが
続く場合もある。
まずディジタル・データａ中のＲ，−ｃｈデータが、ク
ロックｂによりＤ／Ａコンバータ２内のレジスタへ取り
込まれ、時刻１．にラッチ信号Ｃの立ち下がりで・Ｒ，
−ｃｈデータがＤ／Ａコンバータ２へ印加されてＤ／Ａ
変換される。Ｄ／Ａコンバータ２のアナログ出力のトラ
ンジェント（グリッジ）がおさまる時刻１．に、Ｒ−ｃ
ｈ用Ｓ／Ｈ信号ｅがハイ・レベルとなり、Ｒ−ｃｈ用Ｓ
／）１回路４がＤ／Ａコンバータ２の出力のサンプルを
始める。時刻ｔ、にＳ／Ｈ信号信号口−・レベルとなり
、Ｒ−ｃｈ用Ｓ／Ｈ回路４はサンプルした信号のホール
ドに入る。
ロックｂによりＤ／Ａコンバータ２内のレジスタへ取り
込まれ、時刻１．にラッチ信号Ｃの立ち下がりで・Ｒ，
−ｃｈデータがＤ／Ａコンバータ２へ印加されてＤ／Ａ
変換される。Ｄ／Ａコンバータ２のアナログ出力のトラ
ンジェント（グリッジ）がおさまる時刻１．に、Ｒ−ｃ
ｈ用Ｓ／Ｈ信号ｅがハイ・レベルとなり、Ｒ−ｃｈ用Ｓ
／）１回路４がＤ／Ａコンバータ２の出力のサンプルを
始める。時刻ｔ、にＳ／Ｈ信号信号口−・レベルとなり
、Ｒ−ｃｈ用Ｓ／Ｈ回路４はサンプルした信号のホール
ドに入る。
一方時刻ｔ、にはり、−ｃｈデータがクロック信号すに
よりＤ／Ａコンバータ２内のレジスタへ取り込まれてお
り、これがラッチ信号Ｃの立ち下がりでＤ／Ａコンバー
タ２へ印加される。ここでラッチ信号Ｃはコンデンサ負
荷などによりＳ／Ｈ信号信号口より少し遅延させておく
。こうしてＲ−ｃｈ用Ｓ／Ｈ回路４がＲ，−ｃｈ倍信号
ホールド状態になったあとで、Ｄ／Ａコンバータ２の出
力がり、−ａｈ信号アナログ出力に切換ねるので、Ｌ、
−ｃｈ比出力、Ｒ１−ｃｈ比出力加わることはない。切
換わりのトランジェントがおさまる時刻ｔ４にＳ／Ｈ信
号信号口イ・レベルとなり、Ｌ−ｃｈ用Ｓ／Ｈ回路３は
サンプル動作を始める。
よりＤ／Ａコンバータ２内のレジスタへ取り込まれてお
り、これがラッチ信号Ｃの立ち下がりでＤ／Ａコンバー
タ２へ印加される。ここでラッチ信号Ｃはコンデンサ負
荷などによりＳ／Ｈ信号信号口より少し遅延させておく
。こうしてＲ−ｃｈ用Ｓ／Ｈ回路４がＲ，−ｃｈ倍信号
ホールド状態になったあとで、Ｄ／Ａコンバータ２の出
力がり、−ａｈ信号アナログ出力に切換ねるので、Ｌ、
−ｃｈ比出力、Ｒ１−ｃｈ比出力加わることはない。切
換わりのトランジェントがおさまる時刻ｔ４にＳ／Ｈ信
号信号口イ・レベルとなり、Ｌ−ｃｈ用Ｓ／Ｈ回路３は
サンプル動作を始める。
時刻ｔ、にＳ／Ｈ信号信号口−・レベルとなり、Ｌ−ｃ
ｈ用Ｓ／Ｈ回路３はり、−ｃｈ倍信号ホールド状態とな
る。その直後ラッチ信号Ｃは立ち下がりＤ／Ａコンバー
タ２の出力はＲ２−ｃｈ倍信号切換ねる。
ｈ用Ｓ／Ｈ回路３はり、−ｃｈ倍信号ホールド状態とな
る。その直後ラッチ信号Ｃは立ち下がりＤ／Ａコンバー
タ２の出力はＲ２−ｃｈ倍信号切換ねる。
以後、同じ動作が繰り返され、デイグリッジ動作とチャ
ンネル分離を含むＤ／Ａ変換動作が行われる。
ンネル分離を含むＤ／Ａ変換動作が行われる。
この場合、Ｓ／Ｈ回路３，４がホールドを始める時刻ｔ
３及び１．などでは、ディジタル・データａの終了する
瞬間であるし、又前述の如くワード長が長い場合はディ
ジタル・データの途中である。この為ディジタル・デー
タ信号を扱う部分とＳ／Ｈ回路３．４が接近していたり
、これらが共通のアース・インピーダンスを有するなど
の場合、ディジタル・データ信号がＳ／Ｈ回路３．４へ
干渉してＳ／Ｎが悪化する。
３及び１．などでは、ディジタル・データａの終了する
瞬間であるし、又前述の如くワード長が長い場合はディ
ジタル・データの途中である。この為ディジタル・デー
タ信号を扱う部分とＳ／Ｈ回路３．４が接近していたり
、これらが共通のアース・インピーダンスを有するなど
の場合、ディジタル・データ信号がＳ／Ｈ回路３．４へ
干渉してＳ／Ｎが悪化する。
一般に、Ｄ／Ａ変換回路では、ディジタル信号部とアナ
ログ信号部が接近しており、ディジタル信号のアナログ
信号への干渉を完全に排除するのは困難である。特にデ
イグリッジ及びチャンネル分離のために用いるサンプル
・ホールド（Ｓ／Ｈ）回路では、ホールド開始時にディ
ジタル信号の干渉を受けると、その値でホールドされて
しまうので影響が大きい。
ログ信号部が接近しており、ディジタル信号のアナログ
信号への干渉を完全に排除するのは困難である。特にデ
イグリッジ及びチャンネル分離のために用いるサンプル
・ホールド（Ｓ／Ｈ）回路では、ホールド開始時にディ
ジタル信号の干渉を受けると、その値でホールドされて
しまうので影響が大きい。
そこで本発明はＤ／Ａ変換に於ける上記干渉による歪率
の増加やクロストークを低減することを目的としてなさ
れたものである。
の増加やクロストークを低減することを目的としてなさ
れたものである。
本発明によるＤ／Ａ変換回路は、Ｄ／Ａ変換器と、各ワ
ード間に無信号期間を有する直列ディジタル・データを
クロック信号により取り込むメモリと、上記メモリに取
り込まれたデータを上記Ｄ／Ａ変換器に加えるランチ信
号と、上記Ｄ／Ａ変換器の出力をサンプル及びホールド
するサンプル・ホールド回路とを有するＤ／Ａ変換回路
において、上記ホールドの開始及びＤ／Ａ変換の時刻を
上記無信号期間に設定する手段と、上記各ワードの終了
時刻から少なくとも上記Ｄ／Ａ変換の時刻までの間上記
クロック信号を停止させたことを特徴とするものである
。
ード間に無信号期間を有する直列ディジタル・データを
クロック信号により取り込むメモリと、上記メモリに取
り込まれたデータを上記Ｄ／Ａ変換器に加えるランチ信
号と、上記Ｄ／Ａ変換器の出力をサンプル及びホールド
するサンプル・ホールド回路とを有するＤ／Ａ変換回路
において、上記ホールドの開始及びＤ／Ａ変換の時刻を
上記無信号期間に設定する手段と、上記各ワードの終了
時刻から少なくとも上記Ｄ／Ａ変換の時刻までの間上記
クロック信号を停止させたことを特徴とするものである
。
従って、メモリに取り込まれたデータはう・ノチ信号の
タイミングでＤ／Ａ変換され、サンプル・ホールドのさ
いのホールド開始時刻はデータの空白期間に行われるの
で、ホールド時期に無用のノイズが混入することなく正
確なサンプル・ホールドが行われる。
タイミングでＤ／Ａ変換され、サンプル・ホールドのさ
いのホールド開始時刻はデータの空白期間に行われるの
で、ホールド時期に無用のノイズが混入することなく正
確なサンプル・ホールドが行われる。
第１図は本発明の一実施例を示すプロ・ツク図である。
図において第２図の従来例と同様の部分には同一の符号
を付してその説明を省略する。
を付してその説明を省略する。
本実施例では第２図のクロック信号す、ラッチ信号Ｃ及
びり、Ｒ−ｃｈ用Ｓ／Ｈ信号ｄ、 ｅのかびり、Ｒ−
Ｃｈ用Ｓ／Ｈ信号り、 ｋを得、これらをそれぞれＤ
／Ａコンバータ２及びＳ／Ｈ回路３゜４に加える。他の
部分については第１図と同様である。
びり、Ｒ−ｃｈ用Ｓ／Ｈ信号ｄ、 ｅのかびり、Ｒ−
Ｃｈ用Ｓ／Ｈ信号り、 ｋを得、これらをそれぞれＤ
／Ａコンバータ２及びＳ／Ｈ回路３゜４に加える。他の
部分については第１図と同様である。
遅延論理回路９では、ラッチ信号Ｃ及びＳ／Ｈ信号ｄ、
ｅを時間Ｔ遅延させて、ランチ信号ｇ及びＳ／Ｈ信号り
、 ｋを作る。この時間Ｔはディジタル・フィルタｌ
での前記演算によるワードの延長時間より長く設定する
。こうして作られた各信号ｇ、ｈ、ｋを用いることによ
り、ラッチ時刻及びホールド開始時刻を、ディジタル・
データａのり、Ｒ−ｃｈ間のデータ空白期間に移動させ
る。
ｅを時間Ｔ遅延させて、ランチ信号ｇ及びＳ／Ｈ信号り
、 ｋを作る。この時間Ｔはディジタル・フィルタｌ
での前記演算によるワードの延長時間より長く設定する
。こうして作られた各信号ｇ、ｈ、ｋを用いることによ
り、ラッチ時刻及びホールド開始時刻を、ディジタル・
データａのり、Ｒ−ｃｈ間のデータ空白期間に移動させ
る。
又、Ｄ／Ａ変換を行うデータラッチ時刻が、時間Ｔ移動
したことに伴い、Ｌ、Ｒ−ｃｈデータの各ワードの終了
時刻ｊｌ＋ｔ：ｌ、ｔ８から時間Ｔの期間中、Ｄ／Ａ変
換器２内のシフトレジスタのデータを固定しておく必要
がある。この為、ディジタル・フィルタ１では、クロッ
クｂのかわりにこの時間ＴよりΔＴ長いＴ十ΔＴの開停
止するクロックｆを作り、これをＤ／Ａコンバータ２に
加える。
したことに伴い、Ｌ、Ｒ−ｃｈデータの各ワードの終了
時刻ｊｌ＋ｔ：ｌ、ｔ８から時間Ｔの期間中、Ｄ／Ａ変
換器２内のシフトレジスタのデータを固定しておく必要
がある。この為、ディジタル・フィルタ１では、クロッ
クｂのかわりにこの時間ＴよりΔＴ長いＴ十ΔＴの開停
止するクロックｆを作り、これをＤ／Ａコンバータ２に
加える。
以上の様になされているので、例えばＲ，−Ｃｈデータ
は、そのデータ期間中にクロック信号ｆによりＤ／Ａ変
換器２内のシフトレジスタに取り込まれ、その後時刻ｔ
、よりＴ十ΔＴの期間クロック信号ｆが停止するので、
取り込まれたＲ、−ｃｈデータはそのまま保持され、う
・ノチ信号ｇの立ち下がり時刻において、Ｄ／Ａ変換さ
れる。この９Ｒ−ｃｈ用Ｓ／Ｈ信号ｋが立ち上がってＲ
−ｃｈのサンプルが開始され、時刻ｔ３より時間Ｔ経過
するとＲ−ｃｈ用Ｓ／Ｈ信号には立ち下がり、サンプリ
ングされたアナログ・データがホールドされる。このホ
ールド開始時刻は前述の如くデータａの空白期間である
から、ディジタル・データの影響により無用のノイズを
生ずることはなしｚ。
は、そのデータ期間中にクロック信号ｆによりＤ／Ａ変
換器２内のシフトレジスタに取り込まれ、その後時刻ｔ
、よりＴ十ΔＴの期間クロック信号ｆが停止するので、
取り込まれたＲ、−ｃｈデータはそのまま保持され、う
・ノチ信号ｇの立ち下がり時刻において、Ｄ／Ａ変換さ
れる。この９Ｒ−ｃｈ用Ｓ／Ｈ信号ｋが立ち上がってＲ
−ｃｈのサンプルが開始され、時刻ｔ３より時間Ｔ経過
するとＲ−ｃｈ用Ｓ／Ｈ信号には立ち下がり、サンプリ
ングされたアナログ・データがホールドされる。このホ
ールド開始時刻は前述の如くデータａの空白期間である
から、ディジタル・データの影響により無用のノイズを
生ずることはなしｚ。
以上の様に本発明によれば、Ｄ／Ａ変換された出力をサ
ンプル・ホールドする場合、ホールド開始時期をデータ
の空白期間にしたので、無用のノイズを生ずることはな
い。
ンプル・ホールドする場合、ホールド開始時期をデータ
の空白期間にしたので、無用のノイズを生ずることはな
い。
第１図は本発明の一実施例を示すプロ・ツク図、第２図
は従来例を示すブロック図、第３図は本発明の動作説明
に供する線図である。 １・・・ディジタル・フィルタ ２・・・Ｄ／Ａコンバータ ３．４・・・Ｓ／Ｈ回路 ９・・・遅延論理回路
は従来例を示すブロック図、第３図は本発明の動作説明
に供する線図である。 １・・・ディジタル・フィルタ ２・・・Ｄ／Ａコンバータ ３．４・・・Ｓ／Ｈ回路 ９・・・遅延論理回路
Claims (1)
- Ｄ／Ａ変換器と、各ワード間に無信号期間を有する直列
ディジタル・データをクロック信号により取り込むメモ
リと、上記メモリに取り込まれたデータを上記Ｄ／Ａ変
換器に加えるラッチ信号と、上記Ｄ／Ａ変換器の出力を
サンプル及びホールドするサンプル・ホールド回路とを
有するＤ／Ａ変換回路において、上記ホールドの開始及
びＤ／Ａ変換の時刻を上記無信号期間に設定する手段と
、上記各ワードの終了時刻から少なくとも上記Ｄ／Ａ変
換の時刻までの間上記クロック信号を停止させたことを
特徴とするＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5983688A JPH01233832A (ja) | 1988-03-14 | 1988-03-14 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5983688A JPH01233832A (ja) | 1988-03-14 | 1988-03-14 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233832A true JPH01233832A (ja) | 1989-09-19 |
Family
ID=13124708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5983688A Pending JPH01233832A (ja) | 1988-03-14 | 1988-03-14 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233832A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640161A (en) * | 1991-05-29 | 1997-06-17 | Pacific Microsonics, Inc. | Silent data conversion system with sampling during electrical silence |
| US6300889B1 (en) * | 2000-06-19 | 2001-10-09 | Cygnal Integrated Products, Inc. | System on chip with ADC having serial test mode |
| US7918316B2 (en) | 2002-04-30 | 2011-04-05 | Bayerische Motoren Werke Aktiengesellschaft | Separating device in a motor vehicle oil circuit |
-
1988
- 1988-03-14 JP JP5983688A patent/JPH01233832A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640161A (en) * | 1991-05-29 | 1997-06-17 | Pacific Microsonics, Inc. | Silent data conversion system with sampling during electrical silence |
| US6300889B1 (en) * | 2000-06-19 | 2001-10-09 | Cygnal Integrated Products, Inc. | System on chip with ADC having serial test mode |
| US7918316B2 (en) | 2002-04-30 | 2011-04-05 | Bayerische Motoren Werke Aktiengesellschaft | Separating device in a motor vehicle oil circuit |
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