JPS6318707B2 - - Google Patents
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- JPS6318707B2 JPS6318707B2 JP15642679A JP15642679A JPS6318707B2 JP S6318707 B2 JPS6318707 B2 JP S6318707B2 JP 15642679 A JP15642679 A JP 15642679A JP 15642679 A JP15642679 A JP 15642679A JP S6318707 B2 JPS6318707 B2 JP S6318707B2
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- signal
- sensing circuit
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- 238000005070 sampling Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims 2
- 230000003111 delayed effect Effects 0.000 description 6
- 238000013459 approach Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/16—Spectrum analysis; Fourier analysis
- G01R23/175—Spectrum analysis; Fourier analysis by delay means, e.g. tapped delay lines
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は周波数感知回路、特に比較的簡単な
公知のデイジタル回路構成を用いたデイジタル形
周波数感知回路に関する。
公知のデイジタル回路構成を用いたデイジタル形
周波数感知回路に関する。
デイジタル形周波数感知回路又は波器は、そ
の寸法が比較的小さく、高い温度での安定性が大
きく、大量生産の条件で品質が同様である点で、
次第に多く使われる様になつている。こういう特
性は、比較的低い周波数、例えば、可聴周波数を
感知又は波しなければならない場合、特に必要
であり望ましいことである。可聴周波数に対して
は、アナログ回路は比較的大きな部品、即ち、誘
導子及びコンデンサを必要とする。更に、この様
な比較的大きなアナログ部品は温度変化に影響さ
れ易く、典型的には、個別に試験及び調整をしな
い限り、この製造の許容公差をかなり大きくする
ことが必要である。この様な試験及び調節は費用
がかゝる。
の寸法が比較的小さく、高い温度での安定性が大
きく、大量生産の条件で品質が同様である点で、
次第に多く使われる様になつている。こういう特
性は、比較的低い周波数、例えば、可聴周波数を
感知又は波しなければならない場合、特に必要
であり望ましいことである。可聴周波数に対して
は、アナログ回路は比較的大きな部品、即ち、誘
導子及びコンデンサを必要とする。更に、この様
な比較的大きなアナログ部品は温度変化に影響さ
れ易く、典型的には、個別に試験及び調整をしな
い限り、この製造の許容公差をかなり大きくする
ことが必要である。この様な試験及び調節は費用
がかゝる。
そこで問題は、小形であると共に、その選択性
を便利に調節することが出来る様な周波数感知回
路を提供することである。この問題が、集積回路
をを使うのに適すると共に、その回路を特に好ま
しい構成に組込むのに適した標本化及びデイジタ
ル化方式使うことによつて解決される。
を便利に調節することが出来る様な周波数感知回
路を提供することである。この問題が、集積回路
をを使うのに適すると共に、その回路を特に好ま
しい構成に組込むのに適した標本化及びデイジタ
ル化方式使うことによつて解決される。
簡単に云うと、この発明は感知しようとする周
波数のＮ倍の周波数で入力信号の振幅を標本化す
る。こゝでＮは２に等しいか又はそれより大きな
任意の整数である。振幅のサンプルを量子化し、
即ち、デイジタル形に又は所望の分解能を持つワ
ードに符号化する。こういうデイジタル・ワード
がデイジタル加算器の一方の入力に印加され、加
算器の第２の入力にはデイジタル帰還ワードを印
加する。加算器の出力が遅延回路に印加され、こ
の遅延回路が、感知しようとする周波数の周期の
半分の整数倍だけ、デイジタル出力を遅延させ
る。遅延デイジタル・ワードに或る数を乗ずる。
この数の大きさは１より小さく、それが回路のＱ
を決定する。遅延し且つ乗数を乗じた出力ワード
を帰還ワードとして加算器の第２の入力に印加す
る。出力デイジタル信号が加算器の出力又は遅延
回路の出力で回路から取出され、これは入力信号
が標本化周波数の１／Ｎ倍である時、最大の大き
さを持つ。
波数のＮ倍の周波数で入力信号の振幅を標本化す
る。こゝでＮは２に等しいか又はそれより大きな
任意の整数である。振幅のサンプルを量子化し、
即ち、デイジタル形に又は所望の分解能を持つワ
ードに符号化する。こういうデイジタル・ワード
がデイジタル加算器の一方の入力に印加され、加
算器の第２の入力にはデイジタル帰還ワードを印
加する。加算器の出力が遅延回路に印加され、こ
の遅延回路が、感知しようとする周波数の周期の
半分の整数倍だけ、デイジタル出力を遅延させ
る。遅延デイジタル・ワードに或る数を乗ずる。
この数の大きさは１より小さく、それが回路のＱ
を決定する。遅延し且つ乗数を乗じた出力ワード
を帰還ワードとして加算器の第２の入力に印加す
る。出力デイジタル信号が加算器の出力又は遅延
回路の出力で回路から取出され、これは入力信号
が標本化周波数の１／Ｎ倍である時、最大の大き
さを持つ。
次にこの発明を図面について説明する。
この周波数感知回路を使う１例として、１つ又
は更に多くの可聴周波数信号音又は正弦波信号を
受信し、特定の信号音周波数F0を感知又は検出
したいと仮定する。こういう信号音又は信号が入
力端子１０に印加され、この端子が増幅器及び制
限器１２に接続されている。増幅器及び制限器１
２がアナログ形の入力信号を同じ周波数を持つ略
矩形波信号に変換する。増幅され且つ制限された
信号が振幅標本化器１４に印加され、この標本化
器が増幅され且つ制限された信号の振幅のサンプ
ルを発生する。サンプルの持続時間並びにその間
の間隔はクロツク発生器１６によつて制御され
る。こののクロツクの周波数Fcが端子１８に印加
された制御信号によつて設定される。クロツク発
生器１６が、感知しようとする周波数F0のＮ倍
の周波数Fc又は速度でクロツク信号又は制御パル
スを発生する。Ｎは２に等しいか又はそれより大
きい任意の整数であつてよい。例えば、感知しよ
うとする周波数F0が300ヘルツである場合、クロ
ツク発生器は少なくとも600ヘルツの周波数Fc又
は速度の制御パルスを発生する。動作を良好にす
る為には、Ｎは少なくとも４であることが好まし
く、周波数F0が300ヘルツである場合、制御パル
スは1200ヘルツの周波数Fcを持つ様にする。この
為、標本化器１４が1200ヘルツの速度で振幅サン
プルを発生する。クロツク発生器１６が回路の他
の部分に接続され、デイジタル動作を同期させ且
つ制御する。
は更に多くの可聴周波数信号音又は正弦波信号を
受信し、特定の信号音周波数F0を感知又は検出
したいと仮定する。こういう信号音又は信号が入
力端子１０に印加され、この端子が増幅器及び制
限器１２に接続されている。増幅器及び制限器１
２がアナログ形の入力信号を同じ周波数を持つ略
矩形波信号に変換する。増幅され且つ制限された
信号が振幅標本化器１４に印加され、この標本化
器が増幅され且つ制限された信号の振幅のサンプ
ルを発生する。サンプルの持続時間並びにその間
の間隔はクロツク発生器１６によつて制御され
る。こののクロツクの周波数Fcが端子１８に印加
された制御信号によつて設定される。クロツク発
生器１６が、感知しようとする周波数F0のＮ倍
の周波数Fc又は速度でクロツク信号又は制御パル
スを発生する。Ｎは２に等しいか又はそれより大
きい任意の整数であつてよい。例えば、感知しよ
うとする周波数F0が300ヘルツである場合、クロ
ツク発生器は少なくとも600ヘルツの周波数Fc又
は速度の制御パルスを発生する。動作を良好にす
る為には、Ｎは少なくとも４であることが好まし
く、周波数F0が300ヘルツである場合、制御パル
スは1200ヘルツの周波数Fcを持つ様にする。この
為、標本化器１４が1200ヘルツの速度で振幅サン
プルを発生する。クロツク発生器１６が回路の他
の部分に接続され、デイジタル動作を同期させ且
つ制御する。
振幅サンプルがデイジタル符号化器２０に印加
され、符号化器が各々のサンプルの振幅をデイジ
タル符号化ワードEWに変換する。増幅器及び制
限器１２がある為、振幅サンプルは２つのレベル
しか持たず、この為１つのデイジタル有意数しか
必要としない。増幅器及び制限器を使わない場
合、符号化ワードEWは、この発明の回路の他の
部分で希望する分解能に応じて、更に多くの有意
デイジツト（例えば２進法の１、２、４、８、16
等）を含むことが出来る。例えば、デイジタル・
ワードが16個の２進デイジツトを持つ場合、２進
法で216、即ち65536個の異なる値又は数を表わす
ことが出来る。各々のワードを形成するビツトは
直列又は並列であつてよい。各ワードの１つのビ
ツトはその数の符号を表わす。説明の便宜上、ビ
ツトが並列であると仮定する。こうすると、この
発明のデイジタル符号化器及び他の或る部分に、
高速の直列クロツク信号を必要としない。符号化
器２０からのデイジタル・ワードがデイジタル加
算器２２の一方の入力に印加される。デイジタル
加算器２２の出力が、帰還回路に印加される。こ
の帰還回路は、加算器２２の出力と加算器２２の
第２の入力との間に任意の順序で直列に接続され
た遅延回路２４及び掛算回路２６だけで構成され
る。遅延回路２４は、感知しようとする周波数
F0の周期T0の半分の整数倍だけ、加えられたワ
ードAWを遅延させる。公知の様に、T0は１／
F0に等しい。数学的に云えば、遅延時間は、Ｍ
を任意の整数としてMT0／２に等しい。遅延回
路２４は何等かの形式デイジタル・シフト・レジ
スタを使うのが好ましいが、その場合、クロツク
発生器１６からクロツク信号を供給する。遅延さ
せる為にデイジタル・シフト・レジスタを使う場
合、Ｍ及びＮを上に定義した数として、遅延時間
はMN／２デイジタル・ワードである。然し、遅
延回路が他の形式である場合、クロツク信号を必
要としないことがある。遅延回路２４からの出力
ワードDWがデイジタル掛算器２６を介して２進
加算器２２の第２の入力に帰還される。掛算器２
６は遅延デイジタル・ワードDWに或る数Ｋ（１
より小さく、０より大きい）を乗ずる。その値は
所望の回路のＱに関係する。乗数Ｋが、式90゜／
tan-1〔（１−Ｋ）／（１＋Ｋ）〕に従つて、感知回
路のＱを決定する。この為、Ｋを変えると、Ｑは
同じ向きに変化する。帰還回路では、加算器２２
の第２の入力に印加されたワードの符号が、遅延
回路２４に使われる整数Ｍによつて決定される。
Ｍが奇数であると、帰還ワードの符号は負でなけ
ればならない。Ｍが偶数であると、帰還ワードの
符号は正でなければならない。云い換えれば、遅
延し、乗数を乗じて加算器２２に印加される各々
のワードの位相は、同時に加算器２２に印加され
る符号化ワードの位相と同じでなければならな
い。加算器２２が符号化ワードEW及び掛算器２
６からの帰還ワードMWを加算し、これらのワー
ドの和を加算ワードAWとして供給する。加算器
２２、遅延回路２４及び掛算器２６は、回路の所
望の精度に必要な数の有意デイジツトを扱うこと
が出来なければならない。この周波数感知回路の
出力信号は、加算器２２の出力から取出してもよ
いし、遅延回路２４の出力から取出してもよい。
され、符号化器が各々のサンプルの振幅をデイジ
タル符号化ワードEWに変換する。増幅器及び制
限器１２がある為、振幅サンプルは２つのレベル
しか持たず、この為１つのデイジタル有意数しか
必要としない。増幅器及び制限器を使わない場
合、符号化ワードEWは、この発明の回路の他の
部分で希望する分解能に応じて、更に多くの有意
デイジツト（例えば２進法の１、２、４、８、16
等）を含むことが出来る。例えば、デイジタル・
ワードが16個の２進デイジツトを持つ場合、２進
法で216、即ち65536個の異なる値又は数を表わす
ことが出来る。各々のワードを形成するビツトは
直列又は並列であつてよい。各ワードの１つのビ
ツトはその数の符号を表わす。説明の便宜上、ビ
ツトが並列であると仮定する。こうすると、この
発明のデイジタル符号化器及び他の或る部分に、
高速の直列クロツク信号を必要としない。符号化
器２０からのデイジタル・ワードがデイジタル加
算器２２の一方の入力に印加される。デイジタル
加算器２２の出力が、帰還回路に印加される。こ
の帰還回路は、加算器２２の出力と加算器２２の
第２の入力との間に任意の順序で直列に接続され
た遅延回路２４及び掛算回路２６だけで構成され
る。遅延回路２４は、感知しようとする周波数
F0の周期T0の半分の整数倍だけ、加えられたワ
ードAWを遅延させる。公知の様に、T0は１／
F0に等しい。数学的に云えば、遅延時間は、Ｍ
を任意の整数としてMT0／２に等しい。遅延回
路２４は何等かの形式デイジタル・シフト・レジ
スタを使うのが好ましいが、その場合、クロツク
発生器１６からクロツク信号を供給する。遅延さ
せる為にデイジタル・シフト・レジスタを使う場
合、Ｍ及びＮを上に定義した数として、遅延時間
はMN／２デイジタル・ワードである。然し、遅
延回路が他の形式である場合、クロツク信号を必
要としないことがある。遅延回路２４からの出力
ワードDWがデイジタル掛算器２６を介して２進
加算器２２の第２の入力に帰還される。掛算器２
６は遅延デイジタル・ワードDWに或る数Ｋ（１
より小さく、０より大きい）を乗ずる。その値は
所望の回路のＱに関係する。乗数Ｋが、式90゜／
tan-1〔（１−Ｋ）／（１＋Ｋ）〕に従つて、感知回
路のＱを決定する。この為、Ｋを変えると、Ｑは
同じ向きに変化する。帰還回路では、加算器２２
の第２の入力に印加されたワードの符号が、遅延
回路２４に使われる整数Ｍによつて決定される。
Ｍが奇数であると、帰還ワードの符号は負でなけ
ればならない。Ｍが偶数であると、帰還ワードの
符号は正でなければならない。云い換えれば、遅
延し、乗数を乗じて加算器２２に印加される各々
のワードの位相は、同時に加算器２２に印加され
る符号化ワードの位相と同じでなければならな
い。加算器２２が符号化ワードEW及び掛算器２
６からの帰還ワードMWを加算し、これらのワー
ドの和を加算ワードAWとして供給する。加算器
２２、遅延回路２４及び掛算器２６は、回路の所
望の精度に必要な数の有意デイジツトを扱うこと
が出来なければならない。この周波数感知回路の
出力信号は、加算器２２の出力から取出してもよ
いし、遅延回路２４の出力から取出してもよい。
次に第１図の回路の動作の１例を第２図につい
て説明する。第２図には共通の時間軸に沿つて
種々の波形及び情報を示してある。この特定の例
では、クロツク発生器１６が、感知しようとする
周波数F0の４倍の周波数Fcでクロツク信号又は
パルスを発生すると仮定する。この為、Ｎは４で
ある。感知しようとする周波数F0の信号が、増
幅され且つ制限された後の状態で、第２Ａ図に示
されており、クロツク周波数信号Fcが第２Ｂ図に
示されている。即ち、感知される周波数の信号
F0の各サイクルに対し、４個の振幅サンプルを
とる。各サンプルが各々のクロツク信号の立下り
の縁でとられると仮定し、これを第２Ａ図の各々
の該当する点で、文字Ｓに続くサンプル番号によ
つて表わしてある。クロツク周波数Fcが感知しよ
うとする周波数F0の４倍である時、一般的に周
波数F0の正の半サイクルで２つのサンプルをと
り、負の半サイクルで２つのサンプルをとる。こ
れらのサンプルが第２Ｃ図に示されている。増幅
並びに制限作用の為、これらの振幅サンプルは２
つの値しか持たない。これを＋1.00又は−1.00と
仮定することが出来る。これらの振幅を符号化器
２０によつて第２Ｄ図に示すデイジタル・ワード
EWに変換する。サンプル及びワードの番号及び
符号も示されている。第２Ｄ図で、感知しようと
する周波数F0の各々の周期T0に、４つの符号化
ワードEWがあることが判る。云い換えれば、Ｎ
は周期T0内に発生される符号化ワードEWの数を
決定する。これらのワードEWが加算器２２の一
方の入力に印加される。加算器の出力力ワード
AWが第２Ｇ図に示されている。ワードAWが遅
延回路２４に印加される。この遅延回路はＭが１
に等しいと仮定しており、従つて遅延時間は
T0／２てある。遅延出力ワードDWが第２Ｅ図に
示してあり、これは時間的にT0／２だけ遅れる
ことが判る。例えば、１番目のサンプルS1を時刻
T1にとり、時刻T1にワードEW1に符号化し、や
はり時刻T1に加算する。然し、符号化ワード
EW1は、T1＋T0／２がT3に等しいので、時刻T3
になるまで、遅延ワードDW1として現われない。
第２Ｄ図及び第２Ｅ図を比較すれば、各々の番号
のワードに対し、（T0／２即ち２ワードの持続時
間の）同じ遅延時間が示されている。遅延ワード
DWが掛算器２６に印加され、これが第２Ｆ図に
示く掛算器ワードMWを発生する。掛算器２６
が、Ｍが１に等しい時、所要の符号の反転を行う
と仮定する。この為、遅延ワードDW1+が掛算器
ワードMW1-になる。遅延ワードDW3-が掛算器
ワードMW3+になる。掛算器ワードMW及び符号
化ワードEWが、第２Ｇ図の加算ワードAWで示
す様に、実時間で加算される。加算されるワード
の符号又は位相は感知される周波数F0が、発生
器１６のクロツク周波数Fcに対して正しいので、
常に同じである。この為、加算器２２に印加され
るワードEW及びMWは相加関係又は同相関係に
あり、この為、加算器２２が発生する出力は、比
較的小さな値から始まり、一層多くにのワードを
加算するにつれて、最大の正及び負の値に接近す
る。最大値は式１／（１−Ｋ）によつて決定され
る。こゝでＫは掛算器２６の乗数である。乗数Ｋ
が１に近づくと、最大値が増加する。これを第３
図に示してある。第３図は、乗数Ｋが0.95に等し
く、到来周波数が感知しようとする所望の周波数
に等しい場合の加算器２２の出力の数値を時間に
対して示すグラフである。最大値又は最大出力は
１／（１−0.95）即ち20に近づく。20サイクルし
か示してないので、出力は大体17までにしか達し
ていない。実際的には、出力は50サイクルで20に
達する。従つて、回路の閾値を大体15に設定して
おけば、所望の周波数の正確な表示が得られる。
乗数が0.95である場合、回路のＱは90゜／tan-1
（0.05／1.95）、即ち約61に等しい。第３図の波形
は、加算器２２の出力によつて駆動されるデイジ
タル・アナログ変換器の出力に観察される波形で
ある。然し、感知される信号の周波数が、クロツ
ク発生器１６に印加されるクロツク信号によつて
決定された所望の周波数でない場合、加算器２２
の出力は最大値に接近せず、入力信号周波数とク
ロツク発生器の周波数の関係に依存した態様で上
下に変動する。従つて、加算器２２の出力は、所
望の周波数を表示し又は感知する最大値に接近す
ることが決してない。これを第４図に示してあ
る。この図では、到来周波数が感知しようとする
周波数から約５％異なつており、乗数Ｋは0.95で
ある。出力は不規則に変化し、時々10の大きさに
達するだけである。この為、（前に述べた）15の
閾値にすれば、表示が発生されることはない。加
算器２２の出力、従つてこの感知回路の出力を任
意の形式の閾値回路に印加することが出来、或い
はアナログ信号に変換してから閾値回路に印加す
ることが出来る。いずれの構成でも、感知される
所望の周波数の最大値の表示が得られる。
て説明する。第２図には共通の時間軸に沿つて
種々の波形及び情報を示してある。この特定の例
では、クロツク発生器１６が、感知しようとする
周波数F0の４倍の周波数Fcでクロツク信号又は
パルスを発生すると仮定する。この為、Ｎは４で
ある。感知しようとする周波数F0の信号が、増
幅され且つ制限された後の状態で、第２Ａ図に示
されており、クロツク周波数信号Fcが第２Ｂ図に
示されている。即ち、感知される周波数の信号
F0の各サイクルに対し、４個の振幅サンプルを
とる。各サンプルが各々のクロツク信号の立下り
の縁でとられると仮定し、これを第２Ａ図の各々
の該当する点で、文字Ｓに続くサンプル番号によ
つて表わしてある。クロツク周波数Fcが感知しよ
うとする周波数F0の４倍である時、一般的に周
波数F0の正の半サイクルで２つのサンプルをと
り、負の半サイクルで２つのサンプルをとる。こ
れらのサンプルが第２Ｃ図に示されている。増幅
並びに制限作用の為、これらの振幅サンプルは２
つの値しか持たない。これを＋1.00又は−1.00と
仮定することが出来る。これらの振幅を符号化器
２０によつて第２Ｄ図に示すデイジタル・ワード
EWに変換する。サンプル及びワードの番号及び
符号も示されている。第２Ｄ図で、感知しようと
する周波数F0の各々の周期T0に、４つの符号化
ワードEWがあることが判る。云い換えれば、Ｎ
は周期T0内に発生される符号化ワードEWの数を
決定する。これらのワードEWが加算器２２の一
方の入力に印加される。加算器の出力力ワード
AWが第２Ｇ図に示されている。ワードAWが遅
延回路２４に印加される。この遅延回路はＭが１
に等しいと仮定しており、従つて遅延時間は
T0／２てある。遅延出力ワードDWが第２Ｅ図に
示してあり、これは時間的にT0／２だけ遅れる
ことが判る。例えば、１番目のサンプルS1を時刻
T1にとり、時刻T1にワードEW1に符号化し、や
はり時刻T1に加算する。然し、符号化ワード
EW1は、T1＋T0／２がT3に等しいので、時刻T3
になるまで、遅延ワードDW1として現われない。
第２Ｄ図及び第２Ｅ図を比較すれば、各々の番号
のワードに対し、（T0／２即ち２ワードの持続時
間の）同じ遅延時間が示されている。遅延ワード
DWが掛算器２６に印加され、これが第２Ｆ図に
示く掛算器ワードMWを発生する。掛算器２６
が、Ｍが１に等しい時、所要の符号の反転を行う
と仮定する。この為、遅延ワードDW1+が掛算器
ワードMW1-になる。遅延ワードDW3-が掛算器
ワードMW3+になる。掛算器ワードMW及び符号
化ワードEWが、第２Ｇ図の加算ワードAWで示
す様に、実時間で加算される。加算されるワード
の符号又は位相は感知される周波数F0が、発生
器１６のクロツク周波数Fcに対して正しいので、
常に同じである。この為、加算器２２に印加され
るワードEW及びMWは相加関係又は同相関係に
あり、この為、加算器２２が発生する出力は、比
較的小さな値から始まり、一層多くにのワードを
加算するにつれて、最大の正及び負の値に接近す
る。最大値は式１／（１−Ｋ）によつて決定され
る。こゝでＫは掛算器２６の乗数である。乗数Ｋ
が１に近づくと、最大値が増加する。これを第３
図に示してある。第３図は、乗数Ｋが0.95に等し
く、到来周波数が感知しようとする所望の周波数
に等しい場合の加算器２２の出力の数値を時間に
対して示すグラフである。最大値又は最大出力は
１／（１−0.95）即ち20に近づく。20サイクルし
か示してないので、出力は大体17までにしか達し
ていない。実際的には、出力は50サイクルで20に
達する。従つて、回路の閾値を大体15に設定して
おけば、所望の周波数の正確な表示が得られる。
乗数が0.95である場合、回路のＱは90゜／tan-1
（0.05／1.95）、即ち約61に等しい。第３図の波形
は、加算器２２の出力によつて駆動されるデイジ
タル・アナログ変換器の出力に観察される波形で
ある。然し、感知される信号の周波数が、クロツ
ク発生器１６に印加されるクロツク信号によつて
決定された所望の周波数でない場合、加算器２２
の出力は最大値に接近せず、入力信号周波数とク
ロツク発生器の周波数の関係に依存した態様で上
下に変動する。従つて、加算器２２の出力は、所
望の周波数を表示し又は感知する最大値に接近す
ることが決してない。これを第４図に示してあ
る。この図では、到来周波数が感知しようとする
周波数から約５％異なつており、乗数Ｋは0.95で
ある。出力は不規則に変化し、時々10の大きさに
達するだけである。この為、（前に述べた）15の
閾値にすれば、表示が発生されることはない。加
算器２２の出力、従つてこの感知回路の出力を任
意の形式の閾値回路に印加することが出来、或い
はアナログ信号に変換してから閾値回路に印加す
ることが出来る。いずれの構成でも、感知される
所望の周波数の最大値の表示が得られる。
従つて、この発明のデイジタル形周波数感知回
路は比較的簡単であり、公知の部品又は回路素子
を独特の改良された構成で用いている。従来のデ
イジタル形周波数感知回路は２つ又は更に多くの
帰還装置を必要とし、その為に周波数感知回路が
複雑になると共に、必要なクロツク発生器１６及
び分数掛算器を制御又はプログラムするのが比較
的困難であつた。この発明の周波数感知回路の１
例しか説明しなかつたが、当業者であれば、これ
を殆んどあらゆる周波数に対し、周波数感知又は
帯域波回路として使うことが出来ることが理解
されよう。デイジタル・ワードは、回路条件並び
に好みに応じて、直列ビツト又は並列ビツトで構
成することが出来る。種々のデイジタル符号を使
うことが出来る。各ワードを形成する有意デイジ
ツトの数は、所望の精度に応じて変えることが出
来る。クロツク発生器１６は、感知しようとする
周波数F0の２又は更に大きな任意の倍数で動作
させることが出来る。遅延回路２４は感知しよう
とする周波数の周期T0の半分の任意の整数倍で
動作させることが出来る。掛算器２６は、回路の
Ｑ並びに所望の或いは必要な最大出力に応じて、
任意の分数又は10進数の倍数を利用することが出
来る。従つて、この発明を図示の特定の実施例に
ついて説明したが、この発明の範囲内で、種々の
変更が可能であることは云う迄もない。
路は比較的簡単であり、公知の部品又は回路素子
を独特の改良された構成で用いている。従来のデ
イジタル形周波数感知回路は２つ又は更に多くの
帰還装置を必要とし、その為に周波数感知回路が
複雑になると共に、必要なクロツク発生器１６及
び分数掛算器を制御又はプログラムするのが比較
的困難であつた。この発明の周波数感知回路の１
例しか説明しなかつたが、当業者であれば、これ
を殆んどあらゆる周波数に対し、周波数感知又は
帯域波回路として使うことが出来ることが理解
されよう。デイジタル・ワードは、回路条件並び
に好みに応じて、直列ビツト又は並列ビツトで構
成することが出来る。種々のデイジタル符号を使
うことが出来る。各ワードを形成する有意デイジ
ツトの数は、所望の精度に応じて変えることが出
来る。クロツク発生器１６は、感知しようとする
周波数F0の２又は更に大きな任意の倍数で動作
させることが出来る。遅延回路２４は感知しよう
とする周波数の周期T0の半分の任意の整数倍で
動作させることが出来る。掛算器２６は、回路の
Ｑ並びに所望の或いは必要な最大出力に応じて、
任意の分数又は10進数の倍数を利用することが出
来る。従つて、この発明を図示の特定の実施例に
ついて説明したが、この発明の範囲内で、種々の
変更が可能であることは云う迄もない。
第１図はこの発明の周波数感知回路の好ましい
実施例のブロツク図、第２図、第３図及び第４図
は第１図の回路の動作を説明するための波形図で
ある。 主な符号の説明、１２：増幅器及び制限器、１
４：標本化器、１６：クロツク発生器、２０：デ
イジタル符号化器、２２：加算器、２４：遅延回
路、２６：掛算器。
実施例のブロツク図、第２図、第３図及び第４図
は第１図の回路の動作を説明するための波形図で
ある。 主な符号の説明、１２：増幅器及び制限器、１
４：標本化器、１６：クロツク発生器、２０：デ
イジタル符号化器、２２：加算器、２４：遅延回
路、２６：掛算器。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を標本化する手段を持つ周波数感知
回路に於て、感知しようとする所望の周波数F0
のＮ倍（Ｎは１より大きい任意の整数）の速度で
クロツク信号を発生する手段と、前記入力信号及
び前記クロツク信号に応答して標本化デイジタル
出力を発生するアナログ・デイジタル変換手段
と、第１及び第２の入力及び出力を持つ加算手段
と、該加算手段の第１の入力を前記アナログ・デ
イジタル変換手段に接続する手段と、前記加算手
段の出力に接続された入力を持つと共に出力を持
ち、感知しようとする周波数の周期の半分の整数
倍だけ、印加された信号を遅延される遅延手段
と、該遅延手段の出力に接続された入力及び前記
加算手段の前記第２の入力に接続された出力を持
つ掛算手段と、周波数感知回路に接続されてい
て、感知された周波数を表わす大きさを持つ出力
信号を取出す手段とを有する周波数感知回路。 ２ 特許請求の範囲１に記載した周波数感知回路
に於て、前記整数Ｎが４である周波数感知回路。 ３ 特許請求の範囲１又は２に記載した周波数感
知回路に於て、前記遅延手段が前記クロツク信号
を発生する手段に接続されたデイジタル回路で構
成されている周波数感知回路。 ４ 特許請求の範囲１又は２に記載した周波数感
知回路に於て、前記遅延手段が、前記加算手段の
第１の入力に印加された信号と同相の信号を前記
加算手段の第２の入力に加える様にした周波数感
知回路。 ５ 特許請求の範囲３に記載した周波数感知回路
に於て、前記遅延手段が、前記加算手段の第１の
入力に印加された信号と同相の信号を前記加算手
段の第２の入力に加える様にした周波数感知回
路。 ６ 特許請求の範囲１に記載した周波数感知回路
に於て、印加信号に周波数F0が存在することを
感知する為、入力信号を受取る様に接続されてい
て、NF0（Ｎは２又はそれ以上の任意の整数）の
速度で印加信号を標本化する手段と、前記加算手
段の出力及び第２の入力の間に接続されていて、
直列に接続された遅延手段及び掛算手段で構成さ
れる帰還回路とを有し、前記遅延手段は周期１／
（2F0）の整数倍の遅延時間を持ち、前記掛算手
段は１より小さく０より大きい数を前記帰還回路
の信号に乗ずる様に作用し、そして、周波数感知
回路に接続されていて感知された周波数を表わす
大きさを持つ出力信号を取出す手段を設けた周波
数感知回路。 ７ 特許請求の範囲６に記載した周波数感知回路
に於て、Ｎが少なくとも４であり、前記遅延時間
の倍数が１であり、前記帰還回路が信号の符号を
変える様に作用する周波数感知回路。 ８ 特許請求の範囲６に記載した周波数感知回路
に於て、Ｎが少なくとも４であり、前記遅延時間
の倍数が２である周波数感知回路。 ９ 特許請求の範囲６又は７又は８に記載した周
波数感知回路に於て、前記加算手段及び帰還回路
がデイジタル回路で構成されている周波数感知回
路。 １０ 特許請求の範囲６又は７又は８に記載した
周波数感知回路に於て、前記帰還回路が前記加算
手段の第１の入力に印加された信号と同相の信号
を前記加算手段の第２の入力に加える様にした周
波数感知回路。 １１ 特許請求の範囲９に記載した周波数感知回
路に於て、前記帰還回路が前記加算手段の第１の
入力に印加された信号と同相の信号を前記加算手
段の第２の入力に加える様にした周波数感知回
路。 １２ 特許請求の範囲１に記載した周波数感知回
路に於て、前記入力信号を受取る入力、出力、及
び前記クロツク信号を発生する手段に接続された
制御入力を持つていて、各々のクロツク信号に応
答して前記入力信号の振幅のサンプルを前記出力
に発生する標本化手段と、前記加算手段の第１の
入力を前記標本化手段の出力に接続する手段と、
前記加算手段の出力を前記加算手段の第２の入力
に接続し、前記所望の周波数F0の周期T0の半分
の遅延時間を発生する遅延手段で構成されている
帰還手段と、１より小さく０より大きい選ばれた
量を信号の大きさに乗ずる掛算手段と、前記遅延
手段及び前記掛算手段を直列に接続する手段と、
周波数感知回路に接続されていて感知された周波
数を表わす大きさを持つ出力信号を取出す手段と
を有する周波数感知回路。 １３ 特許請求の範囲１２に記載した周波数感知
回路に於て、前記帰還手段が信号の符号を変える
手段を含んでいる周波数感知回路。 １４ 特許請求の範囲１３に記載した周波数感知
回路に於て、前記標本化手段の出力と加算手段の
第１の入力の間に接続されたデイジタル符号化器
を含む周波数感知回路。 １５ 特許請求の範囲１４に記載した周波数感知
回路に於て、前記加算手段、前記遅延手段及び前
記掛算手段が２進デイジタル回路で構成される周
波数感知回路。 １６ 特許請求の範囲１２乃至１５のいずれか１
項に記載した周波数感知回路に於て、前記帰還手
段が、前記加算手段の第１の入力に印加された信
号と同相の信号を前記加算手段の第２の入力に加
える様にした周波数感知回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US96589778A | 1978-12-04 | 1978-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5598366A JPS5598366A (en) | 1980-07-26 |
| JPS6318707B2 true JPS6318707B2 (ja) | 1988-04-19 |
Family
ID=25510640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15642679A Granted JPS5598366A (en) | 1978-12-04 | 1979-12-04 | Frequency detection circuit |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5598366A (ja) |
| DE (1) | DE2948467A1 (ja) |
| FR (1) | FR2443767A1 (ja) |
| GB (1) | GB2037523B (ja) |
| HK (1) | HK38388A (ja) |
| MY (1) | MY8600575A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030853A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und schaltungsanordnung zum demodulieren zeitdiskreter frequenzmodulierter signale |
| JPS60112A (ja) * | 1983-06-16 | 1985-01-05 | Nippon Koden Corp | 商用電源成分除去用デイジタルフイルタ |
| CN106841776B (zh) * | 2017-03-28 | 2019-08-06 | 北京润科通用技术有限公司 | 一种测频机及测量信号频率的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3412338A (en) * | 1965-10-15 | 1968-11-19 | Ibm | Frequency filter |
| CH530643A (de) * | 1971-04-22 | 1972-11-15 | Hasler Ag | Verfahren und Einrichtung zum Erkennen einer vorbestimmten Frequenz in einem Frequenzgemisch |
| DE2349227A1 (de) * | 1973-10-01 | 1975-04-03 | Arild Dipl Ing Lacroix | Strukturumschaltung fuer digitale filter |
-
1979
- 1979-11-22 GB GB7940430A patent/GB2037523B/en not_active Expired
- 1979-12-01 DE DE19792948467 patent/DE2948467A1/de not_active Withdrawn
- 1979-12-04 FR FR7929726A patent/FR2443767A1/fr active Pending
- 1979-12-04 JP JP15642679A patent/JPS5598366A/ja active Granted
-
1986
- 1986-12-30 MY MY8600575A patent/MY8600575A/xx unknown
-
1988
- 1988-05-26 HK HK38388A patent/HK38388A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| GB2037523B (en) | 1983-05-05 |
| GB2037523A (en) | 1980-07-09 |
| HK38388A (en) | 1988-06-03 |
| FR2443767A1 (fr) | 1980-07-04 |
| JPS5598366A (en) | 1980-07-26 |
| MY8600575A (en) | 1986-12-31 |
| DE2948467A1 (de) | 1980-06-12 |
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