JPH01162421A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ信号をデジタル信号に変換して伝送
したシ記録するために用いる、ＡＤ変換回路に関するも
のである。

従来の技術 近年、ＡＤ変換回路はデジタル信号応用機器の普及と高
性能化にともない、より精度の高いものが要求されてい
る。

以下図面を参照しながら、従来のＡＤ変換回路の一例に
ついて説明する。第４図は従来のＡＤ変換回路の１０ツ
ク図である。第４図において、１は入力端子であシ、２
はＡＤコンバータ８のダイナミックレンジを肴効に活用
するためまたはインピーダンス変換のためのバッフ７ア
ンプであシ、３は入力信号の不要帯域を除くだめのロー
パスフィルタである。７は入力端子１に入力され、バッ
フ１アンプ２とローパスフィルタ３を経た信号を標本化
し標本値を一定時間だけ保つサンプルホールド回路であ
る。１７はサンプルホールド回路７のサンプル時間及び
ホールド時間を制御するだめのクロック回路でるる。８
はアナログ信号全デジタル信号に変換するＡＤコンバー
タであり、ここで／′ｉ、１６ビツトの２’Ｓコンブリ
メントの信号を得るＡＤコンバータ全例に示している。

１８はＡＤコンバータ８の出力端子であシ、ＡＤ変換回
路の出力端子である。

以上のように構成されたＡＤ変換回路について、以下そ
の動作について説明する。まず、入力端子１に入力され
た信号は、バッフ７アンプ２ｔＭた後、ローパスフィル
タ３に入力される。前記ローパスフィルタ３において、
サンプルホールド回路７で折返し雑音が生じることを防
ぐために不要な帯域が除かれた後、サンプルホールド回
路７に入力される。サンプルホールド回路７では、クロ
ック回路１７の出力パルス信号の例えばエツジにおいて
、アナログ信号を標本化し、ＡＤ：７ンバータ８でデジ
タル信号に変換に必要な時間、信号ヲー定レベルに保持
される。サンプルホールド回路７の出力信号は、ＡＤコ
ンバータ８に２いて１６ビツトのデジタル信号に変換さ
れ、さらに後段での演算処理に対応して２’Ｓコンブリ
メントの１８号に変換され、出力端子１８から出力され
る。

発明が解決しようとした問題点 ５７、　。

しかしながら上記のような構成では、ＡＤコンバータ８
の出力信号が直接出力端子１８に出力されるため、ＡＤ
コンバータ８の誤差がそのまま出力されるという問題を
有していた。すなわち実際のＡＤコンバータ８の入出力
特性は、第５図に示すように、出力デジタル信号は入力
信号電圧に対して直線的に変化しない。また、変換誤差
は入力電圧が小さくなるに従って大きくなり、入力信号
電圧がｏＶでも、出力デジタル信号は「ｏＯｏｏｏｏｏ
ｏｏｏｏｏｏｏｏｏＪとならない。さらにクロック回路
１７はパルス回路を含めて構成されておシ、クロック回
路１７のパルヌ性雑音により、出力デジタル信号の最下
位ビット等は変動する可能性があシ、ＡＤ変換回路自身
のノイズで出力デジタル信号は誤差を生じる。さらにＡ
Ｄ変換回路を含む応用機器は、後段にデジタル信号処理
回路等の大規模のデジタル回路が接続され、応用機器の
デジタル回路のノイズで最下位ビット等は変動し、出力
デジタル信号は誤差を生じる。このような誤差は、入力
信号レベルに関係なく一定の量と６　・＼−／ なるため、入力信号が小さくなるほどその影響は大きく
なる。従って１６ビツトのＡＤ変換回路であっても、下
位の１〜２ビツトはノイズやＡＤコンバータの誤差のだ
めの信頼性の低いものとなるという問題点を有していた
。そのため、従来の八り変換回路でデジタル信号に変換
された信号を、ＤＡ変換回路でアナログ信号に復元した
場合、歪となって現れ、微小信号に対して極めて有害Ａ
ものとなるという問題を有していた。

本発明は１肥従来の問題点を解消するもので、小さいレ
ベルの信号においてデジタル信号に変換した信号が、Ａ
Ｄコンバータの誤差、ＡＤ変換回路自身のノイズおよび
ＡＤ変換回路応用機器のノイズの影響を受けにくいＡＤ
変換回路を提供するものである。

問題点を解決するだめの手段 上記問題点を解決するだめに本発明のＡＤ変換回路は、
入力信号の不要帯域を除くと共に入力信号を遅延させる
ためのローパスフィルタと、ローパスフィルタの出力信
号を増幅する利得２のｎ乗７、、−７ のアンプと、ローパスフィルタの出力信号か利得２のｎ
乗のアンプの出力信号かを選択する利得切換回路と、利
得切換回路の出力信号をサンプリングしホールドした後
アナログ信号からデジタル信号に変換するＡＤコンバー
タと、ＡＤコンバータの出力信号を直接出力するかｎビ
ット分を下位方向にシフトした信号を出力するかを切換
えるｎビットシフト回路と、前記入力信号がＡｌ）コン
バータで扱うことのできる最大レベルより２のｎ乗分の
１小さいレベｐと比較して大きいか否かを判別するレベ
ル検出回路と、レベ）ｖ検出回路の出力信号がＡＤコン
バータで扱うことのできる最大レベルよ！ｌ１２のｎ乗
分の１小さいレベルとなった場合所定時間遅れて信号を
出力する時定数回路と、時定数回路の出力信号により前
記利得切換回路とｎビットシフト回路を制御するタイミ
ング回路を備えたものである。

作　　用 本発明は上記した構成によって、入力信号がＡＤコンバ
ータの扱うことのできる最大レベルより２のｎ乗分の１
小さいレベルとなり所定時間以上連続した場合、利得切
換回路は利得２のｎ乗のアンプの出力信号を選択し、ｎ
ビットシフト回路はｎビット分を下位方向にシフトした
信号を出力するように動作するため、ＡＤコンバータが
扱うことができる最大レベルより２のｎ乗分の１より小
さい信号については、等比的にＡＤコンバータがデジタ
）ｖ信号に変換できるビット数プラスｎビットでデジタ
ル信号に変換した後、ｎビットシフトすることにより、
ＡＤコンバータやＡＤ変換回路やＡＤ変換回路の応用機
器のエラーやノイズを受けるビットは無効となり、最小
ビットまで非常に精度の良いＡＤ変換回路が実現できる
ことになる。

実施例 以下、本発明の一実施例のＡＤ変換回路について、図面
を参照しながら説明する。

第１図は本発明の一実施例におけるＡＤ変換回路のブロ
ック図である。第４図で示した従来のＡＤ変換回路のブ
ロック図と同一の働きをする構成要素については、同一
の符号を付して示してい９　・＼−７ る。第１図において、入力端子１とバッフ１アンプ２と
ローパスフィルタは第４図と同様に直列に接続されてい
る。４はローパスフィルタ３の出力信号のレベルを変え
ないボルティジフォロア等テ構成された利得１のアンプ
であシ、５はローパスフィルタ３の出力信号を４倍に増
幅する利得４のアンプである。６は利得１のアンプ４の
出力信号か利得４のアンプ５の出力信号かを選択する利
得切換回路であシ、その選択は後述するタイミング回路
１３により制御され、その出力信号はサンプルホールド
回路７に入力される。サンプルホールド回路７とＡＤコ
ンバータ８は第４図と同様に直列に接続されている。Ａ
Ｄコンバータ８は第４図と同様に１６ビツトの２°Ｓコ
ンブリメントの信号である。最上位の桁から順次、ＭＳ
Ｂ’、２ＳＢ’。

３ＳＢ’、４ＳＢ’、・・・・・・１４ＳＢ’、１　ｓ
ＳＢ’と最下位のＬ　Ｓ　Ｂ’を出力する。９は２ビツ
トシフト回路であシ、ＡＤコンバータ８の出力、ＭＳＢ
’、２８Ｂ’。

・・・・・・ＬＳＢ’、をＭＳＢ、２ＳＢ、・・・・・
・ＬＳＢとして直接出力するか、信号の極性を示すＭＳ
Ｂ、及１〇八−／ び２ＳＢ　、ｓｓＢはＡＤコンバータ８のＭＳＢ’を選
択し、４ＳＢ　、ｓｓＢ・・・・・・ＬＳＢはＡＤコン
バータ８の２ＳＢ’、３ＳＢ’、・・・・・・１４ＳＢ
をそれぞれ選択するか、すなわち、２ビツト分下位方向
にシフトした信号を出力するかを切換える２ビツトシフ
ト回路である。１０は２ビツトシフト回路の出力信号を
後段の回路に接続する出力端子である。

１１はバッフ１アンプ２の出力信号を全波整流し、ＡＤ
コンバータ８の扱うことのできる最大レベルの４分の１
のレベル（以下このレベルを一１２ｄＢと記す）より大
きいか否かを検出するレベル検出回路である。１２はレ
ベル検出回路１１の出力信号レベルが一１２ｄＢより大
きくなった場合は即時にｒＨＪレベルの信号を出力し、
レベル検出回路１１の出力信号レベルが一１２ｄＢより
小さくなった場合は所定時間例えば０．２秒経過して「
Ｌ」レベルの信号を出力する時定数回路である。１３は
時定数回路１２の出力信号とクロック回路１４の出力信
号から利得切換回路６及び２ビツトシフト回路を制御す
る信号を作成するタイミング回路１１　・＼−７ であシ、２ビツトシフト回路１３を制御する信号は、利
得切換回路６を制御する信号より、クロック回路１４の
出力信号であるクロック信号の立上シと立下シの時間幅
だけ遅れるように構成している。１４は第４図のクロッ
ク回路１７と同様にサンプルホールド回路７のサンプル
時間とホールド時間を制御するとともに、タイミング回
路１３の出力信号を制御するためのパルス信号を出力す
るクロック回路である。

以上のように構成されたＡＤ変換回路について、以下第
１図及び第２図を用いてその動作を説明する。

まず第２図は各ポイントにおける波形を示す動作説明図
であって、Ａはバッファアンプ２の出力（１であシ、Ｂ
はローパスフィルタ３の出力信号であシ、Ｃはレベル検
出回路１１の出力信号であシ、Ｄは時定数回路１２の出
力信号であシ、Ｅはクロック回路１４の出力信号であシ
、ＦとＧはタイミング回路１３の出力信号であシ、Ｆは
ゲイン切換回路６の制御信号であシ、Ｇは２ビツトシフ
ト回路の制御信号である。

入力端子１にデジタル信号に変換するアナログ信号が入
力されるとバッフ７アンプ２で増幅される。その信号が
第２図の八に示すように、時間ｔ１から時間ｔ３までと
時間ｔ４から時間ｔ５まで及び時間ｔ９以降、信号レベ
ルが一１２ｄＢ以上の場合、レベル検出回路１１の出力
信号はＣのように、時間ｔ１から時間ｔ３まで、時間ｔ
４から時間ｔ５まで、及び時間ｔ９以降は信号レベルが
一１２ｄＢ以上であることを示すｒＨＪレベルとなり、
それ以外は信号レベルが一１２ｄＢ以下であることを示
すｒＬＪレベルとなる。Ｃに示す信号が時定数回路１２
に入力されると、時間ｔ１　において、信号レベルが一
１２ｄＢを越えると即時にｒＨＪレベルの信号を出力す
る。時間ｔ３から時間ｔ４までの間は、所定時間が経過
する前に信号レベルが一１２ｄＢ以上となるためｒＨＪ
レベルの信号を保持する。

捷た、時間ｔ５から所定時間経過した時間ｔ６において
、時定数回路１２はｒＬＪレベルの信号を出力し、時間
ｔ９において、信号レベルが−１２ｄＢ１３、、。

を越えると即時にｒＨＪレベルの信号を出力する。

そのため、時定数回路１２の出力信号はＤのようになる
。Ｄに示す信号がタイミング回路１３に入力されると、
クロック回路１４の出力信号であるＥに示すパルス信号
の立上シで同期化した信号であるＦが得られる。Ｆに示
す信号は、さらにＥに示すパルス信号の立下シで同期化
され、Ｇに示す信号が得られる。

また、第２図のＡに示す信号がローパスフィルタ３に入
力されると、出力信号はＢに示すように時間Δｔだけ遅
れた信号となる。その結果−１２ｄＢのレベルを越える
のは時間ｔ１＋Δ１から時間ｔ３＋Δｔまでと、時間ｔ
４＋Δｔから時間ｔ５＋Δｔまでと、時間ｔ９＋Δを以
降となる。この信号が利得１のアンプ４と利得４のアン
プ５に入力される。利得１のアンプ４と利得４のアンプ
５の出力信号は利得切換回路６に入力され、Ｆに示すタ
イミング回路１３の出力信号により、時間ｔ１から時間
ｔ７の間と時間ｔ９以降は利得１のアンプ４の出力信号
がサンプルホールド回路７に入力され、時間ｔ７から１
４、、−。

時間ｔ９の間は利得４のアンプ５の出力信号がサンプル
ホールド回路に入力される。その結果、ＡＤコンバータ
８においては、時間ｔ　からｔ７までと時間ｔ９、以降
は、入力信号が１６ビツトでデジタル信号に変換され、
時間ｔ　から時間ｔ９までのγ 間は入力信号を４倍にした信号が１６ビツトでデジタル
信号に変換される。時間ｔ７から時間ｔ９までの間は、
第２図のＢに示すように、−１２ｄＢより小さいため、
４倍に増幅してもＡＤコンバータ８でデジタ）ｖは号に
変換できる最大レベルより小さく、歪なくデジタル信号
に変換できる。また、利得切換回路に切換える時間ｔ９
において、入力信号は一１２ｄＢに達しているが、ロー
パスフィルタ３により遅延されるだめ、ＡＤコンバータ
８に入力される信号が一１２ｄＢを越えることはない。

ＡＤコンバータ８の出力信号であるＭＳＢ’からＬＳＢ
／までの１６ビノトのデジタル信号は２ビツトシフト回
路９に入力される。２ビツトシフト回路９において、Ｇ
に示すタイミング回路１３の出力信号により時間ｔ２か
ら時間ｔ８までの間と、時間ｔ１゜１５　・・−７ 以降は、ＡＤコンバータ８の出力信号が、直接ＭＳＢ、
２ｓＢ、・・・・・・ＬＳＢとして出力される。

時間ｔ７から時間ｔ９までの間は、４倍に増幅された信
号が１６ビツトの２°Ｓコンブリメントのデジタル信号
に変換されているため、デジタル信号で表わされる値を
４分の１にする。すなわち２ビツト分を下位方向にシフ
トすることにより時間ｔ７から時間ｔ９以外で直接デジ
タル信号に変換された１６ビツトの信号とレベルを合わ
すことができる。従って、時間ｔ８から時間ｔ１ｏまで
の間は、Ｇに示すタイミング回路１３の出力信号により
、次のように制御される。信号の極性を示すＭＳＢはＡ
Ｄコンバータ８の出力信号であるＭＳＢ’を直接出力し
、２ＳＢと３ＳＢの２ビツトはＩＶＩＳＢ’をシフトし
て出力し、以下、４８Ｂは２８　Ｂ’を、５３Ｂは３３
　Ｂ’を・・・・・・１５ＳＢは１３ＳＢ’を、ＬＳＢ
は１４３　Ｂ’を出力し、ＡＤコンバータ８の出力であ
る１ｓｓＥ’とＬ　Ｓ　Ｂ’は使用しない。この結果、
２ビツトシフト回路９の出力信号は、ＡＤコンバータ８
の出力信号を４分の１にしたことになる。

従って、出力端子１０から得られる信号は、入力端子１
に入力された信号を２′コンブリメントのデジタル信号
に変換された信号となるが、−１２ｄＢ以下の信号は、
上位２ビツトが極性により固定されることを利用して、
等制約に１８ビツトの分解能でアナログからデジタル信
号に変換され、ＡＤコンバータの誤差やノイズ等で不安
定となる下位２ビツトを無視して１６ビツトのデジタル
信号となる。

以下、第１図の本発明の一実施例のレベル検出回路１１
、時定数回路１２、タイミング回路１３について、具体
的な回路例を説明する。

第３図は、第１図のレベル検出回路１１、時定数回路１
２、タイミング回路１３の一回路例を示す回路図である
。第３図において、２１．２２はオペアンプであシ、周
辺に接続された抵抗及びダイオードと共に、入力信号を
両波整流するように構成されている。２３は基準電圧発
生器であり、　　　　−−１２ｄＢ相当の直流電圧を出
力する。２４はコンパレータであり、＋側入力端子には
オペアンプ２１１７・＼−７ 及ヒオペアンプ２２により両波整流された信号が入力さ
れ、−個入力端子には基準電圧発生器２３の出力電圧が
入力される。３１は信号の立下シエッジで動作するモノ
マルチパイプレークでｓｂ、コンパレータ２４の出力信
号が入力される。３２はコンデンサ、３３は抵抗であり
、モノマルチバイブレーク３１のパルス幅を設定するよ
うに接続されている。３３は２人力のＯＲゲートであシ
、コンパレータ２４とモノマルチバイブレータ３１のＱ
出力信号が入力される。４１と４３はクロック信号の立
上りエツジで動作するＤタイプのフリップフロップでア
ル。フリップフロップ０４１のＤ入力端子にはＯＲゲー
トの出力信号が入力され、クロック信号としては、クロ
ック回路１４の出力信号が入力される。フリップフロッ
プ４１のＱ出力信号は、ゲイン切換回路６０制御信号と
して出力されると共に、フリップフロップ４３のＤ入力
端子に入力される。４２はインバータであシ、クロック
回路１４の出力信号を反転して、フリップフロップ４３
のクロック入力端子に入力するよう１８・＼−７ 接続されている。フリップフロップ４３のＱ出力信号Ｇ
は、２ビツトシフト回路９０制御信号として出力される
。

以上のように構成されたレベル検出回路１１と時定数回
路１２とタイミング回路１３について、以下、第３図と
第２図を用いてその動作を説明する。

第２図のＡに示す信号か、抵抗を介してオペアンプ２１
とオペアンプ２２に入力されると、両波整流された信号
がオペアンプ２２から得られる。

この信号が一１２ｄＢより大きい場合、コンパレータ２
４から１１　ＨＩ＋レベルの信号が得られ、Ｃに示すよ
うな信号となる。Ｃに示す１言号はＯＲゲート３３と、
モノマルチバイブレータ３１に入力され、モノマルチバ
イブレータ３１のＱ出力端子かラバ、時間ｔ３からコン
デンサ３２と抵抗３３により決まる所定時間ＩＩ　Ｈ”
レベルとなる信号と、時間ｔ６から所定時間ＩＩ　ＨＩ
＋レベルとなる信号が出力される。この信号とＣに示す
信号の゛′Ｈ′ルベルの＋＋　ＯＲ＋＋をとると、ＯＲ
ゲート３３の出力端子か１９　・＼−７ らはＤに示すような信号が得られる。Ｄに示す信号＝ｉ
Ｅに示す第１図のクロック回路１４の出力信号で、フリ
ップフロップ４１により同期化するとＦに示すような信
号が得られる。またＥに示す信号全インバータ４２によ
り反転した信号で、Ｆに示す信号τ、スリップフロップ
４３により同期化すると、Ｇに示すような信号が与えら
れる。その結果、Ｆに示す第１図のゲイン切換回路６の
制御信号は、サンプルホールド回路７０制御信号と同期
しているため、サンプルホールドの途中でゲイン切換回
路６が切換わることはない。まだ、Ｇに示す２ビツトシ
フト回路９の制御信号は、７ｔｌＩ得切換回路６の制御
信号に対して、サンプルホールド回路７の！ＩＪ　ａ信
号のパルス幅だけ遅れているため、ＡＤｉ更途中途中ジ
タル信号全２ビットシフトするということはない。

以上のように、入力信号を遅延させるだめのローパスフ
ィルタ３と、ローパスフィルタ３の出力信号を増幅する
利得２の２乗すなわち利得４のアンプ５と、ローパスフ
ィルタ３の出力信号か利得４のアンプ６の出力信号かを
選択するオＵ得切換回路６と、利得切換回路６の出力信
号をサンプリングしホールドした後アナログ信号からデ
ジタル信号に変換するＡＤコンバータ８と、ＡＤコンバ
ータ８の出力信号全直接出力するか２ビツト分を下位方
向にシフトした信号を出力するかを切換える２ビツトシ
フト回路９と、前記入力信号がＡＤコンバータ８で扱う
ことのできる最大レベルより２の２乗分の１小さいレベ
ルと比較して大きいか否かを判別するレベル検出回路１
１と、レベル検出回路１１の出力信号がＡＤコンバータ
８で扱うことのできる最大レベルより２の２乗分の１小
さいレベルとなった場合所定時間遅れて１ぎ号を出力す
る時に数回路１２と、時定数回路１２の出力信号により
削記利得切換回路６と２ビツトシフト回路９を制御する
タイミング回路１３全備え、タイミング回路１３におい
て、２ビツトシフト回路９を制御する信号は、利得切換
回路６を制御する信号より、サンプルホールドを行なう
クロック信号の立上ｐと立下シの時間幅だけ遅れるよう
に構成す２１　　、　。

ることにより、入力信号がＡＤコンバータ８の扱うこと
のできる最大レベルよ＃）２の２乗分の１小さいレベル
となって、所定時間以上連続した場合、利得切換回路６
は利得４のアンプの出力信号を選択し、２ビツトシフト
回路９は２ビツト分を下位方向にシフトした信号を出力
するため、−１２ｄＢ以下の信号において、デジタル信
号に変換した信号が、ＡＤコンバータ８の誤差や、ＡＤ
変換回路自身のノイズや、ＡＤ変換回路応用機器のノイ
ズを受けないＡＤＤ換回換金路現できる。

なお、本実施例においては、ＡＤコンバータの誤差やノ
イズによる影響を受けるレベルとして下位２ビット分を
想定して説明したが、ＡＤコンバータの誤差やノイズの
影響を受けるレベルが下位１ビツトのみの場合は、利得
４のアンプ５を利得２のアンプに置き換え、２ビツトシ
フト回路９を１ビツト分下位方向にシフトする１ビツト
シフト回路に置き換え、レベル検出回路１１の比較レベ
ルをＡＤコンバータの扱うことのできる最大レベルの２
分の１に設定すればよく、特に２ビツトに２２　、７ 限定するものではない。

また、２ビツトシフト回路９はパラレル出力のデジタル
信号を２ビツトシフトしたが、ＡＤコンバータの出力信
号をシリアル信号に変換した後、２ビツト分をシフトし
てもよい。

また、ＡＤコンバータ８は１６ビツトの２’Ｓコンブリ
メントの信号を得るＡＤコンバータを例に説明しだが、
ビット数や出力信号の符号化形式にツ’Ｉ’ｓては本説
明に限定するものではなく、オフセットバイナリ信号等
に応用できることは言うまでもない。

また、第３図の時定数回路は外付の抵抗とコンデンサに
より所定時間に対応するパルス信号を得るように構成し
た例を説明したが、クロック回路の出力信号をカウンタ
によりカラントすることにより所定時間に対応するパル
ス信号を得るようにしてもよい。

発明の効果 以上のように本発明は、入力信号の不要帯域を除くと共
に、入力信号を遅延させるためのローパ２３　・ ヌフィルタと、ローパスフィルタの出力信号ヲ増幅する
利得２のｎ乗のアンプと、ローパスフィルタの出力信号
か利得２のｎ乗のアンプの出力信号かを選択する利得切
換回路と、利得切換回路の出力信号をサンプリングしホ
ールドした後アナログ信号からデジタル信号に変換する
ＡＤコンバータと、ＡＤコンバータの出力信号を直接出
力するかｎビット分を下位方向にシフトした信号を出力
するかを切換えるｎビットシフト回路と、前記入力信号
がＡＤコンバータで扱うことのできる最大レベルより２
のｎ乗分の１小さいレベルと比較して大きいか否かを判
別するレベ）ｖ検出回路と、レベ／’　検出回路の出力
信号がＡＤコンバータで扱うことのできる最大レベルよ
り２のｎ乗分の１小さいレベルとなった場合所定時間遅
れて信号を出力する時定数回路と、時定数回路の出力信
号により前記利得切換回路とｎビットシフト回路を制御
するタイミング回路を備え、前記タイミング回路におい
て、ｎビットシフト回路を制御する信号は、利得切換回
路を制御する信号より、サンプルホールドを行なうクロ
ック信号の立上シと立下りとの時間幅だけ遅れるように
構成し、入力信号がＡＤコンバータの扱うことのできる
最大レベルより２のｎ乗分の１小さいレベルとなり所定
時間以上連続した場合、利得切換回路は利得２のｎ乗の
アンプの出力信号を選択し、ｎビットシフト回路はｎビ
ット分を下位方向にシフトした信号を出力するように構
成することにより、ＡＤコンバータが扱うことができる
最大レベルより２のｎ乗分の１より小さい信号について
は、等比的にＡＤコンバータがデジタル信号に変換でき
るビット数プラスｎビットでデジタル信号に変換した後
、ｎビットシフトすることにより、ＡＤコンバータやＡ
Ｄ変換回：俗やＡＤ変換回路の応用機器のエラーやノイ
ズを受けるビットは無効となり、最小ビットまで非常に
精度の良いＡＤ変換回路が実現できる。そのため、本発
明をデジタルオーディオテープレコーダの録音回路に応
用すれば、再生時、小レベル信号においても、非常に歪
の小さい再生音を得ることができる。

２５．

【図面の簡単な説明】

第１図は本発明の一実施例におけるＡＤ変換回路のブロ
ック図、第２図は第１図の動作説明のだめの波形図、第
３図は第１図のレベル検出回路。 時定数回路、タイミング回路の一回路例を示す回路図、
第４図は従来のＡＤ変換回路の一例を示すブロック図、
第５図はＡＤコンバータの入出力特性図である。 ３・・・・・・ローパスフィルタ、５・・・・・・利得
４　Ｏｙ　ンプ、６・・・・・・利得切換回路、８・・
・・・・ＡＤコンバータ、９・・・・・・２ビツトシフ
ト回路、１１・・・・・・レベル検出回路、１２・・・
・・・時定数回路、１３・・・・・・タイミング回路。

Claims (2)

【特許請求の範囲】
1. （１）入力信号の不要帯域を除くと共に入力信号を遅延
   させるためのローパスフィルタと、ローパスフィルタの
   出力信号を増幅する利得２のｎ乗のアンプと、ローパス
   フィルタの出力信号か利得２のｎ乗のアンプの出力信号
   かを選択する利得切換回路と、利得切換回路の出力信号
   をサンプリングしホールドした後アナログ信号からデジ
   タル信号に変換するＡＤコンバータと、ＡＤコンバータ
   の出力信号を直接出力するかｎビット分を下位方向にシ
   フトした信号を出力するかを切換えるｎビットシフト回
   路と、前記入力信号がＡＤコンバータで扱うことのでき
   る最大レベルより２のｎ乗分の１小さいレベルと比較し
   て大きいか否かを判別するレベル検出回路と、レベル検
   出回路の出力信号がＡＤコンバータで扱うことのできる
   最大レベルより２のｎ乗分の１小さいレベルとなった場
   合、所定時間遅れて信号を出力する時定数回路と、時定
   数回路の出力信号により前記利得切換回路とｎビットシ
   フト回路を制御するタイミング回路を備え、入力信号が
   ＡＤコンバータの扱うことのできる最大レベルより２の
   ｎ乗分の１小さいレベルとなり所定時間以上連続した場
   合、利得切換回路は利得２のｎ乗のアンプの出力信号を
   選択し、ｎビットシフト回路はｎビット分を下位方向に
   シフトした信号を出力するように構成したことを特徴と
   したＡＤ変換回路。
2. （２）タイミング回路において、ｎビットシフト回路を
   制御する信号は、利得切換回路を制御する信号より、サ
   ンプルホールドを行なうクロック信号の立上りと立下り
   との時間幅だけ遅れるように構成したことを特徴とした
   特許請求の範囲第１項記載のＡＤ変換回路。