JP3036759B2 - Ａ／ｄコンバーター - Google Patents
Ａ／ｄコンバーターInfo
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- JP3036759B2 JP3036759B2 JP1249182A JP24918289A JP3036759B2 JP 3036759 B2 JP3036759 B2 JP 3036759B2 JP 1249182 A JP1249182 A JP 1249182A JP 24918289 A JP24918289 A JP 24918289A JP 3036759 B2 JP3036759 B2 JP 3036759B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、いわゆるディジタル・オーディオや、計測
等の分野において常用されているアナログ電気信号を、
一定時間毎にサンプリングして、PCM（パルス・コード
・モジレーション）等のディジタル符号に変換し、出力
する、いわゆるA/Dコンバーターに関するものである。
等の分野において常用されているアナログ電気信号を、
一定時間毎にサンプリングして、PCM（パルス・コード
・モジレーション）等のディジタル符号に変換し、出力
する、いわゆるA/Dコンバーターに関するものである。
A/Dコンバーターによって変換出力されたディジタル
符号を、サンプリングされた順に経時的に並べたもの
は、変換前のアナログ信号に対比して、ディジタル信
号、もしくは、離散値信号と呼ばれる。
符号を、サンプリングされた順に経時的に並べたもの
は、変換前のアナログ信号に対比して、ディジタル信
号、もしくは、離散値信号と呼ばれる。
従来のA/Dコンバーターでは、個々に定められた変換
基準としての正と負のフル・スケール（最大値と最小
値）が存在し、入力されるアナログ信号をサンプリング
した時の値（電位レベル）がこの正と負のフル・スケー
ル以内であれば、それに対応したディジタル符号に変換
出力するが、該サンプリング値が正と負のフル・スケー
ルの範囲外であれば、正または負の各フル・スケール値
を出力するものであった。例えば、16ビット精度のリニ
アA/Dコンバーターにおいては、もし基準となる正・負
のフル・スケール値が、＋3.0Vと−3.0Vである場合に
は、入力されるアナログ信号の振幅最大値が±3.0V以内
の場合には、出力ディジタル符号は確実に正と負のフル
・スケール以内の216種類のいずれかのデータとなり、
得られる結果は、正確なディジタル信号となる（第１−
ａ図参照）。
基準としての正と負のフル・スケール（最大値と最小
値）が存在し、入力されるアナログ信号をサンプリング
した時の値（電位レベル）がこの正と負のフル・スケー
ル以内であれば、それに対応したディジタル符号に変換
出力するが、該サンプリング値が正と負のフル・スケー
ルの範囲外であれば、正または負の各フル・スケール値
を出力するものであった。例えば、16ビット精度のリニ
アA/Dコンバーターにおいては、もし基準となる正・負
のフル・スケール値が、＋3.0Vと−3.0Vである場合に
は、入力されるアナログ信号の振幅最大値が±3.0V以内
の場合には、出力ディジタル符号は確実に正と負のフル
・スケール以内の216種類のいずれかのデータとなり、
得られる結果は、正確なディジタル信号となる（第１−
ａ図参照）。
［発明が解決しようとする課題］ しかしながら、上述の従来のA/Dコンバーターにおい
ては、もし入力されるアナログ信号の振幅最大値が±3.
0Vを超えている場合には＋3.0V以上もしくは、−3.0V以
下の電位を変換せねばならず、これに対応するPCM符号
が存在しないが故に、＋3.0V以上の場合には、正のフル
・スケール値（例えば、＋32767,すなわち1/2・216−
１）に、−3.0V以下の場合には、負のフル・スケール値
（例えば、−32768）のまま（丸めて）出力されること
となり、不正確なディジタル信号、いわゆるオーバー・
スケール歪を持つ信号になってしまい、これをD/A変換
した後の波形は、第１−Ｃ図に示す如く、第１−ｂ図の
原アナログ信号から大きくかけ離れたものとなる。
ては、もし入力されるアナログ信号の振幅最大値が±3.
0Vを超えている場合には＋3.0V以上もしくは、−3.0V以
下の電位を変換せねばならず、これに対応するPCM符号
が存在しないが故に、＋3.0V以上の場合には、正のフル
・スケール値（例えば、＋32767,すなわち1/2・216−
１）に、−3.0V以下の場合には、負のフル・スケール値
（例えば、−32768）のまま（丸めて）出力されること
となり、不正確なディジタル信号、いわゆるオーバー・
スケール歪を持つ信号になってしまい、これをD/A変換
した後の波形は、第１−Ｃ図に示す如く、第１−ｂ図の
原アナログ信号から大きくかけ離れたものとなる。
ディジタル・オーディオや、測定器の分野において、
このようなA/Dコンバーターを使用する場合には、その
有限の分解能（例えば16ビットなら約98dBが限界）を、
最大限に利用する為に、入力アナログ信号の振幅レベル
を、できる限り大きく、かつオーバー・スケール歪が発
生しないように調整することが必要である。しかるに、
従来のA/Dコンバーターでは、前述の如く、フル・スケ
ール・オーバー時に対応する情報を使用者に与えること
ができない為、使用者は、実際よりかなり低いレベルに
入力信号を押さえて、わずかの分解能しか利用しない
か、もしくは、出力されたディジタル信号から、正また
は負のフル・スケールを多くのゲート手段を用いて検知
して、調整していくしか方法がなかった。前者の場合に
は、本来のA/Dコンバーターの分解能の能力を10dB程度
低下させていることが多く、後者の手法では、多くのゲ
ート手段が必要なことだけでなく、たとえフル・スケー
ル値を検知しても、入力が真のフル・スケール値なの
か、オーバースケール値なのかを区別すること、又、そ
のオーバースケールの程度がどの程度なのか（何dBオー
バーしたのか）等の情報を得ることは不可能であり、使
用者がアナログ入力レベルを最適に調整するのに多大な
時間と労力を浪費する結果となっていた。
このようなA/Dコンバーターを使用する場合には、その
有限の分解能（例えば16ビットなら約98dBが限界）を、
最大限に利用する為に、入力アナログ信号の振幅レベル
を、できる限り大きく、かつオーバー・スケール歪が発
生しないように調整することが必要である。しかるに、
従来のA/Dコンバーターでは、前述の如く、フル・スケ
ール・オーバー時に対応する情報を使用者に与えること
ができない為、使用者は、実際よりかなり低いレベルに
入力信号を押さえて、わずかの分解能しか利用しない
か、もしくは、出力されたディジタル信号から、正また
は負のフル・スケールを多くのゲート手段を用いて検知
して、調整していくしか方法がなかった。前者の場合に
は、本来のA/Dコンバーターの分解能の能力を10dB程度
低下させていることが多く、後者の手法では、多くのゲ
ート手段が必要なことだけでなく、たとえフル・スケー
ル値を検知しても、入力が真のフル・スケール値なの
か、オーバースケール値なのかを区別すること、又、そ
のオーバースケールの程度がどの程度なのか（何dBオー
バーしたのか）等の情報を得ることは不可能であり、使
用者がアナログ入力レベルを最適に調整するのに多大な
時間と労力を浪費する結果となっていた。
本発明の目的は以上のような問題を解消したA/Dコン
バーターを提供することにある。
バーターを提供することにある。
［課題を解決するための手段］ 本発明は、フル・スケール以上の予め定められた範囲
内のアナログ入力電圧を、対応する第１のディジタル信
号に変換するA/D変換部と、前記第１のディジタル信号
に基づいて、前記アナログ入力電圧が所定範囲内にある
ことを示す符号を生成する符号生成部と、前記第１のデ
ィジタル信号が前記フル・スケール未満の値であれば、
当該値を表す第２のディジタル信号を出力し、前記第１
のディジタル信号が前記フル・スケール以上であれば、
当該フル・スケール値を表す第２のディジタル信号を出
力するフル・スケール切替部と、前記符号生成部からの
符号と、前記フル・スケール切替部からの第２のディジ
タル信号とを出力する出力手段とを備えたことを特徴と
する。
内のアナログ入力電圧を、対応する第１のディジタル信
号に変換するA/D変換部と、前記第１のディジタル信号
に基づいて、前記アナログ入力電圧が所定範囲内にある
ことを示す符号を生成する符号生成部と、前記第１のデ
ィジタル信号が前記フル・スケール未満の値であれば、
当該値を表す第２のディジタル信号を出力し、前記第１
のディジタル信号が前記フル・スケール以上であれば、
当該フル・スケール値を表す第２のディジタル信号を出
力するフル・スケール切替部と、前記符号生成部からの
符号と、前記フル・スケール切替部からの第２のディジ
タル信号とを出力する出力手段とを備えたことを特徴と
する。
［作用］ 本発明によれば上記構成によって、アナログ入力電圧
が例えばフル・スケール・レベル以上であっても、この
アナログ入力電圧がどの範囲にあるかが簡単にわかるよ
うになる。
が例えばフル・スケール・レベル以上であっても、この
アナログ入力電圧がどの範囲にあるかが簡単にわかるよ
うになる。
第２図において、14はA/D変換部であり、アナログ信
号をPCMディジタル符号に変換する。７は、いわゆるデ
ルタ・シグマ型のA/D変換器であり、入力されたアナロ
グ信号を、高速でサンプリング、即ちオーバーサンプリ
ングして、１ビットのデルタ・シグマ変調されたディジ
タル信号を出力する。この１ビットのディジタル信号
は、８のディジタル演算部においてディジタル・フィル
タリング処理により、低速（即ち、目的のサンブリング
スピード）の16ビットPCM信号に変換される。この際、
入力されたアナログ信号を、16ビットPCMデータの正・
負フル・スケールまで正確に変換する為に、デルタ・シ
グマA/D変換器７とディジタル演算部８はいずれも、正
・負のフル・スケール以上の入力電圧にも対応できるよ
うに十分なマージンを持って作られている。例えば、出
力されるディジタル信号の正・負のフル・スケールを、
±3Vと設定した時、デルタシグマA/D変換器７は±5.5V
までの変換が可能で、ディジタル演算部８における演算
能力を20ビットとして、本来の出力の16ビットより４ビ
ット余分にもたせているため出力は20ビット（A0〜A1
9）である。従って、第１−ｂ図のようなスケール・オ
ーバーした入力アナログ信号に対しても、A/D変換部14
で変換、演算された結果は、16ビットのフル・スケール
以上のデータも含めて正確に変換されている。
号をPCMディジタル符号に変換する。７は、いわゆるデ
ルタ・シグマ型のA/D変換器であり、入力されたアナロ
グ信号を、高速でサンプリング、即ちオーバーサンプリ
ングして、１ビットのデルタ・シグマ変調されたディジ
タル信号を出力する。この１ビットのディジタル信号
は、８のディジタル演算部においてディジタル・フィル
タリング処理により、低速（即ち、目的のサンブリング
スピード）の16ビットPCM信号に変換される。この際、
入力されたアナログ信号を、16ビットPCMデータの正・
負フル・スケールまで正確に変換する為に、デルタ・シ
グマA/D変換器７とディジタル演算部８はいずれも、正
・負のフル・スケール以上の入力電圧にも対応できるよ
うに十分なマージンを持って作られている。例えば、出
力されるディジタル信号の正・負のフル・スケールを、
±3Vと設定した時、デルタシグマA/D変換器７は±5.5V
までの変換が可能で、ディジタル演算部８における演算
能力を20ビットとして、本来の出力の16ビットより４ビ
ット余分にもたせているため出力は20ビット（A0〜A1
9）である。従って、第１−ｂ図のようなスケール・オ
ーバーした入力アナログ信号に対しても、A/D変換部14
で変換、演算された結果は、16ビットのフル・スケール
以上のデータも含めて正確に変換されている。
９は追加符号生成部であり、A/D変換部14の出力デー
タの20ビットのうち上位12ビット（A8〜A19）と、後述
するフルスケール検出部10の出力T2とから、あらかじめ
定められた範囲内にあることを示す追加符号を例えばAN
Dゲート、ORゲートの構成により生成する（T1,T0）。10
はフル・スケール検出部であり、A/D変換部14の出力デ
ータが例えば16ビットの基準から見てオーバー・スケー
ルしているか否かを、上位５ビット（A19,A18〜A15（MS
B＋４ビット））から例えばORゲート等を用いて検出す
る。
タの20ビットのうち上位12ビット（A8〜A19）と、後述
するフルスケール検出部10の出力T2とから、あらかじめ
定められた範囲内にあることを示す追加符号を例えばAN
Dゲート、ORゲートの構成により生成する（T1,T0）。10
はフル・スケール検出部であり、A/D変換部14の出力デ
ータが例えば16ビットの基準から見てオーバー・スケー
ルしているか否かを、上位５ビット（A19,A18〜A15（MS
B＋４ビット））から例えばORゲート等を用いて検出す
る。
フル・スケール検出部10の出力は、オーバー・スケー
ルを示す追加符号（T2）となると同時にフル・スケール
切換部10aに入力され、切換信号として働く。フル・ス
ケール切換部10aは、フルスケール検出部10からの切換
信号により、A/D変換部14の出力データが16ビット範囲
以内（フル・スケール以内）ならば上位４ビット（A15
〜A18）を捨てて、下位15ビット（A0〜A14）とMSB（A1
9）をそのまま出力し（B0〜B15）、オーバー・スケール
の場合は、正負に応じた16ビットのフル・スケール値に
切換えて、出力する。
ルを示す追加符号（T2）となると同時にフル・スケール
切換部10aに入力され、切換信号として働く。フル・ス
ケール切換部10aは、フルスケール検出部10からの切換
信号により、A/D変換部14の出力データが16ビット範囲
以内（フル・スケール以内）ならば上位４ビット（A15
〜A18）を捨てて、下位15ビット（A0〜A14）とMSB（A1
9）をそのまま出力し（B0〜B15）、オーバー・スケール
の場合は、正負に応じた16ビットのフル・スケール値に
切換えて、出力する。
11は出力レジスタであり、従来のA/Dコンバーターで
は16ビットのみであったが、ここでは、追加符号ビット
としての３ビットを余分にもった19ビット構成をとって
いる。ディジタル演算部８の演算結果は、上記追加符号
生成部9,フル・スケール検出部10,フル・スケール切換
部10aにて必要な処理を経た後、この出力レジスタ11
に、16ビット出力データと追加符号３ビットとしてラッ
チされ、ここからシリアルアウト・クロック（12）によ
り直列出力されるか、またはパラレルアウトクロック
（13）により、並列出力される。追加符号が３ビットの
場合の直列出力の例として、そのフレーム構成を第３−
ａ図〜第３−ｃ図に示す。ここで、B15〜Ｂφが、A/D変
換された16ビットのディジタル出力データを、T2〜Ｔφ
の３ビットが、追加符号を各々表す。出力データの順番
をB15が最初に出力されるとしたとき、第３−ａ図は、
データビットの後部に追加符号T2〜Ｔφを後続して出力
する場合を示し、第３−ｂ図は、データビットの頭部に
追加符号T2〜Ｔφを出力する場合、第３−ｃ図は、T2〜
ＴφをB15とB14の間に置いて出力する場合を各々示す。
は16ビットのみであったが、ここでは、追加符号ビット
としての３ビットを余分にもった19ビット構成をとって
いる。ディジタル演算部８の演算結果は、上記追加符号
生成部9,フル・スケール検出部10,フル・スケール切換
部10aにて必要な処理を経た後、この出力レジスタ11
に、16ビット出力データと追加符号３ビットとしてラッ
チされ、ここからシリアルアウト・クロック（12）によ
り直列出力されるか、またはパラレルアウトクロック
（13）により、並列出力される。追加符号が３ビットの
場合の直列出力の例として、そのフレーム構成を第３−
ａ図〜第３−ｃ図に示す。ここで、B15〜Ｂφが、A/D変
換された16ビットのディジタル出力データを、T2〜Ｔφ
の３ビットが、追加符号を各々表す。出力データの順番
をB15が最初に出力されるとしたとき、第３−ａ図は、
データビットの後部に追加符号T2〜Ｔφを後続して出力
する場合を示し、第３−ｂ図は、データビットの頭部に
追加符号T2〜Ｔφを出力する場合、第３−ｃ図は、T2〜
ＴφをB15とB14の間に置いて出力する場合を各々示す。
追加符号の３ビットが示す特定範囲の一例として、下
記の如く設定する。
記の如く設定する。
追加符号の値（T2），（T1），（T0）／追加符号の示
す範囲（フル・スケール値を100％または0dBとする）： 1,1,1/137.5％より大、 1,1,0/125％より大,137.5％以下、 1,0,1/112.5％より大,125％以下、 1,0,0/100％より大,112.5％以下、 0,1,1/0dB以下，−1dBより大、 0,1,0/−1dB以下，−3dBより大、 0,0,1/−3dB以下，−6dBより大、 0,0,0/−6dB以下。
す範囲（フル・スケール値を100％または0dBとする）： 1,1,1/137.5％より大、 1,1,0/125％より大,137.5％以下、 1,0,1/112.5％より大,125％以下、 1,0,0/100％より大,112.5％以下、 0,1,1/0dB以下，−1dBより大、 0,1,0/−1dB以下，−3dBより大、 0,0,1/−3dB以下，−6dBより大、 0,0,0/−6dB以下。
本A/Dコンバーターの使用者は、このT2〜Ｔφの３ビ
ット情報から容易にアナログ入力レベルの最適設定が可
能である。即ち、T2＝１なら、入力レベルがオーバース
ケールであることを示し、さらに、T1とＴφより、フル
・スケール基準値の112.5％,125％,137.5％までと、そ
れ以上のどの範囲のレベルであるかがわかり、それに応
じて、入力レベルを下げて行けば良い。逆に、T2＝φな
ら、オーバースケール歪が発生していないことがわか
り、T1,Tφにより、フル・スケールから−6dB以下，−6
dBから−3dB,−3dBから−1dB,−1dBからフル・スケール
等のレベル情報が得られ、これらを基に入力レベルを大
きくしていき、A/Dコンバーターの分解能をより有効に
活用することが可能である。
ット情報から容易にアナログ入力レベルの最適設定が可
能である。即ち、T2＝１なら、入力レベルがオーバース
ケールであることを示し、さらに、T1とＴφより、フル
・スケール基準値の112.5％,125％,137.5％までと、そ
れ以上のどの範囲のレベルであるかがわかり、それに応
じて、入力レベルを下げて行けば良い。逆に、T2＝φな
ら、オーバースケール歪が発生していないことがわか
り、T1,Tφにより、フル・スケールから−6dB以下，−6
dBから−3dB,−3dBから−1dB,−1dBからフル・スケール
等のレベル情報が得られ、これらを基に入力レベルを大
きくしていき、A/Dコンバーターの分解能をより有効に
活用することが可能である。
尚、上記実施例では、デルタ・シグマ方式のA/D変換
器とディジタル演算部を持つA/Dコンバーターにおける
適用例について具体的に述べたが、他のA/D変換方式、
例えば、逐次比較方式やフラッシュ型、積分型等の従来
からの各種A/Dコンバーターにおいて、これらを改良し
て追加符号を出力することも可能である。
器とディジタル演算部を持つA/Dコンバーターにおける
適用例について具体的に述べたが、他のA/D変換方式、
例えば、逐次比較方式やフラッシュ型、積分型等の従来
からの各種A/Dコンバーターにおいて、これらを改良し
て追加符号を出力することも可能である。
また、上記実施例では、追加符号が示す特定範囲を、
フルスケールを基準とした、±数dBの範囲としたが、使
用者の目的に応じて、その基準位置を以下のようにする
ことができる。
フルスケールを基準とした、±数dBの範囲としたが、使
用者の目的に応じて、その基準位置を以下のようにする
ことができる。
（１）特定範囲をフル・スケールから内側へ10dBの範
囲。
囲。
（２）特定範囲をフルスケールから外側へ10％,20％,30
％またはそれ以上の範囲。
％またはそれ以上の範囲。
（３）特定範囲をフルスケールの範囲内で所定の間隔に
区切られた少なくとも１つの範囲、例えば10分割したそ
の１つの範囲。
区切られた少なくとも１つの範囲、例えば10分割したそ
の１つの範囲。
また、上記実施例における、デルタシグマ型A/Dコン
バーターの場合には追加符号生成部9,フル・スケール検
出部10,フル・スケール切換部10aは、ディジタル演算部
８における乗算器や累算器の機能の一部を本来のディジ
タル・フィルタリング処理の間に時分割利用するかたち
で、同ディジタル演算部８に含まれる場合もありうる。
バーターの場合には追加符号生成部9,フル・スケール検
出部10,フル・スケール切換部10aは、ディジタル演算部
８における乗算器や累算器の機能の一部を本来のディジ
タル・フィルタリング処理の間に時分割利用するかたち
で、同ディジタル演算部８に含まれる場合もありうる。
［発明の効果］ 本発明によれば、A/Dコンバーターにおける本来の変
換によるディジタル信号以外に、たとえ、アナログ入力
電圧がフル・スケール・レベル以上であっても、その入
力電圧がどの範囲にあるかを知らせる符号を出力するこ
とができる。したがって、たとえば、この出力された符
号を用いてアナログ入力レベルの調整を簡易にすること
ができる。また、ディジタルオーディオ等の分野におい
ては、出力された符号をそのままレベル・インジケータ
ー用のデータとして利用することも可能で、その際に
は、たとえば、従来のA/Dコンバーターでの16ビットデ
ータから読み取り得なかった、フル・スケール・オーバ
ー時の正確な情報を得ることが可能である。
換によるディジタル信号以外に、たとえ、アナログ入力
電圧がフル・スケール・レベル以上であっても、その入
力電圧がどの範囲にあるかを知らせる符号を出力するこ
とができる。したがって、たとえば、この出力された符
号を用いてアナログ入力レベルの調整を簡易にすること
ができる。また、ディジタルオーディオ等の分野におい
ては、出力された符号をそのままレベル・インジケータ
ー用のデータとして利用することも可能で、その際に
は、たとえば、従来のA/Dコンバーターでの16ビットデ
ータから読み取り得なかった、フル・スケール・オーバ
ー時の正確な情報を得ることが可能である。
第1a図〜第1d図は、A/Dコンバーターにおけるアナログ
入力信号とディジタル出力信号、さらには、該ディジタ
ル出力信号をD/Aコンバーターにて再度アナログ信号に
戻したときの信号の各波形を示すものであって、 第1a図は、±3.0Vという基準電位範囲内のアナログ入力
信号と、ディジタル出力信号とを示す図、 第1b図は、±3.0Vを越えるアナログ入力信号と、ディジ
タル出力信号とを示す図、 第1c図は、第1a図のディジタル出力をD/A変換後の、オ
ーバースケール歪の発生しないアナログ波形を示す図、 第1d図は、第1b図のディジタル出力をD/A変換後の、オ
ーバースケール歪が発生しているアナログ波形を示す
図、 第２図は、本発明をデルタ・シグマ型A/D変換器とディ
ジタル・フィルター機能を有するディジタル演算部とを
持ったA/Dコンバーターにおいて適用した一実施例を示
すブロック図、 第3a図〜第3c図は、本発明における追加符号を、A/D変
換された16ビットディジタル・データと共にシリアル出
力する際のフレーム構成の例を示す図である。 図面において、 １……フルスケール以内のアナログ入力形、 ２……（１）をA/D変換後のディジタル信号、 ３……オーバースケールされたアナログ入力波形、 ４……（３）をA/D変換後のディジタル信号、 ５……（２）をD/A変換後の再生アナログ波形、 ６……（４）をD/A変換後の再生アナログ波形、 ７……デルタ・シグマ型A/D変換部、 ８……ディジタル演算部、 ９……追加符号生成部、 10……フル・スケール検出部、 10a……フル・スケール切換部、 11……出力レジスタ、 12……シリアル出力クロック、 13……パラレル出力クロック、 14……A/D変換部。
入力信号とディジタル出力信号、さらには、該ディジタ
ル出力信号をD/Aコンバーターにて再度アナログ信号に
戻したときの信号の各波形を示すものであって、 第1a図は、±3.0Vという基準電位範囲内のアナログ入力
信号と、ディジタル出力信号とを示す図、 第1b図は、±3.0Vを越えるアナログ入力信号と、ディジ
タル出力信号とを示す図、 第1c図は、第1a図のディジタル出力をD/A変換後の、オ
ーバースケール歪の発生しないアナログ波形を示す図、 第1d図は、第1b図のディジタル出力をD/A変換後の、オ
ーバースケール歪が発生しているアナログ波形を示す
図、 第２図は、本発明をデルタ・シグマ型A/D変換器とディ
ジタル・フィルター機能を有するディジタル演算部とを
持ったA/Dコンバーターにおいて適用した一実施例を示
すブロック図、 第3a図〜第3c図は、本発明における追加符号を、A/D変
換された16ビットディジタル・データと共にシリアル出
力する際のフレーム構成の例を示す図である。 図面において、 １……フルスケール以内のアナログ入力形、 ２……（１）をA/D変換後のディジタル信号、 ３……オーバースケールされたアナログ入力波形、 ４……（３）をA/D変換後のディジタル信号、 ５……（２）をD/A変換後の再生アナログ波形、 ６……（４）をD/A変換後の再生アナログ波形、 ７……デルタ・シグマ型A/D変換部、 ８……ディジタル演算部、 ９……追加符号生成部、 10……フル・スケール検出部、 10a……フル・スケール切換部、 11……出力レジスタ、 12……シリアル出力クロック、 13……パラレル出力クロック、 14……A/D変換部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鴻巣 誠 神奈川県厚木市棚沢221番地 旭化成マ イクロシステム株式会社内 (72)発明者 クリフトン ウェザーバイ サンシェズ アメリカ合衆国 78748―1939 テキサ ス州 オースチン シュート アウト コート 3005 (56)参考文献 特開 昭59−188728（ＪＰ，Ａ) 特開 昭62−265820（ＪＰ，Ａ) 特開 昭64−84922（ＪＰ，Ａ) 特開 昭63−93224（ＪＰ，Ａ) 特開 昭58−87914（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/12
Claims (1)
- 【請求項１】フル・スケール以上の予め定められた範囲
内のアナログ入力電圧を、対応する第１のディジタル信
号に変換するA/D変換部と、 前記第１のディジタル信号に基づいて、前記アナログ入
力電圧が所定範囲内にあることを示す符号を生成する符
号生成部と、 前記第１のディジタル信号が前記フル・スケール未満の
値であれば、当該値を表す第２のディジタル信号を出力
し、前記第１のディジタル信号が前記フル・スケール以
上の値であれば、前記フル・スケール値を表す第２のデ
ィジタル信号を出力するフル・スケール切替部と、 前記符号生成部からの符号と、前記フル・スケール切替
部からの第２のディジタル信号とを出力する出力手段と
を備えたことを特徴とするA/Dコンバーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249182A JP3036759B2 (ja) | 1989-09-27 | 1989-09-27 | Ａ／ｄコンバーター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249182A JP3036759B2 (ja) | 1989-09-27 | 1989-09-27 | Ａ／ｄコンバーター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112220A JPH03112220A (ja) | 1991-05-13 |
| JP3036759B2 true JP3036759B2 (ja) | 2000-04-24 |
Family
ID=17189123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249182A Expired - Lifetime JP3036759B2 (ja) | 1989-09-27 | 1989-09-27 | Ａ／ｄコンバーター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101840861B1 (ko) * | 2016-04-07 | 2018-03-21 | 서상기 | 식물 지지용 클립 |
-
1989
- 1989-09-27 JP JP1249182A patent/JP3036759B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101840861B1 (ko) * | 2016-04-07 | 2018-03-21 | 서상기 | 식물 지지용 클립 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03112220A (ja) | 1991-05-13 |
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