JP2808260B2

JP2808260B2 - アナログ・デジタル変換装置及び熱分析装置

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Publication number: JP2808260B2
Application number: JP23463395A
Authority: JP
Inventors: 左門鈴木; 伸一岡谷; 裕二伊藤
Original assignee: RIGAKU DENKI KK
Current assignee: RIGAKU DENKI KK
Priority date: 1995-08-22
Filing date: 1995-08-22
Publication date: 1998-10-08
Anticipated expiration: 2015-08-22
Also published as: JPH0964739A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、比較的小さなビ
ット数のアナログ・デジタル変換器を用いて、より大き
なビット数のデジタル出力信号を得ることのできるアナ
ログ・デジタル変換装置に関する。また、このアナログ
・デジタル変換装置を組み込んだ熱分析装置に関する。

【０００２】

【従来の技術】従来、比較的小さなビット数のアナログ
・デジタル変換器（以下、ＡＤＣと略称することもあ
る。）を用いて、より大きなビット数のデジタル出力信
号を得るようにしたアナログ・デジタル変換装置が知ら
れている。図８はこの種の従来装置の一例の回路構成図
であり、特公昭６３−３０８１５号公報に開示されてい
るものである。この従来装置では、ＡＤＣ１０でアナロ
グ信号１２がデジタル信号１４に変換される。アナログ
信号１２がＡＤＣ１０のフルスケールよりも大きくなる
と、ＡＤＣ１０からオーバーレンジ信号１６が出力され
る。このオーバーレンジ信号１６は、アンドゲート２０
によりパルス発信器１８の出力をカウンタに入力させ、
このパルス信号１７はカウンタ２２で累積加算される。
カウンタ２２の出力信号２３は、デジタル・アナログ変
換器２４（以下、ＤＡＣと略称することもある。）でア
ナログ信号２６に変換される。アナログ減算器２８は、
アナログ入力信号３０とアナログ信号２６との差を演算
して、アナログ信号１２を出力する。このようにして、
オーバーレンジ信号１６が出る間、カウンタ２２の値が
増加していき、アナログ信号１２がＡＤＣ１０のフルス
ケールの範囲内に収まるで、この動作が繰り返される。
アナログ入力信号３０は最終的にデジタル出力信号３２
に変換されることになるが、このデジタル出力信号３２
は、その下位ビットはＡＤＣ１０の出力信号１４で構成
され、上位ビットはカウンタ２２の出力信号２３で構成
される。これにより、低分解能で安価なＡＤＣを用いて
高分解能のアナログ・デジタル変換が可能になる。な
お、アナログ・デジタル変換における分解能とは、許容
される最大振幅（フルスケール）をどれだけの細かさで
分解できるかを示すものであり、バイナリーコードの場
合、Ｎビットのデジタル出力信号が得られるときには、
その分解能は、１／（２のＮ乗）となる。この明細書で
は、これを単に、Ｎビットの分解能を備える、という表
現で説明している。

【０００３】

【発明が解決しようとする課題】上述した図８のアナロ
グ・デジタル変換装置は、ＡＤＣ１０のフルスケールの
範囲内の全ての領域を用いてアナログ信号１２をデジタ
ル信号１４に変換している。そして、ＡＤＣ１０に入る
アナログ信号１２がＡＤＣ１０のフルスケールを越えた
ときには、フルスケール分だけアナログ信号を減算し
て、フルスケールの範囲内になるようにしている。も
し、ＡＤＣ１０がＮビット、ＤＡＣ２４がＭビットなら
ば、この従来のアナログ・デジタル変換装置は（Ｎ＋
Ｍ）ビットのデジタル出力信号を得ることができ、この
アナログ・デジタル変換装置の全体の分解能は（Ｎ＋
Ｍ）ビットとなる。

【０００４】アナログ・デジタル変換装置の精度を考え
る場合に、上述の分解能は重要な特性ではあるが、分解
能以外にも精度に関連する特性がいくつか存在する。例
えば、絶対精度、相対精度、オフセット誤差、ゲイン誤
差、非直線性誤差（積分直線性誤差）、微分直線性誤
差、単調性などの各種の特性があり、これらの特性もア
ナログ・デジタル変換装置の精度を規定する。このう
ち、オフセット誤差のように周辺回路技術で解決できる
問題もあるが、微分直線性誤差のようにアナログ・デジ
タル変換装置の本質に関係していて、周辺回路技術で解
決できない問題もある。したがって、高分解能のアナロ
グ・デジタル変換装置であっても、微分直線性誤差が大
きかったり、全範囲にわたっては単調性が保証されてい
なかったりすれば、得られるデジタル出力信号の信頼性
は低いものとなる。

【０００５】ところで、高分解能のＡＤＣが高価な理由
は上位ビットの要求精度が厳しくなるからである。所定
の単調性を得るためには、各ビットにおいて、±０．５
ＬＳＢの微分直線性精度が要求される。例えば、１０ビ
ットのＡＤＣにおいては、次の表１に示すような精度が
要求される。

【０００６】

【表１】ビット重み付け精度（±％）９（ＭＳＢ）５１２０．０９８８２５６０．１９５７１２８０．３９１６６４０．７８１５３２１．５６４１６３．１３３８６．２５２４１２．５１２２５０（ＬＳＢ）１５０

【０００７】この表１から分かるように、最上位ビット
（ＭＳＢ）では、その重み付けに対して０．０９８％と
いう高い精度が要求される。したがって、上位ビットの
方では、所定の精度を達成するのが難しくなり、安価な
ＡＤＣでは上位ビットでの精度を保証していないものも
ある。また、ＡＤＣ単体では精度を保証していても、回
路に実装した状態では上位ビットの方で保証精度が得ら
れない場合もある。したがって、ＡＤＣをフルスケール
の範囲内で利用すると、上位ビットでは精度が保証され
ない恐れがある。

【０００８】図８に示す従来装置では、比較的安価な低
分解能のＡＤＣを用いて、高分解能のアナログ・デジタ
ル変換を実現しているが、安価な低分解能のＡＤＣをフ
ルスケールの範囲内で利用すると、上述のように上位ビ
ットにおいて精度が保証されない恐れがある。

【０００９】この発明は上述の問題点を解決するために
なされたものであり、その目的は、安価な低分解能のＡ
ＤＣを用いて高分解能のアナログ・デジタル変換を実現
するに当たり、デジタル出力信号の信頼性を高めること
のできるアナログ・デジタル変換装置を提供することに
ある。

【００１０】

【課題を解決するための手段】この発明のアナログ・デ
ジタル変換装置は、次の（イ）〜（ホ）の構成を備えて
いる。（イ）デジタル信号に変換すべきアナログ入力信
号からデジタル・アナログ変換器の出力信号を引き算す
る引算器。（ロ）前記引算器の出力信号をデジタル信号
に変換するＮビット（Ｎは４以上の整数）のアナログ・
デジタル変換器。（ハ）前記アナログ・デジタル変換器
の出力信号のうちの上位のＮＡビット（ＮＡは２以上の
整数）を累積加算する加算器。（ニ）前記アナログ・デ
ジタル変換器の出力信号のうちの下位のＮＢビット（Ｎ
Ｂ＝Ｎ−ＮＡ）を下位ビットとし前記加算器の出力信号
を上位ビットとするようなデジタル出力信号を出力する
出力部。（ホ）前記加算器の出力信号をアナログ信号に
変換する前記デジタル・アナログ変換器。

【００１１】この発明では、ＡＤＣの出力のデジタル信
号をフルスケールよりも小さな所定の設定値のところで
区切って、この設定値を上回ったときには、ＡＤＣに入
るアナログ信号を減少させて、ＡＤＣの上位ビットを使
わずに実質的に下位ビットだけでアナログ・デジタル変
換を実行するようにしている。上記設定値としてビット
の桁数で区切る場合には、上位ビットと下位ビットはそ
れぞれ２ビット以上が必要である。実際の使用例では、
ＡＤＣは１０〜１２ビット程度の分解能を想定してお
り、その場合、下位ビットは７〜８ビット程度が好まし
い。

【００１２】

【発明の実施の形態】図１は、この発明のアナログ・デ
ジタル変換装置の実施の一形態を示す回路構成図であ
る。このアナログ・デジタル変換装置は、アナログ信号
同志を引き算する引算器３４と、アナログ信号を増幅す
る増幅器３６と、アナログ信号の上限値をクリップする
クリップ回路３８と、アナログ信号をデジタル信号に変
換するＡＤＣ４０と、ＡＤＣ４０の出力の上位ビットを
累積加算する加算器４２と、デジタル信号をアナログ信
号に変換するＤＡＣ４４と、最終的なデジタル出力信号
４６を出力する出力部とからなる。

【００１３】引算器３４は、アナログ入力信号４８か
ら、ＤＡＣ４４の出力のアナログ信号５０を引き算し
て、その差に相当するアナログ信号５２を出力する。増
幅器３６はゲインが１００であり、アナログ信号５２を
１００倍して、アナログ信号５４を出力する。クリップ
回路３８は、アナログ信号５４の上限値を＋５Ｖにクリ
ップする。１０ビットのＡＤＣ４０（フルスケールは５
Ｖ）はアナログ信号５４を１０ビットのデジタル信号５
６に変換する。このデジタル信号５６のうち、上位の３
ビットのデジタル信号５６Ａは加算器４２に入力され
る。一方、下位の７ビットのデジタル信号５６Ｂは、最
終的なデジタル出力信号４６の下位の７ビットとして出
力される。９ビットの加算器４２は、デジタル信号５６
Ａを累積加算する。すなわち、この加算器４２は、現在
保持しているデジタル値に新たなデジタル信号５６Ａを
足し算して、保持データを更新する。加算器４２の保持
データはデジタル信号５８として出力され、これが、最
終的なデジタル出力信号４６の上位の９ビットとして出
力される。また、加算器４２の出力のデジタル信号５８
はＤＡＣ４４に入力される。９ビットのＤＡＣ４４はデ
ジタル信号５８をアナログ信号５０に変換する。

【００１４】図２は、ＡＤＣ４０の出力のデジタル信号
５６と、加算器４２の出力のデジタル信号５８との関係
を示したものである。１０ビットのデジタル信号５６の
うち、上位３ビットのデジタル信号５６Ａは加算器で加
算されて、デジタル信号５８となる。そして、最終的な
デジタル出力信号は、９ビットのデジタル信号５８を上
位ビットとし、７ビットのデジタル信号５６Ｂを下位ビ
ットとするように構成される。したがって、このアナロ
グ・デジタル変換装置は、７＋９＝１６ビットのデジタ
ル出力信号が得られる。

【００１５】１０ビットのデジタル信号５６のフルスケ
ールは５Ｖに相当するから、デジタル信号５６における
１デジットは、５Ｖ／（１０２４−１）＝４．８９ｍＶ
のアナログ信号５４に相当する。また、上位３ビットの
デジタル信号５６Ａにおける最小ビットの「１」は、デ
ジタル信号５６の１デジットの１２８倍（２の７乗）で
あるから、これは、５Ｖ×１２８／（１０２４−１）＝
６２６ｍＶのアナログ信号５４に相当する。この値を、
増幅器３６の手前のアナログ信号５２で考えると、その
１００分の１の６．２６ｍＶのアナログ信号５２に相当
する。すなわち、増幅器３６の手前のアナログ信号５２
が６．２６ｍＶに達すると、ＡＤＣ４０の出力の上位の
３ビットのデジタル信号５６Ａに「１」が現れる。そし
て、これに対応するように、９ビットのＤＡＣ４４にお
いては、入力されるデジタル信号５８の１デジットが
６．２６ｍＶのアナログ信号５０に変換されるように設
定される。したがって、ＤＡＣ４４の出力信号５０の最
大値は、６．２６ｍＶ×（５１２−１）＝３．２０Ｖと
なり、その結果、アナログ入力信号４８の変換レンジ
は、０〜３．２０Ｖとなる。

【００１６】次に、具体的なアナログ入力信号を例にと
って、図１のアナログ・デジタル変換装置の動作を説明
する。図３は、図１のアナログ・デジタル変換装置の各
部の信号の時間的変化を示すグラフである。図３と図１
を参照して、まず、アナログ入力信号４８がゼロから直
線的に増加していく信号であると仮定する。ＤＡＣ４４
の出力は最初はゼロである。アナログ入力信号４８が増
加していくと、引算器３４を通過したアナログ信号５２
も同様に増加する。増幅器３６の出力のアナログ信号５
４も増加する。この間は、ＡＤＣ４０の出力のデジタル
信号５６としては下位７ビットのデジタル信号５６Ｂ
（アナログ信号５４に比例する）だけが現れ、これがア
ナログ・変換装置のデジタル出力信号４６となる。

【００１７】時刻ｔ１でアナログ入力信号４８が６．２
６ｍＶに達すると、ＡＤＣ４０の出力の上位３ビットの
デジタル信号５６Ａに「１」が現れ、これが加算器４２
に入力されて、加算器４２の出力のデジタル信号５８が
「１」になる。これがＤＡＣ４４で６．２６ｍＶのアナ
ログ信号５０に変換され、引算器３４でアナログ入力信
号４８からアナログ信号５０が引き算される。その結
果、引算器３４の出力のアナログ信号５２はゼロに戻
る。ＡＤＣ４０とＤＡＣ４４は所定のタイミングで動作
しており、所定のサイクルタイムが経過すると、引算器
・ＡＤＣ・ＤＡＣのループが一巡する。

【００１８】デジタル信号５６Ａに「１」が現れたサイ
クルが過ぎて、次のサイクルになると、アナログ信号５
２はいったんゼロに戻っているので、デジタル信号５６
Ａはゼロに戻っている。しかし、加算器４２の出力のデ
ジタル信号５８は「１」を保っている。アナログ入力信
号４８がさらに増加していくと、アナログ信号５２、５
４も再び増加していき、最終的なデジタル出力信号４６
は、下位７ビットがデジタル信号５６Ｂとなり、上位３
ビットがデジタル信号５８となる。

【００１９】さらにアナログ入力信号５２が増加して、
時刻ｔ２で１２．５２ｍＶに達すると、再び、デジタル
信号５６Ａに「１」が現れて、加算器４２のデータが１
だけ増加する。このようにして、アナログ入力信号４２
が直線的に増加していけば、ＡＤＣ４０に入るアナログ
信号５４は鋸型の波形となり、デジタル信号５６Ｂも鋸
型の波形となる。一方、加算器４２の出力のデジタル信
号５８は階段状に増加する波形となる。このようにし
て、ＡＤＣ４０は、常に、下位７ビットの部分だけがア
ナログ・デジタル変換を実行することになる。１０ビッ
トのＡＤＣを用いる場合に、その下位７ビットは単調性
が十分保証されていて精度が非常に安定しているので、
このような下位７ビットだけをアナログ・デジタル変換
に使用すれば、変換精度の信頼性が非常に高い。ＡＤＣ
４０の出力の上位３ビットについて言えば、上述の動作
例では、上位３ビットの一番下のビットの信号だけが加
算器４２に入力されて、引算器・ＡＤＣ・ＤＡＣのルー
プに影響を与えており、その上の２ビットは全く使われ
ていない。したがって、精度を保証するのが困難な最上
位ビット付近を使うことなしに、アナログ入力信号をデ
ジタル変換することが可能になる。しかも、デジタル出
力信号４６は１６ビットの分解能を備えている。

【００２０】図４は、別のタイプのアナログ入力信号を
例にした場合のグラフである。この動作例では、アナロ
グ入力信号４８は時刻ｔ２まで直線的に増加し、その
後、時刻ｔ３まで一定であり、時刻ｔ３で瞬間的に大き
な値にジャンプすることを想定している。時刻ｔ２に至
る途中の時刻ｔ１では、図３の動作例と同様にアナログ
入力信号４８が６．２６ｍＶに達して、加算器４２の出
力のデジタル信号５８が「１」になる。これがＤＡＣ４
４によって６．２６ｍＶのアナログ信号５０に変換さ
れ、引算器３４でアナログ入力信号４８からアナログ信
号５０が引き算される。

【００２１】時刻ｔ２では、アナログ入力信号４８が１
０ｍＶとなり、以後、時刻ｔ３まで一定とする。時刻ｔ
２からｔ３の間の期間は、引算器３４の出力のアナログ
信号５２は（１０−６．２６）＝３．７４ｍＶを保ち、
加算器４２の出力のデジタル信号５８は「１」を保つ。
最終的なデジタル出力信号４６は、その上位３ビットが
加算器の出力信号５８から構成され、下位７ビットがア
ナログ信号５２に相当するデジタル信号５６Ｂから構成
される。

【００２２】時刻ｔ３において、引算器・ＡＤＣ・ＤＡ
Ｃのループを一巡するサイクル時間よりも短い期間に、
瞬間的にアナログ入力信号４８が増加するものとする。
このときの増加分は２０ｍＶと仮定し、アナログ入力信
号４８の大きさは３０ｍＶとなる。すると、引算器３４
の出力のアナログ信号５２は瞬間的に（３０−６．２
６）＝２３．７４ｍＶの信号となる。この値がＡＤＣ４
０でデジタル信号に変換されると、上位３ビットのデジ
タル信号５６Ａにおいて、２進法で「１１」の信号
（「１」の３倍の信号）が現れる。これが加算器４２に
入力されて、加算器４２の出力のデジタル信号５８が
「１」から「１００」（「１」の４倍の信号）になる。
これがＤＡＣ４４で６．２６×４＝２５．０４ｍＶのア
ナログ信号５０に変換され、引算器３４でアナログ入力
信号４８からアナログ信号５０が引き算される。その結
果、引算器３４の出力のアナログ信号５２は（３０−２
５．０４）＝４．９６ｍＶになる。このように、サイク
ルタイムよりも短い期間にアナログ入力信号が瞬間的に
６．２６ｍＶの２倍以上も増加すると、ＡＤＣ４０の出
力の上位３ビットのデジタル信号５６Ａに「１」を越え
るデジタル信号が現れて、アナログ入力信号４８から一
気に６．２６ｍＶの複数倍の信号が引き算される。その
結果、１回のサイクルを経過するだけで、引算器３４の
出力のアナログ入力信号５２は、一気に６．２６ｍＶを
下回る。すなわち、ＡＤＣ４０の出力が下位７ビットの
範囲だけになるようなアナログ信号レベルに低下する。
これにより、信頼性に問題のある上位３ビットを使用す
る期間は、１サイクルタイムの間だけとなり、すぐに下
位７ビットだけによるアナログ・デジタル変換に戻るこ
とになる。

【００２３】ところで、引算器３４の出力のアナログ信
号５２が６．２６ｍＶの８倍以上になるような大きな変
化がアナログ入力信号４８に瞬間的に生じると、増幅器
３６の出力信号５４が５Ｖを越えることになり、この場
合は、クリップ回路３８の働きによりアナログ信号５４
は５Ｖでクリップされる。このとき、ＡＤＣ４０の出力
の上位３ビットのデジタル信号は最大値の「１１１」と
なり、これに相当するアナログ信号が加算されたアナロ
グ信号５０がアナログ入力信号４８から引き算される。
この状態でも、引き算器３４の出力信号が依然として
６．２６ｍＶを越えていれば、次のサイクルにおいて、
さらに、引き算のためのアナログ信号５０が増加するこ
とになる。

【００２４】図５は、図１の実施形態の変更例であり、
引算器３４の手前にバイアス加算器６０を挿入したもの
である。図１で使用しているＡＤＣ４０とＤＡＣ４４
は、アナログ信号が正の範囲だけで動作するユニポーラ
・モードであるので、アナログ入力信号４８が正負の範
囲で変動するような場合には、図５に示すようにバイア
ス加算器６０を挿入して、アナログ入力信号４８に直流
バイアス信号を加算して、その出力６２が常に正の範囲
になるようにする。図６はこの状況を図示したグラフで
あり、縦軸がアナログ信号の値、横軸が時間である。ア
ナログ入力信号４８が負の値から正の値ヘと変化する場
合でも、バイアス信号６４を加算すれば、アナログ信号
６２は常に正の範囲で変化する。

【００２５】なお、図１の実施形態において、ＡＤＣ４
０とＤＡＣ４４を含めて構成要素をすべて、正負の範囲
で動作するバイポーラ・モードにしておけば、アナログ
入力信号４８が正負の範囲で変化しても、図５のバイア
ス加算器６０は不要である。

【００２６】図１の実施形態において、増幅器３６は本
発明にとって本質的なものではない。アナログ入力信号
４８の変換レンジとＡＤＣ４０のフルスケール電圧との
関係を適合させるために増幅器３６を挿入しているもの
である。もし、アナログ入力信号４８の変換レンジを０
〜３２０Ｖとして、ＡＤＣ４０のフルスケール電圧が５
Ｖならば、増幅器３６は不要である。このとき、ＤＡＣ
４４の入力信号の１デジットが、図１の実施形態の場合
の１００倍に相当する６２６ｍＶのアナログ信号５０に
変換されるようにする。また、アナログ入力信号４８の
変換レンジを０〜３．２０Ｖとして、ＡＤＣ４０のフル
スケール電圧が５０ｍＶならば、やはり増幅器３６は不
要であり、このとき、ＤＡＣ４４の入力信号の１デジッ
トは６．２６ｍＶに変換される。しかしながら、実際問
題として、アナログ入力信号４８の変換レンジと、ＡＤ
Ｃ４０のフルスケール電圧は、それぞれ固有の制約から
定まってくる場合が多いので、アナログ・デジタル変換
装置の都合だけでは設定できない。したがって、図１の
実施形態のように、適当なゲインの増幅器３６を挿入し
て、アナログ入力信号４８のレンジとＡＤＣ４０のフル
スケール電圧との関係を適合させている。

【００２７】ところで、図１の実施形態のように、ＡＤ
Ｃ４０の出力信号を上位３ビットと下位７ビットとで区
切る（すなわち、ビットの桁数で区切る）ようにする
と、デジタル信号５６を区切るのには非常に便利である
が、次のような不便な点もある。すなわち、ＤＡＣ４４
のフルスケール電圧は、上述の例では６．２６ｍＶ×
（５１２−１）＝３．２０Ｖとなり、標準的な５Ｖのフ
ルスケールとはならない。これに対応して、アナログ入
力信号４８の変換レンジも０〜３．２０Ｖと中途半端な
ものとなる。そこで、図７の実施形態に示すように、Ａ
ＤＣ４０の出力のデジタル信号５６の区切り方を工夫す
れば、ＤＡＣ４４のフルスケール電圧とアナログ入力信
号４８の変換レンジを共に５Ｖにすることができる。

【００２８】図７において、まず、９ビットのＤＡＣ４
４のフルスケール電圧を５Ｖとすると、入力デジタル信
号５８の１デジットに相当するアナログ信号５０は５Ｖ
／（５１２−１）＝９．７８ｍＶとなる。この値は増幅
器３６で１００倍すると９７８ｍＶに相当し、この値が
ＡＤＣ４０に入力されたときに、加算器４２への入力デ
ジタル信号５６Ａに「１」が現れるようにすればよい。
１０ビットで５ＶフルスケールのＡＤＣ４０は、１デジ
ットが４．８９ｍＶのアナログ信号に相当するから、９
７８／４．８９＝２００デジットに相当するデジタル信
号５６が出力されたときに、デジタル信号５６Ａに
「１」が現れるようにする。そこで、ＡＤＣ４０の出力
のデジタル信号５６を除算器６６に入力して、この除算
器６６でデジタル信号５６を上述の２００デジットで割
り算して、その商を上位のデジタル信号５６Ａとし、余
りを下位のデジタル信号５６Ｂとすればよい。加算器４
２の出力信号５８はＤＡＣ４４に入力されると共に、乗
算器６８にも入力される。乗算器６８では、デジタル信
号５８に上述の２００デジット（除算器６６の除数に等
しい）を掛け算して、その演算結果をデジタル信号７０
として出力する。最終的なデジタル出力信号４６を得る
には、除算器６６の余りであるデジタル信号５６Ｂと、
乗算器６８の出力であるデジタル信号７０とを足し算し
て、その演算結果を出力部から出力する。以上の動作以
外の基本的な動作は、図１に示す実施形態と同様であ
る。このようにすると、除算器６６と乗算器６８が必要
になるが、ＤＡＣ４４のフルスケール電圧とアナログ入
力信号４８の変換レンジを共に５Ｖにすることができ
る。なお、除算器６８と乗算器６８はハードウェアで実
現してもよいし、ソフトウェアで実現してもよい。

【００２９】図７の実施形態において、９ビットの代わ
りに１０ビットのＤＡＣ４４を用いれば、このＤＡＣ４
４において１デジット＝４．８９ｍＶとなり、除算器６
６における除数を１００デジットにすればよい。

【００３０】これまでに説明してきた実施形態では、主
として、１０ビットのＡＤＣと９ビットのＤＡＣとを例
にして説明しているが、ＡＤＣとＤＡＣのビット数はこ
の値に限定されず、任意のビット数を選択できる。ま
た、ＡＤＣとＤＡＣのビット数は同じでも違っていても
構わない。

【００３１】図１及び図７の実施形態において、ＤＡＣ
４４をＰＷＭ（パルス幅変調）型のＤＡＣで構成する
と、微分直線性（すなわち単調性）の優れたＤＡＣを安
価に実現でき、変換速度を余り問題にしなければ、ＤＡ
Ｃに起因する誤差要因を取り除くことができて、有効で
ある。

【００３２】ところで、熱分析装置では、試料の温度測
定データ等をアナログ・デジタル変換してからデータ処
理をしているが、そのためのアナログ・デジタル変換装
置として、安価で、２０〜２２ビット程度の分解能を備
えていて、かつ、１００ｍｓ程度の変換時間（すなわ
ち、それほど高速性を必要としない。）のシステムが望
まれている。このような仕様に適合するものとして、本
発明のアナログ・デジタル変換装置は有効である。例え
ば、１２ビットのＡＤＣを用いて、その出力の上位３ビ
ットと下位９ビットのところで区切って加算器にデータ
を出力するようにし、かつ、１２ビットのＤＡＣを用い
ると、９＋１２＝２１ビットの分解能のアナログ・デジ
タル変換装置が得られる。この場合、１２ビットのＡＤ
Ｃは実質的に上位３ビットを使わずに下位９ビットだけ
でアナログ・デジタル変換を実行しており、高精度の変
換が期待できる。

【００３３】

【発明の効果】この発明のアナログ・デジタル変換装置
は、低分解能のＡＤＣを用いて高分解能のアナログ・デ
ジタル変換を実現するに当たり、ＡＤＣの出力のデジタ
ル信号が所定の設定値（フルスケールよりも小さい値）
を越えたときに、これに相当するアナログ信号分をアナ
ログ入力信号から引き算しているので、ＡＤＣをフルス
ケールの範囲で使わずに、例えば１０ビットのＡＤＣを
実質的に下位７ビットの範囲内だけで利用している。こ
れにより、安価な低分解能のＡＤＣを利用して、高精度
でかつ高分解能のアナログ・デジタル変換が可能にな
る。

【図面の簡単な説明】

【図１】この発明のアナログ・デジタル変換装置の実施
の一形態を示す回路構成図である。

【図２】ＡＤＣの出力と加算器の出力との関係を示した
ものである。

【図３】図１のアナログ・デジタル変換装置の各部の信
号の時間的変化を示すグラフである。

【図４】別のタイプのアナログ入力信号を例にした場合
の各部の信号の時間的変化を示すグラフである。

【図５】図１の実施形態の変更例である。

【図６】図５の変更例におけるアナログ信号のグラフで
ある。

【図７】この発明の別の実施形態を示す回路構成図であ
る。

【図８】従来のアナログ・デジタル変換装置の一例の回
路構成図である。

【符号の説明】

３４引算器３６増幅器３８クリップ回路４０ＡＤＣ４２加算器４４ＤＡＣ４６デジタル出力信号４８アナログ入力信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−41667（ＪＰ，Ａ) 特開昭59−21125（ＪＰ，Ａ) 特開平５−284030（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/00 - 1/88

Claims

(57)【特許請求の範囲】

【請求項１】次の構成を備えるアナログ・デジタル変
換装置。（イ）デジタル信号に変換すべきアナログ入力信号から
デジタル・アナログ変換器の出力信号を引き算する引算
器。（ロ）前記引算器の出力信号をデジタル信号に変換する
Ｎビット（Ｎは４以上の整数）のアナログ・デジタル変
換器。（ハ）前記アナログ・デジタル変換器の出力信号のうち
の上位のＮＡビット（ＮＡは２以上の整数）を累積加算
する加算器。（ニ）前記アナログ・デジタル変換器の出力信号のうち
の下位のＮＢビット（ＮＢ＝Ｎ−ＮＡ）を下位ビットと
し前記加算器の出力信号を上位ビットとするようなデジ
タル出力信号を出力する出力部。（ホ）前記加算器の出力信号をアナログ信号に変換する
前記デジタル・アナログ変換器。
【請求項２】前記引算器と前記アナログ・デジタル変
換器の間に増幅器を接続したことを特徴とする請求項１
記載のアナログ・デジタル変換装置。
【請求項３】前記アナログ入力信号に直流バイアス信
号を加算してから前記引算器に入力することを特徴とす
る請求項１記載のアナログ・デジタル変換装置。
【請求項４】前記デジタル・アナログ変換器は、ＰＷ
Ｍ型のデジタル・アナログ変換器であることを特徴とす
る請求項１記載のアナログ・デジタル変換装置。
【請求項５】次の構成を備えるアナログ・デジタル変
換装置。（イ）デジタル信号に変換すべきアナログ入力信号から
デジタル・アナログ変換器の出力信号を引き算する引算
器。（ロ）前記引算器の出力信号をデジタル信号に変換する
アナログ・デジタル変換器。（ハ）前記アナログ・デジタル変換器の出力信号を、フ
ルスケール値よりも小さい所定のデジタル設定値で割り
算して、その商と余りをそれぞれデジタル信号として出
力する除算器。（ニ）前記除算器の商を累積加算する加算器。（ホ）前記加算器の出力信号に前記デジタル設定値を掛
け算して、その演算結果をデジタル信号として出力する
乗算器。（ヘ）前記除算器の余りに相当するデジタル信号と、前
記乗算器の出力のデジタル信号とを足し算して、その演
算結果をデジタル出力信号として出力する出力部。（ト）前記加算器の出力信号をアナログ信号に変換する
前記デジタル・アナログ変換器。
【請求項６】請求項１〜５のいずれか１項に記載のア
ナログ・デジタル変換装置を組み込んだことを特徴とす
る熱分析装置。