JPS5914929B2 - デイジタルアナログ変換装置 - Google Patents
デイジタルアナログ変換装置Info
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- JPS5914929B2 JPS5914929B2 JP11787875A JP11787875A JPS5914929B2 JP S5914929 B2 JPS5914929 B2 JP S5914929B2 JP 11787875 A JP11787875 A JP 11787875A JP 11787875 A JP11787875 A JP 11787875A JP S5914929 B2 JPS5914929 B2 JP S5914929B2
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Description
【発明の詳細な説明】
この発明は、非直線性の誤差を極めて低い値に補正する
ことができるディジタルアナログ変換装置に関するもの
である。
ことができるディジタルアナログ変換装置に関するもの
である。
ディジタルアナログ変換器（以下ＤＡ変換器と称す）の
非直線誤差は、一般に基準状態（例えば、２５℃）にお
いて、十−ＬＳＢ（ＬＳＢとは、ディジタル入力の最小
位ビットである）程度の太きさである。
非直線誤差は、一般に基準状態（例えば、２５℃）にお
いて、十−ＬＳＢ（ＬＳＢとは、ディジタル入力の最小
位ビットである）程度の太きさである。
従って、入力ビット数が少ない場合に、非直線性誤差を
小さく保つ必要があれば、入力ビット数の多い分解能の
高い変換器を採用する必要があった。
小さく保つ必要があれば、入力ビット数の多い分解能の
高い変換器を採用する必要があった。
ところで、この発明の目的は、入力ビツト数の少ないＤ
Ａ変換器を用いて、その非直線性の補正１ を行ない、非直線性誤差を十−ＬＳＢ、±−８１６ ＬＳＢ等のように減少させ得る装置を提供することにあ
る。
Ａ変換器を用いて、その非直線性の補正１ を行ない、非直線性誤差を十−ＬＳＢ、±−８１６ ＬＳＢ等のように減少させ得る装置を提供することにあ
る。
以下に、この発明を添付図面に示す実施例に基づいて説
明する。
明する。
図示のように、ディジタル信号りをアナログ信号１１に
変換する第１ＤＡ変換器１が設けられている。
変換する第１ＤＡ変換器１が設けられている。
このディジタル信号りを入力とするリードオンリメモリ
２は、第１ＤＡ変換器１の誤差を打ち消すような値に対
応するディジタル値を記憶しており、ディジタル信号り
によって指定された記憶値を第２ＤＡ変換器３に出力す
る。
２は、第１ＤＡ変換器１の誤差を打ち消すような値に対
応するディジタル値を記憶しており、ディジタル信号り
によって指定された記憶値を第２ＤＡ変換器３に出力す
る。
こΩ第２ＤＡ変換器３から出力されるアナログ信号１２
は、減衰器４によってアナログ信号ｉ３に減衰された後
、上記アナログ信号１１とｉ３がアナログ加算器５によ
って加算される。
は、減衰器４によってアナログ信号ｉ３に減衰された後
、上記アナログ信号１１とｉ３がアナログ加算器５によ
って加算される。
なお、第１ＤＡ変換器１とリードオンリメモリ２０入カ
ビツト数はディジタル信号りのビット数に等しいものを
選ぶことが望ましい。
ビツト数はディジタル信号りのビット数に等しいものを
選ぶことが望ましい。
また、第２ＤＡ変換器３はリードオンリメモリ２の出力
を直接入力できるものを選択することが望ましい。
を直接入力できるものを選択することが望ましい。
さらに、減衰器４は所定のレベルに減衰させる値に選ば
れた抵抗器６，７で構成され、加算器５は帰還抵抗器８
と演算増幅器（オペアンプ）９で構成されている。
れた抵抗器６，７で構成され、加算器５は帰還抵抗器８
と演算増幅器（オペアンプ）９で構成されている。
この発明は、上記のような構成を有するもので、次の誤
差の減少の一例を数式に基づいて説明する。
差の減少の一例を数式に基づいて説明する。
ディジタル信号りはｎビットＢ１．Ｂ２．Ｂ３〜Ｂｎか
らなるバイナリ信号であり、ビットＢ１が最上位ビット
、ビットＢｎが最下位ビットであり、第１、第２ＤＡ変
換器１，３は共に電流出力である。
らなるバイナリ信号であり、ビットＢ１が最上位ビット
、ビットＢｎが最下位ビットであり、第１、第２ＤＡ変
換器１，３は共に電流出力である。
第１ＤＡ変換器１が誤差のない理想特性のときの出力を
ｉ。
ｉ。
とすれば、出力ｉ。は、となる。
ここで、■は公称定格出力電流であり、ビットＢ１〜Ｂ
ｎはｒＯＪ又は「１」である。
ｎはｒＯＪ又は「１」である。
また、第１ＤＡ変換器１が誤差を伴う場合の出力を１１
とすれば、出力１１は、 となる。
とすれば、出力１１は、 となる。
ここで、であるから、第（３）、（４）式を第（２）式
に代入すると、出力１１は、 となり、これを とおけば、 となる。
に代入すると、出力１１は、 となり、これを とおけば、 となる。
一般に、△１１ の最大値へｉｍａｘ は第１ＤＡ変
換器１のビット数に対応する最小単位電流を１ＬｓＢ
とすれば、 となり、第（７）、（８）式より、 である。
換器１のビット数に対応する最小単位電流を１ＬｓＢ
とすれば、 となり、第（７）、（８）式より、 である。
第１ＤＡ変換器１の特性の精密測定によって、任意のデ
ィジタル信号りに対する誤差△１１ と、最小単位電
流ｉ ＬＳＢ との比が求められる。
ィジタル信号りに対する誤差△１１ と、最小単位電
流ｉ ＬＳＢ との比が求められる。
この値をｍビットのディジタルレイ直として、リードオ
ンリメモリ２に記憶させておく。
ンリメモリ２に記憶させておく。
このリードオンリメモリ２に第１ＤＡ変換器１０入力と
同じｎビットのディジタル信号Ｂ１〜Ｂｎが入力された
ときの出力をＤｍとすれば、 となる。
同じｎビットのディジタル信号Ｂ１〜Ｂｎが入力された
ときの出力をＤｍとすれば、 となる。
ここで、εｄは量子化誤差である。上記出力Ｄｍはｍビ
ットのディジタル値であるから、と表わせば、出力Ｄｍ
はｍビットの出力となり、第２ＤＡ変換器３の入力とな
る。
ットのディジタル値であるから、と表わせば、出力Ｄｍ
はｍビットの出力となり、第２ＤＡ変換器３の入力とな
る。
第２ＤＡ変換器３の出力電流を１２ とし、且つ公称電
格電流が第１ＤＡ変換器′１と同一であるとすれば、 となる。
格電流が第１ＤＡ変換器′１と同一であるとすれば、 となる。
ここで、εＺ２は第２ＤＡ変換器３の誤差の集約値とす
る。
る。
また、第（９）、（１０）、（１０式よりとなり、これ
に第（７）式を代入すると、この電流１２を減衰器４の
抵抗６，７によって減衰させ、加算回路５に流入する電
流ｉ３をとすれば、第（１３）、■式より となる。
に第（７）式を代入すると、この電流１２を減衰器４の
抵抗６，７によって減衰させ、加算回路５に流入する電
流ｉ３をとすれば、第（１３）、■式より となる。
加算回路５によって、電流１１ とｉ３が加算され、出
力電圧ｅは、演算増幅器８が理想特性であり、帰還抵抗
器７の抵抗値をＲとすれば、となり、１０−Ｉ のとき
の公称出力電圧をＥとすれば、 が成立し、第（Ｌ６）、（１７）式より、となる。
力電圧ｅは、演算増幅器８が理想特性であり、帰還抵抗
器７の抵抗値をＲとすれば、となり、１０−Ｉ のとき
の公称出力電圧をＥとすれば、 が成立し、第（Ｌ６）、（１７）式より、となる。
ここで、ｉ（、＝Ｉ のときの出力電圧ｅをｅＮＦＳ
とすれば、 が成立する。
とすれば、 が成立する。
εｄは量子化誤差であり、ε２□は第２ＤＡ変換器３の
誤差の集約値であるからεｄ、ε２□は、 であるから、上記のｅＮＦＳ の最大誤差率となる。
誤差の集約値であるからεｄ、ε２□は、 であるから、上記のｅＮＦＳ の最大誤差率となる。
よって、第１ＤＡ変換器１を入力ビット数が１２、最大
誤差が±ＬＳＢとし、また、第２ＤＡ変換器３を入力ビ
ット数が４、最大誤差が±ＬＳＢとし、第１ＤＡ変換器
１の特性測定誤差と、リードオンリメモリ２の量子化誤
差の和を第１ＤＡ変換器１のＬＳＢに対して±２−４
とすれば、第００式より、公称定格出力に対する誤差１
’ＮＦｓＩは、 となり、最大誤差が十−ＬＳＢで、入力ビット数が１２
であるＤＡ変換装置として作用することが証明できる。
誤差が±ＬＳＢとし、また、第２ＤＡ変換器３を入力ビ
ット数が４、最大誤差が±ＬＳＢとし、第１ＤＡ変換器
１の特性測定誤差と、リードオンリメモリ２の量子化誤
差の和を第１ＤＡ変換器１のＬＳＢに対して±２−４
とすれば、第００式より、公称定格出力に対する誤差１
’ＮＦｓＩは、 となり、最大誤差が十−ＬＳＢで、入力ビット数が１２
であるＤＡ変換装置として作用することが証明できる。
以上のようにこの発明は、２個ＯＤＡ変換器、リードオ
ンリメモリ等を採用することによって非直線誤差の減少
する構成としであるから、入力ビット数の多い高分解能
のＤＡ変換器が不要となるという利点がある。
ンリメモリ等を採用することによって非直線誤差の減少
する構成としであるから、入力ビット数の多い高分解能
のＤＡ変換器が不要となるという利点がある。
図面はこの発明の一例を示すブロック図である。
１、計・・・・・ＤＡ変換器、２・・・・・・リードオ
ンリメモリ、４・・・・・・減衰器、５・・・・・・加
算器。
ンリメモリ、４・・・・・・減衰器、５・・・・・・加
算器。
Claims (1)
- １ ディジタル信号をアナログ信号に変換する第１ＤＡ
変換器と、上記ディジタル信号を入力とし、各ディジタ
ル信号に対する第１ＤＡ変換器における誤差に対応した
値を記憶するリードオンリメモリと、このリードオンリ
メモリからのディジタル信号をアナログ信号に変換する
第２ＤＡ変換器と、第２ＤＡ変換器から出力されるアナ
ログ信号を減衰させる減衰器と、第１ＤＡ変換器から出
力されるアナログ信号と減衰器から出力されるアナログ
信号を加算する加算器とからなるディジタルアナログ変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11787875A JPS5914929B2 (ja) | 1975-09-29 | 1975-09-29 | デイジタルアナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11787875A JPS5914929B2 (ja) | 1975-09-29 | 1975-09-29 | デイジタルアナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5242058A JPS5242058A (en) | 1977-04-01 |
| JPS5914929B2 true JPS5914929B2 (ja) | 1984-04-06 |
Family
ID=14722474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11787875A Expired JPS5914929B2 (ja) | 1975-09-29 | 1975-09-29 | デイジタルアナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914929B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5337364A (en) * | 1976-09-18 | 1978-04-06 | Nippon Telegr & Teleph Corp <Ntt> | D/a converting system |
| JPS5337365A (en) * | 1976-09-18 | 1978-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Correcting method of d/a converting error for d/a converter |
| JPS5458341A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ad conversion method |
| JPS56166626A (en) * | 1980-05-28 | 1981-12-21 | Matsushita Electric Ind Co Ltd | Correcting device for digital-to-analog converter |
| US4812747A (en) * | 1985-10-03 | 1989-03-14 | Eaton Corporation | Transducer linearizing system |
-
1975
- 1975-09-29 JP JP11787875A patent/JPS5914929B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5242058A (en) | 1977-04-01 |
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