JPH0574249B2 - - Google Patents
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- JPH0574249B2 JPH0574249B2 JP63034903A JP3490388A JPH0574249B2 JP H0574249 B2 JPH0574249 B2 JP H0574249B2 JP 63034903 A JP63034903 A JP 63034903A JP 3490388 A JP3490388 A JP 3490388A JP H0574249 B2 JPH0574249 B2 JP H0574249B2
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- bit
- digital
- shift
- input data
- bits
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009966 trimming Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、浮動小数点形デイジタル・アナロ
グ変換器（以下、DACと略称する）に係り、特
に、コンパクトデイスクプレーヤ等のデイジタル
オーデイオ機器に適用して好適な浮動小数点形
DACに関するものである。
グ変換器（以下、DACと略称する）に係り、特
に、コンパクトデイスクプレーヤ等のデイジタル
オーデイオ機器に適用して好適な浮動小数点形
DACに関するものである。
「従来の技術」
例えば、２つの補数の２進数の形式で表現され
る22ビツトのデイジタル入力データを、アナログ
信号に変換する浮動小数点形DACの構成につい
て、第１図を流用して説明すれば以下の通りであ
る。この図において、１ａはシフト処理部であ
り、入力バツフア２，２，……と、これら各入力
バツフア２，２，……を各々介して供給される22
ビツトのデイジタル入力データI21〜I0の内、上位
桁側の７ビツトI21〜I15に基づいて、その指数部
分に対応したシフト数S0〜S6を出力するシフト数
検出回路３ａと、これらシフト数S0〜S6に基づい
て入力データI20〜I0をシフトし、15ビツトのデイ
ジタル仮数データM14〜M0を出力するデイジタ
ルシフト回路４と、入力データの最上位ビツト
I21を反転し、仮数データの最上位ビツトM15とし
て出力するインバータ５とから構成されている。
６はシフト処理部１から出力される仮数データ
M15〜M0をアナログ信号に変換する仮数部DAC
であり、各ビツト毎に２個ずつ直列接続されたイ
ンバータによつて、仮数データM15〜M0の各ビ
ツトの１／０に応じて、電源を供給／遮断するス
イツチ回路７と、このスイツチ回路７か出力され
る電圧を各ビツトの重みに応じて減衰および加算
するＲ−２ラダー抵抗網８とから構成されてい
る。９は仮数部DAC６から出力される入力デー
タI21〜I0の仮数部分に対応するアナログ信号と、
シフト処理部１ａか出力されるシフト数S0〜S6に
基づいて、入力データI21〜I0に対応したアナログ
出力信号Ｖ OUTを出力する指数部DACであ
り、仮数部DAC６から供給されるアナログ信号
に、シフト数S0〜S6の重みに応じて基準電圧Ｖ
PMを減衰および加算するＲ−2Rラダー抵抗網１
０と、シフト数S0〜S6の１／０に応じて各々オ
ン／オフするスイツチ素子からなるスイツチ回路
１１とから構成されている。
る22ビツトのデイジタル入力データを、アナログ
信号に変換する浮動小数点形DACの構成につい
て、第１図を流用して説明すれば以下の通りであ
る。この図において、１ａはシフト処理部であ
り、入力バツフア２，２，……と、これら各入力
バツフア２，２，……を各々介して供給される22
ビツトのデイジタル入力データI21〜I0の内、上位
桁側の７ビツトI21〜I15に基づいて、その指数部
分に対応したシフト数S0〜S6を出力するシフト数
検出回路３ａと、これらシフト数S0〜S6に基づい
て入力データI20〜I0をシフトし、15ビツトのデイ
ジタル仮数データM14〜M0を出力するデイジタ
ルシフト回路４と、入力データの最上位ビツト
I21を反転し、仮数データの最上位ビツトM15とし
て出力するインバータ５とから構成されている。
６はシフト処理部１から出力される仮数データ
M15〜M0をアナログ信号に変換する仮数部DAC
であり、各ビツト毎に２個ずつ直列接続されたイ
ンバータによつて、仮数データM15〜M0の各ビ
ツトの１／０に応じて、電源を供給／遮断するス
イツチ回路７と、このスイツチ回路７か出力され
る電圧を各ビツトの重みに応じて減衰および加算
するＲ−２ラダー抵抗網８とから構成されてい
る。９は仮数部DAC６から出力される入力デー
タI21〜I0の仮数部分に対応するアナログ信号と、
シフト処理部１ａか出力されるシフト数S0〜S6に
基づいて、入力データI21〜I0に対応したアナログ
出力信号Ｖ OUTを出力する指数部DACであ
り、仮数部DAC６から供給されるアナログ信号
に、シフト数S0〜S6の重みに応じて基準電圧Ｖ
PMを減衰および加算するＲ−2Rラダー抵抗網１
０と、シフト数S0〜S6の１／０に応じて各々オ
ン／オフするスイツチ素子からなるスイツチ回路
１１とから構成されている。
以上の構成において、シフト数検出回路３ａ
は、第２図イ，ロに示すようにシフト数S0〜S6を
決定する。第２図イにおいては、アナログレベル
＋2097151〜０〜−2097152を、24（＝16）分割し、
6dB単位でランク分けしてある。これらの各ラン
クに各々対応して、第２図ロに示すように、シフ
ト数S0〜S6が決定される。すなわち、アナログレ
ベルの絶対値が、その最大値から1/2までをS0、
１／２から1/4までをS1、以下同様にして、S2，S3，
……S6を決定し、これらのシフト数データS0〜S6
に対応して、同図イに示すように仮数データM14
〜M0を決定している。この場合、仮数データ
M15は、入力データI21の反転値を当て、また、仮
数データM14〜M0は、同図イに示す入力データ
I20〜I0の内、実線矢印（←→）で示す範囲の値を
当てている。このように、従来においては、アナ
ログレベルの絶対値の最大値か、1/2となる毎に、
シフト数データS0〜S6を変化させ、入力データ
I20〜I0のシフトを行つていた。
は、第２図イ，ロに示すようにシフト数S0〜S6を
決定する。第２図イにおいては、アナログレベル
＋2097151〜０〜−2097152を、24（＝16）分割し、
6dB単位でランク分けしてある。これらの各ラン
クに各々対応して、第２図ロに示すように、シフ
ト数S0〜S6が決定される。すなわち、アナログレ
ベルの絶対値が、その最大値から1/2までをS0、
１／２から1/4までをS1、以下同様にして、S2，S3，
……S6を決定し、これらのシフト数データS0〜S6
に対応して、同図イに示すように仮数データM14
〜M0を決定している。この場合、仮数データ
M15は、入力データI21の反転値を当て、また、仮
数データM14〜M0は、同図イに示す入力データ
I20〜I0の内、実線矢印（←→）で示す範囲の値を
当てている。このように、従来においては、アナ
ログレベルの絶対値の最大値か、1/2となる毎に、
シフト数データS0〜S6を変化させ、入力データ
I20〜I0のシフトを行つていた。
ここで、例えば、正弦波に対応したデイジタル
入力データを、アナログ信号に変換する場合につ
いて考えると、第３図イに示すように、アナログ
信号のレベルは、その絶対値の最大値から1/2，
１／４，……（−6dB単位）となる毎に区分けされ
ており、また、同図イと第２図イから分かるよう
に、シフト数S0における最大／最小値とシフト数
S1における最大／最小値との関係は、仮数部
DAC６の出力については同じで、指数部DAC９
の出力については1/2となつている。
入力データを、アナログ信号に変換する場合につ
いて考えると、第３図イに示すように、アナログ
信号のレベルは、その絶対値の最大値から1/2，
１／４，……（−6dB単位）となる毎に区分けされ
ており、また、同図イと第２図イから分かるよう
に、シフト数S0における最大／最小値とシフト数
S1における最大／最小値との関係は、仮数部
DAC６の出力については同じで、指数部DAC９
の出力については1/2となつている。
また、上述した仮数部DAC６と指数部DAC９
が共に16ビツトの精度を有している理想的な場合
について考えると、歪率計で測定した正弦波のア
ナログ出力レベルの全高調波歪率（以下、単に歪
率と称す）と、正弦波のアナログ出力レベルとの
関係は、第４図に実線Ａで示す通りである。この
実線Ａは、第１図に示す16ビツトの仮数部DAC
６お誤差をΔEとすると、指数部DAC９内のＲ−
2Rラダー抵抗網１０の各分岐点における誤差が、
2-1・ΔE，2-2・ΔE，……，2-6・ΔEと順次小と
なることに対応している。すなわち、アナログ出
力レベルが半分になる毎に、シフト数S0〜S6が切
替わり、これに応じて誤差も半分となる。したが
つて、第４図に示すように、歪率値（誤差に対す
るアナログ出力レベルの割合）は、指数部DAC
９で指数切替が行なわれる範囲（図に示す０〜−
36dBの範囲）においては、一定（0.00125％）に
保たれ、アナログ出力レベルが非常に小さくなつ
て指数切替が行なわれなくなると、アナログ出力
レベルに反比例して増加する。
が共に16ビツトの精度を有している理想的な場合
について考えると、歪率計で測定した正弦波のア
ナログ出力レベルの全高調波歪率（以下、単に歪
率と称す）と、正弦波のアナログ出力レベルとの
関係は、第４図に実線Ａで示す通りである。この
実線Ａは、第１図に示す16ビツトの仮数部DAC
６お誤差をΔEとすると、指数部DAC９内のＲ−
2Rラダー抵抗網１０の各分岐点における誤差が、
2-1・ΔE，2-2・ΔE，……，2-6・ΔEと順次小と
なることに対応している。すなわち、アナログ出
力レベルが半分になる毎に、シフト数S0〜S6が切
替わり、これに応じて誤差も半分となる。したが
つて、第４図に示すように、歪率値（誤差に対す
るアナログ出力レベルの割合）は、指数部DAC
９で指数切替が行なわれる範囲（図に示す０〜−
36dBの範囲）においては、一定（0.00125％）に
保たれ、アナログ出力レベルが非常に小さくなつ
て指数切替が行なわれなくなると、アナログ出力
レベルに反比例して増加する。
「発明が解決しようとする課題」
ところで、上述した仮数部DAC６と、指数部
DAC９が共に理想的に16ビツトの精度を有して
いる場合は、第４図に実線Ａで示すように良好な
特性が得られるが、このような精度を実現するこ
とは実際には極めて困難である。すなわち、仮数
部DAC６に関しては、Ｒ−2Rラダー抵抗網８の
各抵抗をトリミングするなどの方法によつて、そ
の誤差を補正し、14〜16ビツトの精度を得ること
が可能であるが、指数部DAC９に関しては、全
ての抵抗をトリミングするには非常に煩雑な作業
を伴い、特にアナログ出力レベルが小さい領域に
おいては十分な精度を確保することが困難であ
る。さらに、指数部DAC９の回路構成上、個々
の抵抗を分離して測定することはできず、結局、
指数部DAC９の精度調整は現実的に不可能であ
る。このため、指数部DAC９の精度としては、
10〜12ビツト程度しか得られず、このような実状
に照らしてみると、仮に16ビツトの精度を有する
仮数部DAC６を用いても、アナログ出力レベル
が1/2，1/4，……と、−6dB単位で下がり、指数
部DAC９で指数切替が行なわれる毎に、全体と
して10〜12ビツトの精度となつてしまい、この結
果、第４図に点線Ｂで示すように、指数切換が行
なわれる範囲（0dB〜−36dB）においては、歪
率値が悪化することになる。このように最大出力
レベル（0dB）付近においては歪率が悪化すると
いう特性は、特にコンパクトデイスクプレーヤな
どのデイジタルオーデイオ機器のように0dBの歪
率値で性能が規定されるシステムにおいては、決
定的な問題となる。
DAC９が共に理想的に16ビツトの精度を有して
いる場合は、第４図に実線Ａで示すように良好な
特性が得られるが、このような精度を実現するこ
とは実際には極めて困難である。すなわち、仮数
部DAC６に関しては、Ｒ−2Rラダー抵抗網８の
各抵抗をトリミングするなどの方法によつて、そ
の誤差を補正し、14〜16ビツトの精度を得ること
が可能であるが、指数部DAC９に関しては、全
ての抵抗をトリミングするには非常に煩雑な作業
を伴い、特にアナログ出力レベルが小さい領域に
おいては十分な精度を確保することが困難であ
る。さらに、指数部DAC９の回路構成上、個々
の抵抗を分離して測定することはできず、結局、
指数部DAC９の精度調整は現実的に不可能であ
る。このため、指数部DAC９の精度としては、
10〜12ビツト程度しか得られず、このような実状
に照らしてみると、仮に16ビツトの精度を有する
仮数部DAC６を用いても、アナログ出力レベル
が1/2，1/4，……と、−6dB単位で下がり、指数
部DAC９で指数切替が行なわれる毎に、全体と
して10〜12ビツトの精度となつてしまい、この結
果、第４図に点線Ｂで示すように、指数切換が行
なわれる範囲（0dB〜−36dB）においては、歪
率値が悪化することになる。このように最大出力
レベル（0dB）付近においては歪率が悪化すると
いう特性は、特にコンパクトデイスクプレーヤな
どのデイジタルオーデイオ機器のように0dBの歪
率値で性能が規定されるシステムにおいては、決
定的な問題となる。
この発明は上述した問題を解決するためになさ
れたもので、指数部DACの精度が従来と同等で
あつても、最大出力レベルでの歪率値を向上させ
ることができ、これにより高ダイナミツクレンジ
を実現することができる浮動小数点形DACを提
供することを目的としている。
れたもので、指数部DACの精度が従来と同等で
あつても、最大出力レベルでの歪率値を向上させ
ることができ、これにより高ダイナミツクレンジ
を実現することができる浮動小数点形DACを提
供することを目的としている。
「課題を解決するための手段」
この発明は、デイジタル入力データをビツトシ
フトせずにそのまま出力するかまたは所定数だけ
ビツトシフトして出力するシフト手段と、このシ
フト手段から出力されるデイジタルデータをアナ
ログ信号に変換するとともに、ｍビツトの分解能
を有するデイジタル・アナログ変換手段と、この
デイジタル・アナログ変換手段から出力されるア
ナログ信号を前記シフト手段のビツトシフト数に
基づいて所定のスイツチを切換えることにより利
得調整するとともに、前記スイツチが切換えられ
た場合はｎビツト（但し、ｎ＜ｍ−１）の調整分
解能を有する利得調整手段とからなり、この利得
調整手段の出力から前記デイジタル入力データに
対応したアナログ信号を出力するようにした浮動
小数点形デイジタル・アナログ変換器において、
前記シフト手段は、前記デイジタル入力データの
うち極性ビツトを除く上位ｍ−ｎビツトの全てに
有効ビツトが存在しないときにのみビツトシフト
動作を行うとともに、前記ビツトシフト動作にお
けるビツトシフト数は、前記デイジタル入力デー
タの極性ビツトを除く上記第ｍ−ｎビツトの桁位
置と、有効ビツトの桁位置との差に基づいて決定
されるように構成されていることを特徴とする。
フトせずにそのまま出力するかまたは所定数だけ
ビツトシフトして出力するシフト手段と、このシ
フト手段から出力されるデイジタルデータをアナ
ログ信号に変換するとともに、ｍビツトの分解能
を有するデイジタル・アナログ変換手段と、この
デイジタル・アナログ変換手段から出力されるア
ナログ信号を前記シフト手段のビツトシフト数に
基づいて所定のスイツチを切換えることにより利
得調整するとともに、前記スイツチが切換えられ
た場合はｎビツト（但し、ｎ＜ｍ−１）の調整分
解能を有する利得調整手段とからなり、この利得
調整手段の出力から前記デイジタル入力データに
対応したアナログ信号を出力するようにした浮動
小数点形デイジタル・アナログ変換器において、
前記シフト手段は、前記デイジタル入力データの
うち極性ビツトを除く上位ｍ−ｎビツトの全てに
有効ビツトが存在しないときにのみビツトシフト
動作を行うとともに、前記ビツトシフト動作にお
けるビツトシフト数は、前記デイジタル入力デー
タの極性ビツトを除く上記第ｍ−ｎビツトの桁位
置と、有効ビツトの桁位置との差に基づいて決定
されるように構成されていることを特徴とする。
「作用」
上記の構成によれば、デイジタル入力データの
うち極性ビツトを除く上位ｍ−ｎビツトの何れか
に有効ビツトが存在する場合はビツトシフトが行
われず、デイジタル・アナログ変換手段の分解能
が有効に利用される。一方、これ以外の場合に
は、有効ビツトの桁位置に応じてビツトシフト数
が決定されるか、桁落ちによる歪が抑制される。
うち極性ビツトを除く上位ｍ−ｎビツトの何れか
に有効ビツトが存在する場合はビツトシフトが行
われず、デイジタル・アナログ変換手段の分解能
が有効に利用される。一方、これ以外の場合に
は、有効ビツトの桁位置に応じてビツトシフト数
が決定されるか、桁落ちによる歪が抑制される。
「実施例」
以下、図面を参照して、この発明の実施例につ
いて説明する。
いて説明する。
第１図はこの発明の一実施例の構成を示す図で
あり、この図において、従来の構成と異なる点は
シフト数検出回路３であり、このシフト数検出回
路３を構成要素するシフト処理部１は、仮数部
DAC６の精度が、指数部DAC９の精度より高い
範囲においては、入力データI0〜I20のシフトを行
わないように構成されている。
あり、この図において、従来の構成と異なる点は
シフト数検出回路３であり、このシフト数検出回
路３を構成要素するシフト処理部１は、仮数部
DAC６の精度が、指数部DAC９の精度より高い
範囲においては、入力データI0〜I20のシフトを行
わないように構成されている。
ここで、例えば、16ビツトの仮数部DAC６の
みについて考えると、アナログ出力信号のレベル
が最大である0dBにおいては、歪率値が0.00125
％であり、このレベルが小となると、レベルに反
比例して歪率値が増加し、約−24dBとなつたと
ころで歪率値が0.02％となる。この値は、指数部
DAC９の精度（12ビツト）にほぼ対応している。
したがつて、仮数部DAC６の精度が、指数部
DAC９の精度より高い範囲（０〜−24dBの範
囲）においては、シフト処理部１におけるシフ
ト、すなわち指数切替を行わず、これにより仮数
部DAC６性能を十分に発揮させるようにする。
そして、仮数部DAC６の精度が指数部DAC９の
精度とほぼ同一となつたところで、指数切替を行
うようにする。具体的には、第２図ハに示すよう
に、アナログレベルが０〜−24dBの範囲におい
ては、シフト数S0としてシフト（指数切替）を行
わないようにし、以下−30dB，−36dB，……と、
−6dB単位で、シフト数S1，S2……として、シフ
トを行うようにする。この場合、デイジタルシフ
ト回路４からは、第２図イに示す入力データI20
〜I0の内、点線矢印（←−−−→）で示す範囲の
値が、仮数データM14〜M0として出力される。
また、正弦波に対応した入力データをアナログ信
号に変換する場合、シフト数S0〜S6は第３図ロに
示すように割り当てられる。
みについて考えると、アナログ出力信号のレベル
が最大である0dBにおいては、歪率値が0.00125
％であり、このレベルが小となると、レベルに反
比例して歪率値が増加し、約−24dBとなつたと
ころで歪率値が0.02％となる。この値は、指数部
DAC９の精度（12ビツト）にほぼ対応している。
したがつて、仮数部DAC６の精度が、指数部
DAC９の精度より高い範囲（０〜−24dBの範
囲）においては、シフト処理部１におけるシフ
ト、すなわち指数切替を行わず、これにより仮数
部DAC６性能を十分に発揮させるようにする。
そして、仮数部DAC６の精度が指数部DAC９の
精度とほぼ同一となつたところで、指数切替を行
うようにする。具体的には、第２図ハに示すよう
に、アナログレベルが０〜−24dBの範囲におい
ては、シフト数S0としてシフト（指数切替）を行
わないようにし、以下−30dB，−36dB，……と、
−6dB単位で、シフト数S1，S2……として、シフ
トを行うようにする。この場合、デイジタルシフ
ト回路４からは、第２図イに示す入力データI20
〜I0の内、点線矢印（←−−−→）で示す範囲の
値が、仮数データM14〜M0として出力される。
また、正弦波に対応した入力データをアナログ信
号に変換する場合、シフト数S0〜S6は第３図ロに
示すように割り当てられる。
このような構成によれば、第４図に一点鎖線Ｃ
で示すように、指数部DAC９の精度が従来と同
等であつても、最大出力レベル（0dB）付近にお
ける歪率値を向上させることができ、高ダイナミ
ツクレンジを得ることができる。
で示すように、指数部DAC９の精度が従来と同
等であつても、最大出力レベル（0dB）付近にお
ける歪率値を向上させることができ、高ダイナミ
ツクレンジを得ることができる。
ここで、その他の実施例としては、第４図に２
点鎖線Ｄで示すように、上述した一実施例によつ
て得られる１点鎖線Ｃで示す特性と、従来の構成
で得られる点線Ｂで示す特性の互いに良い部分を
組み合わせた特性とすることも可能である。
点鎖線Ｄで示すように、上述した一実施例によつ
て得られる１点鎖線Ｃで示す特性と、従来の構成
で得られる点線Ｂで示す特性の互いに良い部分を
組み合わせた特性とすることも可能である。
なお、上述した一実施例の構成以外に、指数部
DACのアナログ出力を仮数部DACに入力し、こ
の仮数部DACから、デイジタル入力データに対
応したアナログ信号を得る構成の浮動小数点形
DACに適用しても勿論構わない。
DACのアナログ出力を仮数部DACに入力し、こ
の仮数部DACから、デイジタル入力データに対
応したアナログ信号を得る構成の浮動小数点形
DACに適用しても勿論構わない。
「発明の効果」
以上説明したように、この発明によれば、デイ
ジタル入力データのうち極性ビツトを除く上位ｍ
−ｎビツトの何れかに有効ビツトが存在する場合
はビツトシフトが行われないから、デイジタル・
アナログ変換手段の分解能を有効に利用すること
ができる。一方、これ以外の場合には、有効ビツ
トの桁位置に応じてビツトシフト数が決定される
から、桁落ちによる歪を抑制することが可能であ
る。従つて、デイジタル入力データのレベルが高
い場合においても低い場合においても歪率を抑制
し、データレベルの全域に亙つて高いダイナミツ
クレンジを確保するという効果が得られる。
ジタル入力データのうち極性ビツトを除く上位ｍ
−ｎビツトの何れかに有効ビツトが存在する場合
はビツトシフトが行われないから、デイジタル・
アナログ変換手段の分解能を有効に利用すること
ができる。一方、これ以外の場合には、有効ビツ
トの桁位置に応じてビツトシフト数が決定される
から、桁落ちによる歪を抑制することが可能であ
る。従つて、デイジタル入力データのレベルが高
い場合においても低い場合においても歪率を抑制
し、データレベルの全域に亙つて高いダイナミツ
クレンジを確保するという効果が得られる。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図は同実施例におけるデイジタル入
力データI21〜I0とシフト数S0〜S6との関係を従来
と比較して説明するための図、第３図は同実施例
におけるアナログ出力レベルとシフト数S0〜S6と
の関係を従来と比較して説明するための図、第４
図は同実施例におけるアナログ出力レベルと全高
調波歪率との関係を従来と比較して示したグラフ
である。 １……シフト処理部（シフト手段）、３……シ
フト数検出回路（シフト手段）、４……デイジタ
ルシフト回路（利得調整手段）、６……仮数部
DAC（デイジタル・アナログ変換手段）、９……
指数部DAC（利得調整手段）。
ツク図、第２図は同実施例におけるデイジタル入
力データI21〜I0とシフト数S0〜S6との関係を従来
と比較して説明するための図、第３図は同実施例
におけるアナログ出力レベルとシフト数S0〜S6と
の関係を従来と比較して説明するための図、第４
図は同実施例におけるアナログ出力レベルと全高
調波歪率との関係を従来と比較して示したグラフ
である。 １……シフト処理部（シフト手段）、３……シ
フト数検出回路（シフト手段）、４……デイジタ
ルシフト回路（利得調整手段）、６……仮数部
DAC（デイジタル・アナログ変換手段）、９……
指数部DAC（利得調整手段）。
Claims (1)
- 【特許請求の範囲】 １ デイジタル入力データをビツトシフトせずに
そのまま出力するかまたは所定数だけビツトシフ
トして出力するシフト手段と、 このシフト手段から出力されるデイジタルデー
タをアナログ信号に変換するとともに、ｍビツト
の分解能を有するデイジタル・アナログ変換手段
と、 このデイジタル・アナログ変換手段から出力さ
れるアナログ信号を前記シフト手段のビツトシフ
ト数に基づいて所定のスイツチを切換えることに
より利得調整するとともに、前記スイツチが切換
えられた場合はｎビツト（但し、ｎ＜ｍ−１）の
調整分解能を有する利得調整手段と からなり、この利得調整手段の出力から前記デイ
ジタル入力データに対応したアナログ信号を出力
するようにした浮動小数点形デイジタル・アナロ
グ変換器において、 前記シフト手段は、前記デイジタル入力データ
のうち極性ビツトを除く上位ｍ−ｎビツトの全て
に有効ビツトが存在しないときにのみビツトシフ
ト動作を行うとともに、 前記ビツトシフト動作におけるビツトシフト数
は、前記デイジタル入力データの極性ビツトを除
く上位第ｍ−ｎビツトの桁位置と、有効ビツトの
桁位置との差に基づいて決定されるように構成さ
れている ことを特徴とする浮動小数点形デイジタル・アナ
ログ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034903A JPH01209817A (ja) | 1988-02-17 | 1988-02-17 | 浮動少数点形ディジタル・アナログ変換器 |
| US07/311,059 US4951054A (en) | 1988-02-17 | 1989-02-16 | Floating-point digital-to-analog converting system |
| DE68926689T DE68926689T2 (de) | 1988-02-17 | 1989-02-17 | Gleitkomma-DA-Wandler |
| SG1996003129A SG43857A1 (en) | 1988-02-17 | 1989-02-17 | Floating-point digital-to analog converter |
| EP89102708A EP0329148B1 (en) | 1988-02-17 | 1989-02-17 | Floating-point digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034903A JPH01209817A (ja) | 1988-02-17 | 1988-02-17 | 浮動少数点形ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01209817A JPH01209817A (ja) | 1989-08-23 |
| JPH0574249B2 true JPH0574249B2 (ja) | 1993-10-18 |
Family
ID=12427145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034903A Granted JPH01209817A (ja) | 1988-02-17 | 1988-02-17 | 浮動少数点形ディジタル・アナログ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4951054A (ja) |
| EP (1) | EP0329148B1 (ja) |
| JP (1) | JPH01209817A (ja) |
| DE (1) | DE68926689T2 (ja) |
| SG (1) | SG43857A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021785A (en) * | 1984-10-04 | 1991-06-04 | Yamaha Corporation | Floating point digital to analog converter with bias to establish range midpoint |
| DE4002501A1 (de) * | 1990-01-29 | 1991-08-01 | Thomson Brandt Gmbh | Verfahren zur umwandlung von digitalen signalen in analoge signale |
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| US5684483A (en) * | 1996-06-17 | 1997-11-04 | Tritech Microelectronics | Floating point digital to analog converter |
| US7601132B2 (en) * | 2005-08-16 | 2009-10-13 | Nichols Therapy Systems, Llc | Method and apparatus for applying traction to the spinal column |
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| EP2690172A1 (en) | 2012-07-23 | 2014-01-29 | Genticel | CYAA-based chimeric proteins comprising a heterologous polypeptide and their uses in the induction of immune responses |
| US8912936B1 (en) * | 2013-05-30 | 2014-12-16 | Analog Devices Technology | Electric signal conversion |
| US11308290B2 (en) | 2017-04-17 | 2022-04-19 | Octavo Systems Llc | Mixed signal computer architecture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2430018C3 (de) * | 1974-06-22 | 1980-03-13 | Deutsche Texaco Ag, 2000 Hamburg | Anordnung zur stufenlosen Kompression digital gespeicherter Datenfolgen zwecks analoger Wiedergabe |
| JPS5347259A (en) * | 1976-10-12 | 1978-04-27 | Hitachi Ltd | Non-linear load circuit |
| US4177457A (en) * | 1977-12-12 | 1979-12-04 | Texaco Inc. | Floating point playback system |
| JPS6187431A (ja) * | 1984-10-04 | 1986-05-02 | Nippon Gakki Seizo Kk | デジタル・アナログ変換回路 |
| JPH0712150B2 (ja) * | 1985-04-19 | 1995-02-08 | ヤマハ株式会社 | ディジタル・アナログ変換器 |
-
1988
- 1988-02-17 JP JP63034903A patent/JPH01209817A/ja active Granted
-
1989
- 1989-02-16 US US07/311,059 patent/US4951054A/en not_active Expired - Lifetime
- 1989-02-17 SG SG1996003129A patent/SG43857A1/en unknown
- 1989-02-17 EP EP89102708A patent/EP0329148B1/en not_active Expired - Lifetime
- 1989-02-17 DE DE68926689T patent/DE68926689T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68926689T2 (de) | 1996-10-31 |
| DE68926689D1 (de) | 1996-07-25 |
| US4951054A (en) | 1990-08-21 |
| EP0329148B1 (en) | 1996-06-19 |
| JPH01209817A (ja) | 1989-08-23 |
| EP0329148A2 (en) | 1989-08-23 |
| EP0329148A3 (en) | 1992-10-14 |
| SG43857A1 (en) | 1997-11-14 |
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