JPH05175851A - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
- Publication number
- JPH05175851A JPH05175851A JP35513191A JP35513191A JPH05175851A JP H05175851 A JPH05175851 A JP H05175851A JP 35513191 A JP35513191 A JP 35513191A JP 35513191 A JP35513191 A JP 35513191A JP H05175851 A JPH05175851 A JP H05175851A
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- JP
- Japan
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- analog
- circuit
- digital
- capacitor
- sample
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- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】高精度・高安定化を実現し、従来のラダ―抵抗
型デジタル／アナログ変換器の問題点を解決できるデジ
タルオーデイオ機器のデジタル／アナログ変換器の提供
を課題とする。 【構成】デジタル／アナログ変換器は、電流パルスで出
力する１ビットデジタル／アナログ変換回路を有し、そ
の出力にコンデンサから成る積分回路と、その積分電圧
をサンプルしホ―ルドするサンプル・ホ―ルド回路と同
積分電圧を放電させるリセット回路をからなる。
型デジタル／アナログ変換器の問題点を解決できるデジ
タルオーデイオ機器のデジタル／アナログ変換器の提供
を課題とする。 【構成】デジタル／アナログ変換器は、電流パルスで出
力する１ビットデジタル／アナログ変換回路を有し、そ
の出力にコンデンサから成る積分回路と、その積分電圧
をサンプルしホ―ルドするサンプル・ホ―ルド回路と同
積分電圧を放電させるリセット回路をからなる。
Description
【０００１】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】従来のデジタルオ―ディオ機器に於ける
デジタル／アナログ変換器は、デジタル信号処理回路か
らのＮビットのデジタル信号を、 （１）Ｎビットのラダ―抵抗型のデジタル／アナログ変
換器により、アナログ階段波に直接変換する方式 （２）デルタ・シグマ変調により高精度時間制御された
パルス幅叉はパルス密度に変換する１ビットＤＡ変換の
方式 の２種類の方式が主流である。しかしながら、各々のデ
ジタル／アナログ変換方式には、以下に示す問題点があ
る。
デジタル／アナログ変換器は、デジタル信号処理回路か
らのＮビットのデジタル信号を、 （１）Ｎビットのラダ―抵抗型のデジタル／アナログ変
換器により、アナログ階段波に直接変換する方式 （２）デルタ・シグマ変調により高精度時間制御された
パルス幅叉はパルス密度に変換する１ビットＤＡ変換の
方式 の２種類の方式が主流である。しかしながら、各々のデ
ジタル／アナログ変換方式には、以下に示す問題点があ
る。
【０００３】上記（１）のラダ―抵抗型のデジタル／ア
ナログ変換器に於いては、Ｎビット（Ｎ＝１６〜２０）
各々に２のベキ乗の重み付けが必要であることより、微
少信号再生に於ける直線性に難があると同時に変換精度
についても温度変化や経時変化の影響を受け易いという
欠点がある。
ナログ変換器に於いては、Ｎビット（Ｎ＝１６〜２０）
各々に２のベキ乗の重み付けが必要であることより、微
少信号再生に於ける直線性に難があると同時に変換精度
についても温度変化や経時変化の影響を受け易いという
欠点がある。
【０００４】上記（２）のデルタ・シグマ変調による１
ビットデジタル／アナログ変換の方式では、高速で一定
振幅のパルスの幅叉は密度で変調を施すため、後段に高
次のロ―パスフィルタ（以後、ＬＰＦと言う）が必要に
なり、ＬＰＦによる聴感上の品質低下、即ち、位相特性
の劣化による歪、遅延時間の増大が発生するという欠点
がある。
ビットデジタル／アナログ変換の方式では、高速で一定
振幅のパルスの幅叉は密度で変調を施すため、後段に高
次のロ―パスフィルタ（以後、ＬＰＦと言う）が必要に
なり、ＬＰＦによる聴感上の品質低下、即ち、位相特性
の劣化による歪、遅延時間の増大が発生するという欠点
がある。
【０００５】
【発明が解決しようとする課題】この発明は、上記従来
技術の問題点を解決し、高品質なデジタル／アナログ変
換器を提供することにある。
技術の問題点を解決し、高品質なデジタル／アナログ変
換器を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
【０００７】本発明に係わるデジタル／アナログ変換器
は、電流パルスで出力する１ビットデジタル／アナログ
変換回路を有し、その出力にコンデンサから成る積分回
路と、その積分電圧をサンプルしホ―ルドするサンプル
・ホ―ルド回路と同積分電圧を放電させるリセット回路
を有することを特徴とする。
は、電流パルスで出力する１ビットデジタル／アナログ
変換回路を有し、その出力にコンデンサから成る積分回
路と、その積分電圧をサンプルしホ―ルドするサンプル
・ホ―ルド回路と同積分電圧を放電させるリセット回路
を有することを特徴とする。
【０００８】
【発明の作用・効果】デジタル信号処理回路からのＮビ
ットのデジタル信号を、高精度の時間制御により、一定
振幅の電流パルスの幅叉は密度に変換し、コンデンサに
よる定電流積分回路を介して積分後、サンプル・ホ―ル
ド回路を介して、ラダ―抵抗型デジタル／アナログ変換
器のアナログ出力と類似したアナログの階段波を得るよ
うにしたものである。
ットのデジタル信号を、高精度の時間制御により、一定
振幅の電流パルスの幅叉は密度に変換し、コンデンサに
よる定電流積分回路を介して積分後、サンプル・ホ―ル
ド回路を介して、ラダ―抵抗型デジタル／アナログ変換
器のアナログ出力と類似したアナログの階段波を得るよ
うにしたものである。
【０００９】これにより、高精度・高安定化を実現し、
従来のラダ―抵抗型デジタル／アナログ変換器の問題点
を解決できるのである。
従来のラダ―抵抗型デジタル／アナログ変換器の問題点
を解決できるのである。
【００１０】また、こうして得られたアナログ階段波
は、既に同一出願人より提案されているアナログ階段波
間のデ―タを結び合わせ、滑らかなアナログ波形にし、
後段のＬＰＦの省略を可能とする技術（特願平３−２５
８４３４号、特願平３−２６９１２１号、特願平３−２
９０８１２号、特願平３−２９０８１３号）と結合させ
ることが可能であり、高精度・高安定さらに位相歪の発
生しない高品質なデジタル／アナログ変換器の構築を可
能とすることができる。
は、既に同一出願人より提案されているアナログ階段波
間のデ―タを結び合わせ、滑らかなアナログ波形にし、
後段のＬＰＦの省略を可能とする技術（特願平３−２５
８４３４号、特願平３−２６９１２１号、特願平３−２
９０８１２号、特願平３−２９０８１３号）と結合させ
ることが可能であり、高精度・高安定さらに位相歪の発
生しない高品質なデジタル／アナログ変換器の構築を可
能とすることができる。
【００１１】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１２】実施例 （図１） この実施例は本発明に係わるデジタル／アナログ変換器
に関するものである。
に関するものである。
【００１３】図１に於いて、公知のデジタル信号処理回
路（図示せず）からのＮビットのデジタル信号は、１ビ
ットデジタル／アナログ変換回路ＤＡによって各サンプ
リング点での一定振幅（振幅＝ｉ）の電流パルスの幅叉
は密度に変換される。
路（図示せず）からのＮビットのデジタル信号は、１ビ
ットデジタル／アナログ変換回路ＤＡによって各サンプ
リング点での一定振幅（振幅＝ｉ）の電流パルスの幅叉
は密度に変換される。
【００１４】１ビットデジタル／アナログ変換回路ＤＡ
の出力には、コンデンサＣが接続され、 Ｖ＝（∫ｉ ｄｔ）／Ｃ の定電流積分が実施され、電流パルスの幅叉は密度に応
じたアナログ電圧Ｖが、コンデンサＣの端子間に発生す
る。
の出力には、コンデンサＣが接続され、 Ｖ＝（∫ｉ ｄｔ）／Ｃ の定電流積分が実施され、電流パルスの幅叉は密度に応
じたアナログ電圧Ｖが、コンデンサＣの端子間に発生す
る。
【００１５】このアナログ電圧Ｖは、さらにサンプリン
グ周期に同期してサンプルしホ―ルドするサンプル・ホ
―ルド回路ＳＨを介してアナログ階段波に整形され出力
信号となる。
グ周期に同期してサンプルしホ―ルドするサンプル・ホ
―ルド回路ＳＨを介してアナログ階段波に整形され出力
信号となる。
【００１６】また、リセット回路ＲＳは、サンプル・ホ
―ルド回路ＳＨがサンプル動作を終了した時点でコンデ
ンサＣの蓄積電荷を放電せしめる目的で付加されてい
る。
―ルド回路ＳＨがサンプル動作を終了した時点でコンデ
ンサＣの蓄積電荷を放電せしめる目的で付加されてい
る。
【００１７】尚、１ビットデジタル／アナログ変換回路
ＤＡ、サンプル・ホ―ルド回路ＳＨ、リセット回路ＲＳ
それぞれは、周知の従来回路をもってして実現可能であ
ることより、詳細については、省略する。
ＤＡ、サンプル・ホ―ルド回路ＳＨ、リセット回路ＲＳ
それぞれは、周知の従来回路をもってして実現可能であ
ることより、詳細については、省略する。
【００１８】図２に、本発明による上記デジタル／アナ
ログ変換器の動作波形例を示す。
ログ変換器の動作波形例を示す。
【００１９】ここに於ける１ビットデジタル／アナログ
変換回路ＤＡは、幅が制御された一定振幅の電流パルス
波形を出力する方式の回路である。
変換回路ＤＡは、幅が制御された一定振幅の電流パルス
波形を出力する方式の回路である。
【００２０】周期τは、サンプリング周期を示し、デジ
タル・デ―タは、このサンプリング周期毎に更新され
る。図２の波形Ａは、サンプリング点でのデジタル・デ
―タを図１の１ビットデジタル／アナログ変換回路ＤＡ
によって幅が制御された一定振幅の電流パルス出力波形
を示すものである。
タル・デ―タは、このサンプリング周期毎に更新され
る。図２の波形Ａは、サンプリング点でのデジタル・デ
―タを図１の１ビットデジタル／アナログ変換回路ＤＡ
によって幅が制御された一定振幅の電流パルス出力波形
を示すものである。
【００２１】波形Ｂは、１ビットデジタル／アナログ変
換回路ＤＡの電流パルス出力が、コンデンサＣにより定
電流積分された電圧波形であり、電流パルスの幅に応じ
て、その波高値が変化することになる。
換回路ＤＡの電流パルス出力が、コンデンサＣにより定
電流積分された電圧波形であり、電流パルスの幅に応じ
て、その波高値が変化することになる。
【００２２】そして、この電圧波形Ｂは、サンプル・ホ
―ルド回路ＳＨのサンプルパルスＴｓのタイミングにて
サンプル・ホ―ルドされ、結果として、サンプル・ホ―
ルド回路ＳＨの出力波形Ｙとしてアナログ電圧階段波に
整形される。また、アナログ電圧波形Ｂは、リセット回
路ＲＳのリセットパルスＴｄのタイミングで零電圧にリ
セットされ、次サイクルの積分動作に備えられる。
―ルド回路ＳＨのサンプルパルスＴｓのタイミングにて
サンプル・ホ―ルドされ、結果として、サンプル・ホ―
ルド回路ＳＨの出力波形Ｙとしてアナログ電圧階段波に
整形される。また、アナログ電圧波形Ｂは、リセット回
路ＲＳのリセットパルスＴｄのタイミングで零電圧にリ
セットされ、次サイクルの積分動作に備えられる。
【００２３】図３に、本発明によるデジタル／アナログ
変換器の他の動作波形例を示す。
変換器の他の動作波形例を示す。
【００２４】ここに於ける１ビットデジタル／アナログ
変換回路ＤＡは、密度が制御された一定振幅の電流パル
ス波形を出力する方式の回路である。
変換回路ＤＡは、密度が制御された一定振幅の電流パル
ス波形を出力する方式の回路である。
【００２５】図２に於いては、電流パルスＡは、１ビッ
トデジタル／アナログ変換回路ＤＡによりパルス幅を制
御される場合を示したが、実際の回路においては、電流
パルスのＯＮとＯＦＦの基準クロック・タイミングから
の遅延時間に差が生じやすく、出力として得られる電圧
値のオフセット値を大きくしてしまう可能性がある。こ
れを防止する意味で電流パルスＡをデジタル・デ―タに
応じた数（密度）に変換する１ビットデジタル／アナロ
グ変換回路ＤＡの方式が従来より知られている。
トデジタル／アナログ変換回路ＤＡによりパルス幅を制
御される場合を示したが、実際の回路においては、電流
パルスのＯＮとＯＦＦの基準クロック・タイミングから
の遅延時間に差が生じやすく、出力として得られる電圧
値のオフセット値を大きくしてしまう可能性がある。こ
れを防止する意味で電流パルスＡをデジタル・デ―タに
応じた数（密度）に変換する１ビットデジタル／アナロ
グ変換回路ＤＡの方式が従来より知られている。
【００２６】図３の実施例波形図は、この方式の１ビッ
トデジタル／アナログ変換回路ＤＡを採用しても問題な
く動作することを示している。
トデジタル／アナログ変換回路ＤＡを採用しても問題な
く動作することを示している。
【００２７】周期τは、サンプリング周期を示し、デジ
タル・デ―タは、このサンプリング周期毎に更新され
る。図３の波形Ａは、サンプリング点でのデジタル・デ
―タを図１の１ビットデジタル／アナログ変換回路ＤＡ
によって密度が制御された一定振幅の電流パルス出力波
形を示すものである。
タル・デ―タは、このサンプリング周期毎に更新され
る。図３の波形Ａは、サンプリング点でのデジタル・デ
―タを図１の１ビットデジタル／アナログ変換回路ＤＡ
によって密度が制御された一定振幅の電流パルス出力波
形を示すものである。
【００２８】波形Ｂは、図２と同様にアナログ変換回路
ＤＡの電流パルス出力が、コンデンサＣにより定電流積
分された電圧波形であり、電流パルスの密度に応じて、
その波高値が変化することになる。
ＤＡの電流パルス出力が、コンデンサＣにより定電流積
分された電圧波形であり、電流パルスの密度に応じて、
その波高値が変化することになる。
【００２９】そして、この電圧波形Ｂは、サンプル・ホ
―ルド回路ＳＨのサンプルパルスＴｓのタイミングにて
サンプル・ホ―ルドされ、結果として、サンプル・ホ―
ルド回路ＳＨの出力波形Ｙとしてアナログ電圧階段波に
整形される。また、アナログ電圧波形Ｂは、リセット回
路ＲＳのリセットパルスＴｄのタイミングで零電圧にリ
セットされ、次サイクルの積分動作に備えられる。
―ルド回路ＳＨのサンプルパルスＴｓのタイミングにて
サンプル・ホ―ルドされ、結果として、サンプル・ホ―
ルド回路ＳＨの出力波形Ｙとしてアナログ電圧階段波に
整形される。また、アナログ電圧波形Ｂは、リセット回
路ＲＳのリセットパルスＴｄのタイミングで零電圧にリ
セットされ、次サイクルの積分動作に備えられる。
【００３０】以上、本発明によれば、高精度な時間制御
による高精度・高安定なアナログ階段波形を再生するこ
とが可能となる。
による高精度・高安定なアナログ階段波形を再生するこ
とが可能となる。
【図１】実施例に係わるデジタル／アナログ変換器の構
成図
成図
【図２】実施例に係わるデジタル／アナログ変換器の動
作を説明するための波形図
作を説明するための波形図
【図３】実施例に係わるデジタル／アナログ変換器の動
作を説明するための他の波形図
作を説明するための他の波形図
ＤＡ １ビットデジタル／アナログ変換回
路 ＲＳ リセット回路 ＳＨ サンプル・ホ―ルド回路 Ｔｓ サンプルパルス波形 Ｔｄ リセットパルス波形
路 ＲＳ リセット回路 ＳＨ サンプル・ホ―ルド回路 Ｔｓ サンプルパルス波形 Ｔｄ リセットパルス波形
Claims (1)
- 【請求項１】電流パルスで出力する１ビットデジタル／
アナログ変換回路を有し、その出力にコンデンサから成
る積分回路と、その積分電圧をサンプルしホ―ルドする
サンプル・ホ―ルド回路と同積分電圧を放電させるリセ
ット回路を有することを特徴とするデジタル／アナログ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35513191A JPH05175851A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35513191A JPH05175851A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175851A true JPH05175851A (ja) | 1993-07-13 |
Family
ID=18442121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35513191A Pending JPH05175851A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19630052A1 (de) * | 1996-07-25 | 1997-07-10 | Siemens Ag | Nach einem Sigma-Delta-Verfahren arbeitender Digital/Analog-Wandler |
| WO2010002714A1 (en) * | 2008-07-01 | 2010-01-07 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
-
1991
- 1991-12-19 JP JP35513191A patent/JPH05175851A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19630052A1 (de) * | 1996-07-25 | 1997-07-10 | Siemens Ag | Nach einem Sigma-Delta-Verfahren arbeitender Digital/Analog-Wandler |
| WO2010002714A1 (en) * | 2008-07-01 | 2010-01-07 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
| US7764213B2 (en) | 2008-07-01 | 2010-07-27 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
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