JPH04133521A - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
- Publication number
- JPH04133521A JPH04133521A JP25423490A JP25423490A JPH04133521A JP H04133521 A JPH04133521 A JP H04133521A JP 25423490 A JP25423490 A JP 25423490A JP 25423490 A JP25423490 A JP 25423490A JP H04133521 A JPH04133521 A JP H04133521A
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- Japan
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- analog
- clock
- digital
- signal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000005070 sampling Methods 0.000 abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 101150103383 phiA gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタル信号をアナログ信号に変換するデジ
タル／アナログ（Ｄ／Ａ）変換器に関する。
タル／アナログ（Ｄ／Ａ）変換器に関する。
［従来の技術］
従来、Ｄ／Ａ変換器はアナログ出力の確定時間が短いも
の程高価であった。そのため短い確定時間のアナログ出
力を得るためにはＤ／Ａ変換速度がデジタル信号のクロ
ック周波数より速いＤ／Ａ変換器を用いることが多い。
の程高価であった。そのため短い確定時間のアナログ出
力を得るためにはＤ／Ａ変換速度がデジタル信号のクロ
ック周波数より速いＤ／Ａ変換器を用いることが多い。
［発明が解決しようとする課題］
しかしながら、従来この種Ｄ／Ａ変換器では出力のアナ
ログ信号が確定するタイミングが上記クロックタイミン
グからほぼ一定時間だけ遅延してしまう、このため、変
換対象のデジタル信号に同期して上記アナログ信号を使
用できないという不具合があった。
ログ信号が確定するタイミングが上記クロックタイミン
グからほぼ一定時間だけ遅延してしまう、このため、変
換対象のデジタル信号に同期して上記アナログ信号を使
用できないという不具合があった。
そこで、本発明の目的は、このような不具合を解消し、
Ｄ／Ａ変換処理時間をデジタル信号の発生周期と同じに
してもデジタル信号に同期した確定のアナログ出力を得
ることの可能なデジタル／アナログ変換器を提供するこ
とにある。
Ｄ／Ａ変換処理時間をデジタル信号の発生周期と同じに
してもデジタル信号に同期した確定のアナログ出力を得
ることの可能なデジタル／アナログ変換器を提供するこ
とにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、デジタル
信号を当該デジタル信号の発生周期と同じ処理速度でア
ナログ信号に変換するデジタル／アナログ変換回路と、
該デジタル／アナログ変換回路により変換されたアナロ
グ信号を前記デジタル信号の発生周期に同期して保持出
力するサンプルホールド回路とを具えたことを特徴とす
る。
信号を当該デジタル信号の発生周期と同じ処理速度でア
ナログ信号に変換するデジタル／アナログ変換回路と、
該デジタル／アナログ変換回路により変換されたアナロ
グ信号を前記デジタル信号の発生周期に同期して保持出
力するサンプルホールド回路とを具えたことを特徴とす
る。
［作 用］
本発明は、デジタル／アナログ変換回路の処理速度をデ
ジタル信号の発生周期と同じにすると、アナログ信号の
確定タイミングもデジタル信号の発生周期から一定時間
後となることに看目し、アナログ信号が確定した後のデ
ジタル信号の発生タイミングでこのアナログ信号をサン
プルホールドすることによりデジタル信号と同タイミン
グの１周期遅れのアナログ信号を作成する。
ジタル信号の発生周期と同じにすると、アナログ信号の
確定タイミングもデジタル信号の発生周期から一定時間
後となることに看目し、アナログ信号が確定した後のデ
ジタル信号の発生タイミングでこのアナログ信号をサン
プルホールドすることによりデジタル信号と同タイミン
グの１周期遅れのアナログ信号を作成する。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の実施例を示すＤ／Ａ変換器の概略構成
を示す。第２図はその各部における動作タイミングおよ
び信号の波形を示す。
を示す。第２図はその各部における動作タイミングおよ
び信号の波形を示す。
第１図において符号１はＤ／Ａ変換器、符号２はＤ／Ａ
変換器１の内部のＤ／Ａ変換回路を示す。符号２１は入
力のデジタル信号をラッチ（保持）する信号ラッチ回路
を示す。
変換器１の内部のＤ／Ａ変換回路を示す。符号２１は入
力のデジタル信号をラッチ（保持）する信号ラッチ回路
を示す。
符号２２はカレントスイッチを有する電流源を示す符号
２３はＲ−２Ｒ抵抗ネツトワーク、２４はクロックトラ
イバを示す。Ｄ／Ａ変換回路１には従来からよく用いら
れている各種回路を用いることができるので詳細な説明
を省略する。
２３はＲ−２Ｒ抵抗ネツトワーク、２４はクロックトラ
イバを示す。Ｄ／Ａ変換回路１には従来からよく用いら
れている各種回路を用いることができるので詳細な説明
を省略する。
符号３はＤ／Ａ変換器１の内部に設けられた本発明に関
わるサンプルホールド回路を示す。符号３１は増幅器、
３２はサンプリング用スイッチを示す。
わるサンプルホールド回路を示す。符号３１は増幅器、
３２はサンプリング用スイッチを示す。
符号３３は電圧保持用コンデンサ、符号３４はサンプリ
ングクロックφ５ＣＬＫを発生するサンプリングクロッ
クトライバである。
ングクロックφ５ＣＬＫを発生するサンプリングクロッ
クトライバである。
次に第１図の回路動作について第２図を用いて説明する
。第１図において端子Ｂ１〜Ｂ８に入力されたＤ／Ａ変
換対象の８ビツトのディジタルビデオ情報ＶＩＤＥＯＤ
ＡＴＡはラッチ回路２１において、クロックトライバ２
４からのクロックすなわち、デジタルビデオ情報の発生
周期に同期したクロックＣＬＫを増幅したクロックφＣ
ＬＫに同期してラッチされる（第２図のタイミングＴＩ
）。
。第１図において端子Ｂ１〜Ｂ８に入力されたＤ／Ａ変
換対象の８ビツトのディジタルビデオ情報ＶＩＤＥＯＤ
ＡＴＡはラッチ回路２１において、クロックトライバ２
４からのクロックすなわち、デジタルビデオ情報の発生
周期に同期したクロックＣＬＫを増幅したクロックφＣ
ＬＫに同期してラッチされる（第２図のタイミングＴＩ
）。
ラッチ回路２１からの出力によって電流源２２内のカレ
ントスイッチのスイッチングにより各ラッチ信号がアナ
ログ電流に変換される。
ントスイッチのスイッチングにより各ラッチ信号がアナ
ログ電流に変換される。
電流源２２からの出力はＲ−２Ｒ抵抗ネツトワークを介
してデジタル値に対応のアナログ電流φＡに変換される
。タイミングＴ２で確定したアナログ電流φＡはサンプ
ルホールド回路３内の増幅器３１を通り、クロックφＣ
ＬＫに基き作成されたサンプリングクロックφ５ＣＬＫ
のオン状態のときだけ導通するサンプリングスイッチ３
２によってタイミング■３でサンプルされる。
してデジタル値に対応のアナログ電流φＡに変換される
。タイミングＴ２で確定したアナログ電流φＡはサンプ
ルホールド回路３内の増幅器３１を通り、クロックφＣ
ＬＫに基き作成されたサンプリングクロックφ５ＣＬＫ
のオン状態のときだけ導通するサンプリングスイッチ３
２によってタイミング■３でサンプルされる。
電圧保持用コンデンサ３３はサンプリングスイッチ３２
のオンの導通状態の間に充電され、サンプリングスイッ
チが開放された時点でアナログ電圧を保持する。サンプ
リングクロックφ５ＣＬＫがオフの状態の間は、電圧保
持用コンデンサ３３から蓄積された電圧が出力される。
のオンの導通状態の間に充電され、サンプリングスイッ
チが開放された時点でアナログ電圧を保持する。サンプ
リングクロックφ５ＣＬＫがオフの状態の間は、電圧保
持用コンデンサ３３から蓄積された電圧が出力される。
以下、Ｄ／Ａ変換回路２によってデジタルビデオ信号を
人力し、Ｄ／Ａ ’変換を行うと、変換後のアナログ出
力は第２図に示すように、クロックφＣＬＫに対して一
定時間遅れて確定される。しかしながらアナログ出力を
、サンプルホールドクロツタドライバ３４からのクロッ
ク周波数φ５ＣＬＫでサンプルホールドして出力するこ
とによりクロックψＣＬＫに周期し、１周期分の遅れを
持つアナログ出力φＯＵＴが順次得られる。
人力し、Ｄ／Ａ ’変換を行うと、変換後のアナログ出
力は第２図に示すように、クロックφＣＬＫに対して一
定時間遅れて確定される。しかしながらアナログ出力を
、サンプルホールドクロツタドライバ３４からのクロッ
ク周波数φ５ＣＬＫでサンプルホールドして出力するこ
とによりクロックψＣＬＫに周期し、１周期分の遅れを
持つアナログ出力φＯＵＴが順次得られる。
サンプリングクロックトライバ３４からのサンブノング
クロックφ５ＣＬＫにはクロックトライバ２４がらのク
ロックψＣＬＫと同じ周波数の信号を用いて、サンプリ
ングのためにデユーティ−比を小さくするとよい。
クロックφ５ＣＬＫにはクロックトライバ２４がらのク
ロックψＣＬＫと同じ周波数の信号を用いて、サンプリ
ングのためにデユーティ−比を小さくするとよい。
また、デジタル／アナログ変換回路２．サンプリングホ
ールド回路３を同一半導体上や基板上に構成してもよく
、所望の形態で形成すればよい。
ールド回路３を同一半導体上や基板上に構成してもよく
、所望の形態で形成すればよい。
［発明の効果］
以上説明したように、本発明によれば、デジタル信号の
発生周期に対して１周期遅れでアナログ信号が出力され
るので、デジタル信号の発生タイミングに同期してアナ
ログ信号を使用するかできる。
発生周期に対して１周期遅れでアナログ信号が出力され
るので、デジタル信号の発生タイミングに同期してアナ
ログ信号を使用するかできる。
ングを示すタイミングチャートである。
１・・・Ｄ／Ａ変換器、
２・・・Ｄ／Ａ変換回路、
３・・・サンプルホールド回路、
２１・・・ラッチ回路、
２２・・・電流源、
２３・・・Ｒ−２Ｒ抵抗ネツトワーク、２４・・・クロ
ックトライバ、 ３１・・・増幅器、 ３２・・・サンプリングスイッチ、 ３３・・・電圧保持用コンデンサ、 ３４・・・サンプリングクロックトライバ。
ックトライバ、 ３１・・・増幅器、 ３２・・・サンプリングスイッチ、 ３３・・・電圧保持用コンデンサ、 ３４・・・サンプリングクロックトライバ。
第１図は本発明実施例概略の回路構成を示すブロック図
、
、
Claims (1)
- 【特許請求の範囲】 １）デジタル信号を当該デジタル信号の発生周期と同じ
処理速度でアナログ信号に変換するデジタル／アナログ
変換回路と、 該デジタル／アナログ変換回路により変換されたアナロ
グ信号を前記デジタル信号の発生周期に同期して保持出
力するサンプルホールド回路とを具えたことを特徴とす
るデジタル／アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25423490A JPH04133521A (ja) | 1990-09-26 | 1990-09-26 | デジタル／アナログ変換器 |
| US07/704,201 US5272544A (en) | 1990-05-29 | 1991-05-23 | Digital/analog converter and image processing apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25423490A JPH04133521A (ja) | 1990-09-26 | 1990-09-26 | デジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133521A true JPH04133521A (ja) | 1992-05-07 |
Family
ID=17262132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25423490A Pending JPH04133521A (ja) | 1990-05-29 | 1990-09-26 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133521A (ja) |
-
1990
- 1990-09-26 JP JP25423490A patent/JPH04133521A/ja active Pending
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