KR100206901B1

KR100206901B1 - 펄스의 네가티브 지연장치

Info

Publication number: KR100206901B1
Application number: KR1019960012879A
Authority: KR
Inventors: 김창선
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 1999-07-01
Also published as: KR970072671A

Abstract

본 발명은 펄스의 지연장치에 관한 것으로, 특히 입력 펄스의 듀티비(Duty Ratio)와는 무관하게 항상 일정하게 펄스의 네가티브를 지연하도록 하는 펄스의 네가티브 지연장치에 관한 것으로, 종래에는 마스터 클럭과 이에 대한 지연된 클럭을 이용하여 출력펄스를 발생하기 때문에 마스터 클럭의 듀티비에 따라서 출력 펄스의 네가티브폭이 달라지게 되므로 일정한 듀티비를 갖는 펄스를 얻기 힘든 문제점이 있었으나, 본 발명에서는 입력되는 마스터 클럭(MCLK)의 상승에지에서 토글하여 듀티비 50%인 일정주기의 펄스를 출력하는 주기검출부(200)와, 상기 주기검출부(200)의 출력을 인가받아 그와 같은 위상의 클럭신호(CLK) 및 반전된 위상의 클럭신호(INVCLK)를 소정시간 지연시켜 출력하는 버퍼(210)와, 상기 버퍼(210)의 클럭신호(CLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제1지연부(220)와, 상기 버퍼(210)의 반전된 클럭신호(INVCLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제2지연부(230)와, 상기 제1지연부(220)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드된 펄스(OUT1)를 발생하는 제1펄스발생부(240)와, 상기 제2지연부(230)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드된 펄스(OUT2)를 발생하는 제2펄스발생부(250)와, 상기 제1 및 제2펄스발생부(240,250)의 출력펄스(OUT1,OUT2)를 인가받아 이를 노아조합하는 노아게이트(NOR)와, 상기 노아게이트(NOR)의 출력을 반전시켜 출력하는 인버터(INV)로 구성함으로써 모든 회로구조가 서로 대칭적으로 구성되므로 처리과정의 변환이나 전원의 변화에 대하여 둔감하고, 외부 마스터 클럭의 변화에도 항시 일정한 듀티비를 갖도록 하여 시스템이 안정화되는 효과가 있게 된다.

Description

펄스의 네가티브 지연장치

제1도는 펄스의 네가티브 지연의 기본 개념도.

제2도는 종래의 펄스의 네가티브 지연장치의 세부 회로도.

제3도는 본 발명 펄스의 네가티브 지연장치의 블럭도.

제4도는 제3도 주기검출부와 그에 대한 동작파형을 나타낸 도.

제5도는 제3도 각 단의 입출력 파형도.

제6도는 제3도 주기검출부의 상세 회로도.

제7도는 제3도 버퍼의 상세 회로도.

제8도는 제3도 제1 및 제2지연부의 상세 회로도.

제9도는 제3도 제1 및 제2펄스발생부의 상세 회로도.

제10도는 본 발명을 스파이스(SPICE)로 시뮬레이션 한 결과를 나타낸 도.

* 도면의 주요부분에 대한 부호의 설명

200 : 주기검출부 210 : 버퍼

220, 230 : 지연부 240, 250 : 펄스발생부

241, 251 : 타이밍 펄스 발생부 242, 252 : 기준 펄스 발생부

243, 253 : 타이밍 비교부

본 발명은 펄스의 지연장치에 관한 것으로, 특히 입력 펄스의 듀티비(Duty Ratio)와는 무관하게 항상 일정한 값의 부지연을 갖는 펄스의 네가티브 지연장치에 관한 것이다.

제1도는 펄스의 네가티브 지연의 기본 개념을 나타낸 도로서, 마스터 클럭보다 t1시간 지연된 신호와 마스터 클럭을 이용하여 이 두 클럭사이의 시간차를 구하여 이를 저장하고, 상기 마스터 클럭을 t2시간동안 지연시킨 클럭과 상기 저장된 클럭을 이용하여 시간 t2에서 시간 t1동안 지연된 클럭의 펄스폭을 갖는 출력 클럭 펄스를 발생하게 된다.

이를 실현하기 위한 종래의 펄스의 네가티브 지연장치는 제2도에 도시된 바와 같이, 기준펄스 발생부(110)에서는 마스터 클럭과 t1시간 지연된 클럭을 이용하여 트랜지스터의 온/오프 동작에 의해 t2시간에서의 펄스의 주기를 얻어 이를 커패시터(C2)에 저장하게 되고, 타이밍 펄스발생부(100)에서는 t2시간에서의 펄스를 얻기 위해 커패시터(C1)에 전하를 저장하게 된다.

상기 기준펄스 발생부(110)와 타이밍 펄스 발생부(100)에 저장된 결과를 타이밍 비교부(120)에서 인가받아 이를 비교하여 t2의 시간에 t1의 펄스폭을 갖는 펄스를 발생하게 되는 것이다.

그러나, 이와 같은 경우에 마스터 클럭과 이에 대한 지연된 클럭을 이용하여 출력펄스를 발생하기 때문에 마스터 클럭의 듀티비에 따라서 출력 펄스의 네가티브폭이 달라지게 되므로 일정 듀티비를 갖는 펄스를 얻기 힘든 문제점이 있었다.

따라서, 본 발명은 종래의 이러한 문제점을 감안하여, 입력되는 마스터 클럭의 상승에지를 검출하고 이를 2분주항 듀티비를 50%인 펄스를 발생한 다음 이 펄스를 이용하여 일정한 부지연을 갖도록 하는데 목적이 있는 것으로, 이와 같은 목적을 갖는 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

본 발명 펄스의 네가티브 지연장치는 제3도에 도시한 바와 같이, 입력되는 마스터 클럭(MCLK)의 상승에지를 토글하여 일정주기의 펄스를 출력하는 주기검출부(200)와, 상기 주기검출부(200)의 출력을 인가받아 그와 같은 위상의 클럭신호(CLK) 및 반전된 위상의 클럭신호(INVCLK)를 소정시간 지연시켜 출력하는 버퍼(210)와, 상기 버퍼(210)의 클럭신호(CLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제1지연부(220)와, 상기 버퍼(210)의 반전 클럭신호(INVCLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제2지연부(230)와, 상기 제1지연부(220)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드(lead)된 펄스(OUT1)를 발생하는 제1펄스발생부(240)와, 상기 제2지연부(230)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드된 펄스(OUT2)를 발생하는 제2펄스발생부(250)와, 상기 제1 및 제2펄스발생부(240,250)의 출력펄스(OUT1,OUT2)를 인가받아 이를 노아조합하는 노아게이트(NOR)와, 상기 노아게이트(NOR)의 출력을 반전시켜 출력하는 인버터(INV)로 구성한다.

한편, 상기 제1 및 제2펄스발생부(240,250)는 제9도에 도시한 바와 같이, 제1 및 제2지연부(220,230)의 출력 펄스(P1,P2,XP2)를 인가받아 소정시간을 전압에 대한 값으로 변환하는 타이밍 펄스 발생부(241,251)와, 제1 및 제2지연부(220,230)의 출력 펄스(P1,XP1)를 인가받아 저전위 구간동안 소정시간에 대한 신호를 전압에 대한 값으로 변환하는 기준 펄스 발생부(242,252)와, 상기 타이밍 펄스 발생부(241,251) 및 기준 펄스 발생부(242,252)의 출력을 인가받아 이를 비교하여 그 결과를 반전시켜 출력하는 타이밍 비교부(243,253)로 구성한다.

이와 같이 구성한 본 발명의 작용 및 효과를 제3도 내지 제10도까지를 참조하여 상세히 설명한다.

주기 검출부(200)는 제4도에 도시한 바와 같이 마스터 클럭(MCLK)을 입력받아 이의 상승에지에서만 출력상태가 토글되도록 함으로써 마스터 클럭(MCLK)의 주기만 일정하다면 그의 출력(Q)은 항상 주기가 2분주되고 듀티비가 50%인 신호를 얻을 수 있으며, 제6도에 이의 내부 상세 회로도를 나타내었다.

제7도에 내부 상세 회로도로 도시한 버퍼(210)는 상기 주기 검출부(200)의 출력(Q)를 인가받아 인버티(I4,I5)에 의해 이를 소정시간 지연시켜 같은 위상의 클럭(CLK)을 출력함과 아울러 인버터(I1~I3)에 의해 소정시간 지연시켜 반전된 클럭(INVCLK)을 출력하게 되고, 상기 주기 검출부(200)의 출력과 동일한 위상의 클럭(CLK)은 제1지연부(220)로 입력되며, 그의 반전된 클럭(INVCLK)은 제2지연부(230)로 입력된다.

상기 제1지연부(220)의 상세 내부 회로도는 제8도에 도시하였고, 이의 동작과정을 설명하면, 입력되는 상기 버퍼(210)의 클럭(CLK)을 제1버퍼(221)에 의해 소정시간 지연시킨 다음 제5b도 및 d도에 도시한 바와 같이 입력과 같은 위상의 클럭(P1)과 그의 반전된 클럭(XP1)을 출력하게 되고, 또한 입력되는 클럭(CLK)을 인버터(I1~I10)에 의해 원하는 시간 t1만큼 지연시킨 다음 제5c도 및 e도에 도시한 바와 같이 제2버퍼(222)에 의해 입력과 같은 위상의 클럭(P2)과 그의 반전된 클럭(XP2)을 출력하게 된다.

또한, 제2지연부(230)도 버퍼(210)의 반전된 클럭(INVCLK)을 입력받아 상기 제1지연부(220)와 동일하게 동작하게 된다.

그리고, 제9도에 도시한 제1펄스발생부(240)는 제5f도에 도시한 바와 같이 t1의 시간만큼 리드된 펄스를 발생하는 부분으로서, 기준펄스 발생부(242)는 상기 제1지연부(220)로부터 출력되는 펄스(P1,XP1)를 인가받아 이에 대하여 트랜지스터의 스위칭 작용에 의해 발진함으로써 그 펄스(P1,XP1)의 저전위의 구간동안에 시간에 대한 신호를 전압에 대한 값으로 바꾸어 그 값을 커패시터(242)에 저장하게 되고, 또한 타이밍 펄스 발생부(241)는 펄스(P1,P2,XP2)를 인가받아 제5c도에 도시한 펄스(P2)의 t2시간을 전압에 대한 값으로 변환하여 이를 커패시터(C1)에 저장하게 된다.

그러므로, 미러회로와 차동증폭기로 구성된 타이밍 비교부(243)는 상기 타이밍 펄스 발생부(241)와 기준펄스 발생부(242)의 커패시터(C1,C2)에 저장된 전압을 인가받아 이를 비교하여 그에 대한 차이를 구하고, 이를 반전시켜 제5f도에 도시한 바와 같이 펄스(OUT1)를 출력하게 된다.

제2펄스발생부(250)는 제2지연부(230)로부터 출력되는 펄스(P1,P2,XP1,XP2)를 인가받아 상기 제1펄스발생부(240)와 동일하게 동작하여 제5g도에 도시한 바와 같이 펄스(OUT2)를 출력하게 된다.

따라서, 상기 제1 및 제2펄스발생부(240,250)의 출력을 노아게이트(NOR)에서 인가받아 이를 노아조합하고, 인버터(INV)에 의해 이를 반전시킴으로써 제5h도에 도시한 바와 같이 마스터 클럭(MCLK)에 비해 네가티브 지연된 펄스를 얻을 수 있다.

한편, 제10도는 본 발명을 스파이스(SPICE)로 시뮬레이션한 결과를 나타낸 것이다.

이상에서 설명한 바와 같이 본 발명은 모든 회로구조가 서로 대칭적으로 구성되므로 처리과정의 변환이나 전원의 변화에 대하여 둔감하고, 외부 마스터 클럭의 변화에도 항시 일정한 듀티비를 갖도록 하여 시스템이 안정화하는 효과가 있게 된다.

Claims

입력되는 마스터 클럭(MCLK)의 상승에지에서 토글하여 듀티비 50%인 일정주기의 펄스를 출력하는 주기검출부(200)와, 상기 주기검출부(200)의 출력을 인가받아 그와 같은 위상의 클럭신호(CLK) 및 반전된 위상의 클럭신호(INVCLK)를 소정시간 지연시켜 출력하는 버퍼(210)와, 상기 버퍼(210)의 클럭신호(CLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제1지연부(220)와, 상기 버퍼(210)의 반전된 클럭신호(INVCLK)를 인가받아 서로 다른 소정시간만큼씩 지연된 펄스(P1,P2) 및 그의 반전된 펄스(XP1,XP2)를 발생하는 제2지연부(230)와, 상기 제1지연부(220)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드된 펄스(OUT1)를 발생하는 제1펄스발생부(240)와, 상기 제2지연부(230)의 출력 펄스(P1,P2,XP1,XP2)를 인가받아 소정시간만큼 리드된 펄스(OUT2)를 발생하는 제2펄스발생부(250)와, 상기 제1 및 제2펄스발생부(240,250)의 출력펄스(OUT1,OUT2)를 인가받아 이를 노아조합하는 노아게이트(NOR)와, 상기 노아게이트(NOR)의 출력을 반전시켜 출력하는 인버터(INV)로 구성하여 된 것을 특징으로 하는 펄스의 네가티브 지연장치.
제1항에 있어서, 제1 및 제2펄스발생부(240,250)는 제1 및 제2지연부(220,230)의 출력 펄스(P1,P2,XP2)를 인가받아 소정시간을 전압에 대한 값으로 변환하는 타이밍 펄스 발생부(241,251)와, 상기 제1 및 제2지연부(220,230)의 출력 펄스(P1,XP1)를 인가받아 저전위 구간동안 소정시간에 대한 신호를 전압에 대한 값으로 변환하는 기준 펄스 발생부(242,252)와, 상기 타이밍 펄스 발생부(241,251) 및 기준 펄스발생부(242,252)의 출력을 인가받아 이를 비교하여 그 결과를 반전시켜 출력하는 타이밍 비교부(243,253)로 구성하여 된 것을 특징으로 하는 펄스의 네가티브 지연장치.