JPH0589695A - サンプル・ホールド回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 アナログ電圧のサンプリングとサンプル・ホ
ールドとのタイミングを独立に設定できるサンプル・ホ
ールド回路の提供。 【構成】 ゲート信号ＣＮ２Ｉ，ＣＮ１Ｏがハイレベル
で、ゲート信号ＣＮ２Ｏ，ＣＮ１Ｉがローレベルでは、
アナログスイッチＳＷ２，ＳＷ３は導通状態、アナログ
スイッチＳＷ１，ＳＷ４は非導通状態となり、容量Ｃ２
はボルテージフォロア回路ＯＰ１の出力信号で充電さ
れ、容量Ｃ１の保持電圧はＳＷ３でボルテージフォロア
回路ＯＰ２に供給される。ゲート信号ＣＮ２Ｉ，ＣＮ１
Ｏがローレベル、ゲート信号ＣＮ２Ｏ，ＣＮ１Ｉがハイ
レベルでは、容量Ｃ１が充電され、容量Ｃ２の保持電圧
がボルテージフォロア回路ＯＰ２に供給される。ボルテ
ージフォロア回路ＯＰ２の出力電圧はストローブ信号Ａ
ＤＳＴＢがハイレベルの間アナログスイッチＳＷ５で容
量Ｃ３に保持され、ボルテージフォロア回路ＯＰ３を介
してＡ／Ｄ変換器に出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サンプル・ホールド回
路に関するものである。

【０００２】

【従来の技術】Ａ／Ｄ（アナログ／デジタル）変換器な
どのアナログ電圧データ（以下、アナログデータと呼
ぶ）処理回路は、アナログデータの処理に先だってアナ
ログ電圧をサンプル・ホールド、即ち抽出・保持する
が、サンプリング及びアナログデータの処理開始のタイ
ミングにより次の２種類に分類される。第１の種類の処
理回路は、アナログデータの処理を開始するタイミング
に合わせてアナログ電圧をサンプル・ホールドする。第
２の種類の処理回路は、外部から入力されるサンプリン
グ・クロックまたは内部で発生させたサンプリング・ク
ロックによりサンプリングされたアナログ信号がホール
ドされたことを確認した後、アナログデータの処理を開
始する。

【０００３】

【発明が解決しようとする課題】上記第１の種類の処理
回路の場合には、アナログ電圧をサンプリングするタイ
ミングは、アナログデータの処理を開始するタイミング
により一義的に定まり、任意に設定することはできな
い。従って、サンプリングのタイミングを優先させる場
合には、ソフトウェアなどを変更し、アナログデータ処
理の開始タイミングを調整することになる。一方、第２
の種類の処理回路の場合には、サンプル・ホールドの終
了を待ってアナログデータの処理を開始する必要があ
り、任意のタイミングに処理を開始することはできな
い。

【０００４】即ち、いずれの場合にも、アナログ電圧を
サンプル・ホールドするタイミングと、サンプル・ホー
ルドされたアナログデータの処理を開始するタイミング
とを独立に設定することはできない。

【０００５】本発明の目的は、このような問題を解決
し、アナログ電圧をサンプル・ホールドするタイミング
と、サンプル・ホールドされたアナログデータについて
Ａ／Ｄ変換などの処理を実行するタイミングとを独立に
設定することを可能とするサンプル・ホールド回路を提
供することにある。

【０００６】

【課題を解決するための手段】本発明の目的は、アナロ
グ電圧を抽出及び保持してアナログ電圧処理回路に出力
するサンプル・ホールド回路であって、供給される制御
信号に従ってサンプリング動作及びホールド動作を実行
するように夫々構成された第１及び第２のモジュール
と、前記第１のモジュールがサンプリング動作を実行し
ている間前記第２のモジュールがホールド動作を実行し
前記第１のモジュールがホールド動作を実行している間
前記第２のモジュールがサンプリング動作を実行すべく
制御信号を前記第１及び第２のモジュールに供給する手
段と、前記アナログ電圧処理回路からの出力要求に応答
してホールド動作を実行しているモジュールを選択し該
選択されたモジュールに保持されているアナログ電圧を
前記アナログ電圧処理回路に出力する手段とを備えたこ
とを特徴とするサンプル・ホールド回路によって達成さ
れる。

【０００７】

【作用】 第１及び第２のモジュールは、夫々サンプリ
ング動作及びホールド動作を交互に繰り返すが、第１の
モジュールがサンプリング動作を実行している間第２の
モジュールがホールド動作を実行し、第１のモジュール
がホールド動作を実行している間前記第２のモジュール
がサンプリング動作を実行する。アナログ電圧は、常時
いずれかのモジュールによりホールドされており、従っ
て、アナログ電圧処理回路は任意のタイミングで処理を
開始することができる。

【０００８】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１に、本発明の一実施例のサンプル
・ホールド回路のアナログ電圧をサンプリングして保持
するサンプリング部の回路図を示し、図２に図１のサン
プリング部のゲートを制御するゲート制御部の回路図を
示す。なお、図１のサンプリング部の出力には不図示の
Ａ／Ｄ変換器が接続されている。

【０００９】図１において、オペアンプにより構成され
たボルテージフォロア回路ＯＰ１は、サンプル・ホール
ドすべきアナログ電圧ＶＩＮを受け取り、バファリング
して出力する。ボルテージフォロア回路ＯＰ１の出力に
は２つのサンプル・ホールドモジュールＣＮ１，ＣＮ２
が接続されている。

【００１０】サンプル・ホールドモジュールＣＮ１はア
ナログスイッチＳＷ１，ＳＷ３と容量Ｃ１とにより構成
されている。アナログスイッチＳＷ１及びＳＷ３の共通
接続点とグランドとの間に容量Ｃ１が接続されている。
更に、アナログスイッチＳＷ１はボルテージフォロア回
路ＯＰ１の出力端子に接続され、アナログスイッチＳＷ
３は、ボルテージフォロア回路ＯＰ２を構成するオペア
ンプの非反転入力端子に接続されている。また、アナロ
グスイッチＳＷ１，ＳＷ３の各制御端子にはそれぞれ図
２のゲート制御部から出力されるゲート信号ＣＮ１Ｉ，
ＣＮ１Ｏが夫々印加されている。

【００１１】一方、サンプル・ホールドモジュールＣＮ
２はアナログスイッチＳＷ２，ＳＷ４と容量Ｃ２とによ
り構成されている。アナログスイッチＳＷ２及びＳＷ４
の共通接続点とグランドとの間に容量Ｃ２が接続されて
いる。更に、アナログスイッチＳＷ２はボルテージフォ
ロア回路ＯＰ１の出力端子に接続され、アナログスイッ
チＳＷ４は、ボルテージフォロア回路ＯＰ２を構成する
オペアンプの非反転入力端子に接続されている。また、
アナログスイッチＳＷ２，ＳＷ４の各制御端子にはそれ
ぞれ図２のゲート制御部から出力されるゲート信号ＣＮ
２Ｉ，ＣＮ２Ｏが夫々印加されている。

【００１２】ボルテージフォロア回路ＯＰ２の出力端子
は、アナログスイッチＳＷ５の一端に接続され、アナロ
グスイッチ５の他端は、ボルテージフォロア回路ＯＰ３
を構成するオペアンプの非反転入力端子に接続されてい
る。アナログスイッチＳＷ５の制御端子には、ゲート制
御部から出力されるストローブ信号ＡＤＳＴＢが印加さ
れている。ボルテージフォロア回路ＯＰ３を構成するオ
ペアンプの非反転入力端子とグランドとの間には容量Ｃ
３が接続され、この容量Ｃ３に保持された電圧は、ボル
テージフォロア回路ＯＰ３によってバッファリングさ
れ、サンプル・ホールドされたアナログ電圧データＶＯ
ＵＴとしてＡ／Ｄ変換器に出力される。

【００１３】一方、図２において、１は分周器であり、
図３に示すように、サンプリングクロックＳＭＰＯはこ
の分周器により２分周され、サンプリングクロックＳＭ
ＰＣＫとして出力される。サンプリングゲート信号作成
回路１３は、このサンプリングクロックＳＭＰＣＫに基
づいて、ゲート信号ＣＮ１Ｉ，ＣＮ２Ｉ，ＣＮ１Ｏ，Ｃ
Ｎ２Ｏを作成し、それぞれアナログスイッチＳＷ１〜Ｓ
Ｗ４に供給する。信号ＣＮ１Ｉ，ＣＮ２Ｏの論理レベル
は、図２に示すように一致しており、信号ＣＮ２Ｉ，Ｃ
Ｎ１Ｏの論理レベルは信号ＣＮ１Ｉ，ＣＮ２Ｏとは反対
の論理レベルとなっている。尚、サンプリングゲート信
号作成回路１３は、後述の信号ＣＮ１Ｓ，ＣＮ２Ｓ，Ｃ
ＮＩＥＮに基づいて、これらゲート信号ＣＮ１Ｉ，ＣＮ
２Ｉ，ＣＮ１Ｏ，ＣＮ２Ｏの論理レベルを制御する。

【００１４】Ｄフリップフロップ６，７、ＡＮＤ回路
３，４、ならびにインバータ２は、いずれのモジュール
ＣＮ１，ＣＮ２がホールド状態にあるかを識別するため
の信号ＣＮ１Ｓ，ＣＮ２Ｓを生成する回路を構成してい
る。インバータ２の入力端子は分周器１の出力端子に接
続され、出力端子はＡＮＤ回路３の一方の入力端子に接
続されている。また、ＡＮＤ回路４の一方の入力端子は
分周器１の出力端子に直接接続され、ＡＮＤ回路３，４
の各他方の入力端子には共にＡ／Ｄ変換開始信号ＡＤＳ
が入力される。また、ＡＮＤ回路３，４の出力端子はそ
れぞれフリップフロップ６，７のクロック入力端子ＣＫ
に接続されている。フリップフロップ６，７のリセット
端子Ｒは共にＯＲ回路５の出力端子に接続されている。
フリップフロップ６，７の出力端子Ｑから出力される信
号ＣＮ１Ｓ及びＣＮ２Ｓはサンプリングゲート信号作成
回路１３に供給される。また、フリップフロップ６，７
のデータ入力端子Ｄはそれぞれ正の電源＋Ｖに接続され
ている。なお、ＯＲ回路５の２つの入力端子には、それ
ぞれＡ／Ｄ変換動作信号ＡＤＦおよびリセット信号ＲＥ
ＳＥＴが入力されている。

【００１５】ＯＲ回路８、遅延回路９、ならびにインバ
ータ１０は、ストローブ信号ＡＤＳＴＢを生成するため
の回路を構成している。ＯＲ回路８の２つの入力端子は
それぞれフリップフロップ回路６，７の出力端子Ｑに接
続され、ＯＲ回路８の出力端子は遅延回路９の入力端子
に、遅延回路９の出力端子はインバータ１０の入力端子
にそれぞれ接続されている。インバータ１０の出力端子
からストローブ信号ＡＤＳＴＢが出力される。

【００１６】Ｄフリップフロップ１１およびセット・リ
セットフリップフロップ１２は信号ＣＮＩＥＮを生成す
るための回路を構成している。フリップフロップ１１の
データ入力端子Ｄはインバータ１０の出力端子に、リセ
ット端子ＲはＯＲ回路５の出力端子に接続されている。
また、フリップフロップ１１の反転出力端子はフリップ
フロップ１２のセット端子ＳＳに接続され、クロック端
子ＣＫにはクロックφが入力されている。一方、フリッ
プフロップ１２のリセット端子ＲはＯＲ回路８の出力端
子に、信号ＣＮＩＥＮを出力する出力端子Ｑはサンプリ
ングゲート信号作成回路１３にそれぞれ接続されてい
る。

【００１７】次に、図３のタイミングチャートを参照し
て上記サンプル・ホールド回路の動作を説明する。サン
プリングクロックＳＭＰＣＫがハイレベルとなる期間Ｔ
ＣＮ１では、ゲート信号ＣＮ２Ｉ，ＣＮ１Ｏはハイレベ
ル、ゲート信号ＣＮ２Ｏ，ＣＮ１Ｉはローレベルとな
り、このときアナログスイッチＳＷ２，ＳＷ３は導通状
態、アナログスイッチＳＷ１，ＳＷ４は非導通状態とな
る。従って、容量Ｃ２はボルテージフォロア回路ＯＰ１
の出力信号によって充電され、一方、容量Ｃ１に保持さ
れた電圧はアナログスイッチＳＷ３を介してボルテージ
フォロア回路ＯＰ２に供給される。すなわち、この期間
ＴＣＮ１は、サンプル・ホールドモジュールＣＮ２のサ
ンプリング期間であり、また、サンプル・ホールドモジ
ュールＣＮ１のホールド期間である。

【００１８】一方、、サンプリングクロックＳＭＰＣＫ
がローレベルとなる期間ＴＣＮ２では、ゲート信号ＣＮ
２Ｉ，ＣＮ１Ｏはローレベル、ゲート信号ＣＮ２Ｏ，Ｃ
Ｎ１Ｉはハイレベルとなり、このときアナログスイッチ
ＳＷ２，ＳＷ３は非導通状態、アナログスイッチＳＷ
１，ＳＷ４は導通状態となる。従って、容量Ｃ１はボル
テージフォロア回路ＯＰ１の出力信号によって充電さ
れ、一方、容量Ｃ２に保持された電圧はアナログスイッ
チＳＷ４を通じてボルテージフォロア回路ＯＰ２に供給
される。すなわち、この期間ＴＣＮ２は、サンプル・ホ
ールドモジュールＣＮ１のサンプリング期間であり、ま
た、サンプル・ホールドモジュールＣＮ２のホールド期
間である。

【００１９】このように、本実施例のサンプル・ホール
ド回路では、サンプル・ホールドモジュールＣＮ１，Ｃ
Ｎ２が交互にサンプリング動作とホールド動作を繰り返
すので、ボルテージフォロア回路ＯＰ２には常にサンプ
ル・ホールドされた電圧が供給される。

【００２０】このような状態で、サンプリング部に接続
されたＡ／Ｄ変換器がＡ／Ｄ変換を開始するため、タイ
ミングＴ１でローレベルのＡ／Ｄ変換動作信号ＡＤＦを
出力し、またハイレベルのＡ／Ｄ変換開始信号ＡＤＳを
出力すると、信号ＡＤＦがローレベルになったことによ
ってゲート制御部のフリップフロップ６，７，１１のリ
セット状態は解除され、ハイレベルの信号ＡＤＳがＡＮ
Ｄ回路３，４に入力される。このタイミングＴ１では、
サンプリングクロックＳＭＰＣＫはローレベルとなって
いるので、ＡＮＤ回路３がハイレベルの信号を出力し、
その結果、フリップフロップ６はセットされ、ハイレベ
ルの信号ＣＮ２Ｓを出力する。信号ＣＮ１Ｓ，ＣＮ２Ｓ
は、信号ＡＤＳがハイレベルになったとき、モジュール
ＣＮ１，ＣＮ２のいずれがホールド状態にあるかを表す
信号であり、上述のようにサンプリングクロックＳＭＰ
ＣＫがローレベルの状態でＡ／Ｄ変換開始信号ＡＤＳが
ハイレベルになると、そのときホールド状態にあるサン
プル・ホールドモジュールＣＮ２を表す信号ＣＮ２Ｓが
ハイレベルとなる。

【００２１】このハイレベルの信号ＣＮ２ＳはＯＲ回路
８を介して遅延回路９に入力され、そこで一定の時間Ｔ
ｔだけ遅延し、さらにインバータ１０により反転されて
ローレベルのストローブ信号ＡＤＳＴＢとしてアナログ
スイッチＳＷ５に供給される。その結果、アナログスイ
ッチＳＷ５は非導通となり、それまでＳＷ５を介して供
給されていたサンプル・ホールドモジュールＣＮ２の出
力電圧が、容量Ｃ３に保持される。この電圧はボルテー
ジフォロア回路ＯＰ３を介し、アナログ電圧データＶＯ
ＵＴとしてＡ／Ｄ変換器に出力される。Ａ／Ｄ変換器は
信号ＡＤＳＴＢがローレベルになったことを検出してＡ
／Ｄ変換を開始する。

【００２２】ＯＲ回路８の出力信号は、フリップフロッ
プ１２にも供給されており、ＯＲ回路８の出力信号がハ
イレベルに変化した時点で、フリップフロップ１２はリ
セットされ、ローレベルの信号ＣＮＩＥＮを出力する。
一方、ローレベルのストローブ信号ＡＤＳＴＢはフリッ
プフロップ１１に供給されており、フリップフロップ１
１はそれをクロックφのタイミングでラッチし、その反
転出力端子よりハイレベルの信号を出力する。その結
果、フリップフロップ１２はセットされ、信号ＣＮＩＥ
Ｎをハイレベルに変化させる。

【００２３】信号ＣＮＩＥＮがローレベルとなっている
期間Ｔｔは、容量Ｃ３がアナログスイッチＳＷ５を介し
て充電される期間であるため、サンプリングゲート信号
作成回路１３はこの期間の間、モジュールＣＮ２に供給
しているゲート信号ＣＮ２Ｏをハイレベルのまま固定
し、一方、モジュールＣＨ１に供給しているゲート信号
ＣＮ１Ｏをローレベルのまま固定する。また、モジュー
ルＣＮ２によるサンプリングを禁止するため、ゲート信
号ＣＮ２Ｉをローレベルに固定し、一方、ゲート信号Ｃ
Ｎ１Ｉはハイレベルとする。サンプリングゲート信号作
成回路１３は、信号ＣＮ１Ｓ，ＣＮ２Ｓにもとづいて、
どのゲート信号をハイレベルに、またローレベルに固定
するかを判断する。

【００２４】Ａ／Ｄ変換器はＡ／Ｄ変換動作を終了する
と、信号ＡＤＳをローレベルに、一方、信号ＡＤＦをハ
イレベルに戻し、その結果、フリップフロップ６，７，
１１はリセットされ、信号ＣＮ２Ｓはローレベルとなっ
て、回路は次にＡ／Ｄ変換動作が開始されるのを待つ状
態となる。

【００２５】

【発明の効果】本発明のサンプル・ホールド回路は、第
１のモジュールがサンプリング動作を実行している間第
２のモジュールがホールド動作を実行し、第１のモジュ
ールがホールド動作を実行している間前記第２のモジュ
ールがサンプリング動作を実行する。従って、アナログ
電圧は、常時いずれかのモジュールによりホールドされ
ており、アナログ電圧処理回路は任意のタイミングでア
ナログ電圧データの処理を開始することができる。

【図面の簡単な説明】

【図１】本発明のサンプル・ホールド回路のサンプリン
グ部の回路図である。

【図２】図１のサンプリング部のゲートを制御するため
のゲート制御部の回路図である。

【図３】図１および図２の回路の動作を説明するための
タイミングチャートである。

【符号の説明】

１ 分周器 ２、１０ インバータ ３、４ ＡＮＤ回路 ５、８ ＯＲ回路 ６、７、１１ Ｄフリップフロップ １２ セット・リセットフリップフロップ １３ サンプリングゲート信号作成回路 Ｃ１〜Ｃ３ 容量 ＯＰ１〜ＯＰ３ ボルテージフォロア回路 ＳＷ１〜ＳＷ５ アナログスイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ電圧を抽出及び保持してアナロ
   グ電圧処理回路に出力するサンプル・ホールド回路であ
   って、供給される制御信号に従ってサンプリング動作及
   びホールド動作を実行するように夫々構成された第１及
   び第２のモジュールと、前記第１のモジュールがサンプ
   リング動作を実行している間前記第２のモジュールがホ
   ールド動作を実行し前記第１のモジュールがホールド動
   作を実行している間前記第２のモジュールがサンプリン
   グ動作を実行すべく制御信号を前記第１及び第２のモジ
   ュールに供給する手段と、前記アナログ電圧処理回路か
   らの出力要求に応答してホールド動作を実行しているモ
   ジュールを選択し該選択されたモジュールに保持されて
   いるアナログ電圧を前記アナログ電圧処理回路に出力す
   る手段とを備えたことを特徴とするサンプル・ホールド
   回路。