CN103716052A - Ad转换电路、半导体装置以及ad转换方法 - Google Patents

Ad转换电路、半导体装置以及ad转换方法 Download PDF

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Abstract

本发明公开AD转换电路、半导体装置以及AD转换方法，其中该AD转换电路包括参考电压发生器和采样时间控制器。参考电压发生器在对接收到的输入信号采样时生成参考电压。采样时间控制器检测所述参考电压的改变。当所述参考电压上升至确定的阈值时，所述采样时间控制器判定采样完成，并且基于外部时钟生成控制采样时间的采样时钟。

Description

AD转换电路、半导体装置以及AD转换方法
技术领域
此处讨论的实施例涉及AD转换电路、半导体装置以及AD转换方法。
背景技术
包括少量模拟电路并且能够通过使用相对简单的电路来实现的逐次比较型AD（模拟到数字）转换电路是已知的。逐次比较型AD转换电路与CMOS（互补式金属氧化物半导体）工艺密切相关并且能够被做得很微小。因此，逐次比较型AD转换电路被用于各种目的。
逐次比较型AD转换电路中所采用的转换方法有两种类型：时钟同步型和时钟非同步型。在时钟同步型转换中，对于外部时钟的每个时钟进行一位AD转换。
另一方面，在时钟非同步型转换中，由外部时钟的一个时钟进行所有位的AD转换。在时钟同步型转换中，例如，外部时钟处于H（高）电位的时间是对输入信号采样的采样时间，并且外部时钟处于L（低）电位的时间是对经采样的输入信号AD转换的AD转换时间。
为了确保AD转换时间，以前已提出了使用其占空比被控制为使得L电位时间长于H电位时间的外部时钟信号的技术，或者已提出了控制外部时钟在L电位的时间以用于进行所需分辨率的AD转换的技术。
日本特开专利公开号2011-61579。
然而，取决于AD转换电路的特性或者AD转换电路的操作条件，在设定的采样时间逝去之前结束输入信号的采样。其结果是，可能有多余的采样时间。
发明内容
根据一方案，提供有一种AD转换电路，包括：参考电压发生器，其在对接收到的输入信号采样时生成参考电压；以及采样时间控制器，其检测所述参考电压的改变，所述采样时间控制器在所述参考电压上升至确定的阈值时判定采样完成，并且所述采样时间控制器基于外部时钟生成控制采样时间的采样时钟。
附图说明
图1示出根据实施例的AD转换电路的示例；
图2示出采样时间控制器15的示例；
图3是采样时间控制器在外部时钟CKex的第一时钟周期中的操作的示例的流程图；
图4是采样时间控制器在外部时钟CKex的第一时钟周期中的操作的示例的时序图；
图5是采样时间控制器在外部时钟CKex的第二及以后的时钟周期中的的操作的示例的流程图；
图6是采样时间控制器在外部时钟CKex的第二及以后的时钟周期中的的操作的示例的时序图；
图7示出根据实施例的由AD转换电路获得的效果的示例；
图8示出包括AD转换电路的半导体装置的示例；
图9是与占空比的改变相对应的AD转换分辨率的改变的示例的时序图；
图10是与占空比的改变相对应的采样时钟的周期改变的示例的时序图；
图11示出流水线型AD转换电路的示例；
图12示出快速型（flash）AD转换电路的示例。
具体实施方式
现在将参照附图描述实施例，附图中，通篇以类似的附图标记表示类似的元件。
图1示出根据实施例的AD转换电路的示例。图1中所图示的AD转换电路10是时钟非同步及逐次比较型AD转换电路。
AD转换电路10包括电容式DAC（数字模拟转换器）11、参考电压发生器12、比较器13、开关14、采样时间控制器15、内部时钟发生器16以及控制器17。
电容式DAC11包括多个电容元件C0、C1、…和Cn以及分别连接到电容元件C0、C1、…和Cn的开关SW0、SW1、…和SWn。每个开关SW0、SW1、…和SWn连接到对应的电容元件C的一个端子。每个电容元件C0、C1、…和Cn的另一端子连接到比较器13的反相输入端子（由图1中的“－”表示）。输入信号Vin、电压Vrp或者电压Vrm供应到每个开关SW0、SW1、…和SWn的另一端子。假设输入信号Vin的电压例如在电压Vrm到电压Vrp的范围内。例如，电压Vrm是接地电压（0V）并且电压Vrp是电源电压。基于来自控制器17的开关切换信号（数字编码），电容式DAC11打开或者关闭开关SW0至SWn并且生成模拟电压。
当电容式DAC11对接收到的输入信号Vin采样时，参考电压发生器12生成参考电压Vcm。在AD转换时间，比较器13比较参考电压Vcm和从电容式DAC11输出的模拟电压。参考电压Vcm还可以被称为内部共模电压。参考电压发生器12包括连接在电源与接地之间的电阻R1和R2以及连接在位于电阻R1和R2之间的节点N1与接地之间的开关SWa。比较器13的非反相输入端子（在图1中表示为“＋”）连接到节点N1。当操作开始信号EN改变到H电位时，开关SWa关闭。当操作开始信号EN改变到L电位时，开关SWa打开。
比较器13与内部时钟发生器16生成的内部时钟CKin同步地比较从电容式DAC11输出的模拟电压和由参考电压发生器12生成的参考电压，并且输出结果。
开关14连接在比较器13的反相输入端子与非反相输入端子之间。开关14在采样时间（采样时钟CK处于H电位的时间）中打开，并且在AD转换时间（采样时钟CK处于L电位的时间）中关闭。
当操作开始信号EN处于H电位时，采样时间控制器15接收时钟信号（外部时钟CKex）并且检测参考电压Vcm中的变化。当参考电压Vcm上升至确定的阈值Vth时，采样时间控制器15判定采样完成，并且基于外部时钟CKex生成和输出控制采样时间的采样时钟CK。
内部时钟发生器16接收采样时钟CK并且生成在AD转换时间期间操作比较器13的内部时钟CKin。
控制器17接收采样时钟CK和内部时钟CKin。每当比较器13进行比较时，控制器17输出开关切换信号用于切换开关SW0至SWn以便减少从电容式DAC11输出的信号与参考电压Vcm之间的电压差。此外，控制器17包括n位寄存器（未示出）用于保持（hold）由比较器13所作出的比较的结果，并且输出n位AD转换结果。另外，用于切换AD转换分辨率的信号RES_SEL从外部输入至控制器17。响应于RES_SEL，信号控制器17从包括在电容式DAC11中的开关SW0至SWn中选择待被操作的开关。通过这样做，切换AD转换分辨率。
利用上述AD转换电路10，在控制器17的控制下，在采样时间开关SW1至SWn分别将供应输入信号Vin的信号线连接至电容元件C1至Cn。开关SW0将例如供应电压Vrm的信号线连接至电容元件C0。
另外，由处于H电位的采样时钟CK打开开关14，并且由操作开始信号EN关闭开关SWa。由电容元件C1至Cn存储与参考电压Vcm与输入信号Vin的电压之间的差相对应的电荷。如图1所示，从采样时钟CK上升的时间点t1开始，参考电压Vcm作为瞬时响应的结果而增加。参考电压Vcm增加的速率取决于AD转换电路10的特性或者AD转换电路10的操作条件。
采样时间控制器15检测参考电压Vcm的变化，当参考电压Vcm小于饱和值Vsat并且上升至采样时间控制器15能够认为采样已经完成的确定的阈值Vth（在时间点t2处）时，采样时间控制器15判定采样完成，并且将采样时钟CK改变至L电位。这样的原因在于已经增加到一定程度的参考电压Vcm足以进行AD转换。
阈值Vth是与AD转换电路10的分辨率相对应的准确值。例如，假设参考电压Vcm和阈值Vth之间的差小于或等于：（模拟输入电压范围（全量程范围））/2N，这里，N是AD转换电路10的分辨率，也就是说，1LSB。例如，如果AD转换电路10的分辨率是10位，并且模拟输入电压范围为3.0V，则Vcm－Vth≤3.0/210≈2.9（mV）。
值Vsat取决于电阻R1和R2。因此，可以控制电阻R1和R2以使得值Vsat很小。通过这样做，阈值Vth变得更小并且能够缩短采样时间。
这与考虑参考电压Vcm饱和（被稳定）时的时间点t3而事先设定采样时间的情形相比，节约了多余的采样时间。
因此，取决于AD转换电路10的特性或者AD转换电路10的操作条件，能够设定与外部时钟的占空比无关的较短的采样时间，而无需准备用于固定采样时间和确保AD转换时间的设计。例如，取决于例如AD转换电路10的操作条件，能够设定采样时钟的百分之二十作为采样时间，而无需设定外部时钟的一个周期的百分之二十五作为采样时间或者设定剩余的百分之七十五作为AD转换时间。
因为能够以这种方式减少采样时间，所以能够对应的延长剩余的AD转换时间。因此，能够增加AD转换分辨率或者外部时钟的频率（稍后将描述细节）。其结果是，能够由一个芯片实现用户所需求的外部时钟的具体要求（由用户所作出的对AD转换周期的不同请求）。
现在将描述采样时间控制器15的示例。
（采样时间控制器15的示例）
图2示出采样时间控制器15的示例。
采样时间控制器15包括采样时间检测器20、外部时钟输入检测器21、采样时间计数器22和23、计数比较器24以及采样时钟发生器25。
采样时间检测器20检测在第一时钟周期中外部时钟CKex处于H电位的时间内增加的参考电压Vcm。采样时间检测器20判定参考电压Vcm是否大于阈值，直到参考电压Vcm超过阈值。每次采样时间检测器20完成判定时，采样时间检测器20将表示判定完成的判定完成信号发送给采样时间计数器22和23。此外，采样时间检测器20包括振荡电路。振荡电路持续振荡，直到参考电压Vcm超过阈值。当参考电压Vcm超过阈值时，采样时间检测器20将表示采样时间检测器20完成采样的采样完成信号发送给采样时钟发生器25。在外部时钟CKex的第二及以后的时钟周期中的采样时间期间，振荡电路也持续振荡。
操作开始信号EN和外部时钟CKex输入至外部时钟输入检测器21。在AD转换操作开始之后，外部时钟输入检测器21判定外部时钟CKex的当前时钟周期是第一时钟周期还是第二或以后的时钟周期。然后，外部时钟输入检测器21将判定结果通知采样时间计数器22和计数比较器24。
当外部时钟CKex的当前时钟周期是第一时钟周期时，采样时间计数器22将采样时间计数为从采样时间检测器20发送的判定完成信号的数目（采样时间检测器20中所包括的振荡电路的振荡的数目）。另外，采样时间计数器22保持在外部时钟CKex的第一时钟周期中计算的计数值。当外部时钟CKex的当前时钟周期是第二或以后的时钟周期时，采样时间计数器22输出所保持的计数值。
采样时间计数器23将外部时钟CKex的第二或以后的时钟周期中的采样时间计数为从采样时间检测器20发送的判定完成信号的数目。即使在外部时钟CKex的第一时钟周期中，采样时间计数器23也可以计算从采样时间检测器20发送的判定完成信号的数目。
计数比较器24比较采样时间计数器22和23的计数值。然而，在外部时钟CKex的第一时钟周期中，计数比较器24不输出比较结果。在外部时钟CKex的第二或以后的时钟周期中，计数比较器24比较由采样时间计数器22保持的计数值和从采样时间计数器23输出的计数值。当计数值匹配时，计数比较器24将采样完成信号通知采样时钟发生器25。
采样时钟发生器25生成并输出采样时钟CK，由此从外部时钟CKex的上升开始到通知采样完成信号的时间被设定为采样时间。在外部时钟CKex的第一时钟周期中，采样时钟发生器25使用采样时间检测器20通知给采样时钟发生器25的采样完成信号。在外部时钟CKex的第二或以后的时钟周期中，采样时钟发生器25使用计数比较器24通知给采样时钟发生器25的采样完成信号。
（采样时间控制器15的操作）
图3是采样时间控制器在外部时钟CKex的第一时钟周期中的操作的示例的流程图。
外部时钟输入检测器21判定操作开始信号EN是否为“1”（处于H电位）（步骤S10）。如果操作开始信号EN为“1”，则执行步骤S11。如果操作开始信号EN为“0”（处于L电位），则重复步骤S10直到操作开始信号EN变为“1”。
在步骤S11中，采样时钟发生器25判定外部时钟CKex是否为“1”。如果外部时钟CKex为“1”，则采样时钟发生器25使得采样时钟CK上升至“1”（步骤S12）。如果外部时钟CKex为“0”，则重复步骤S11直到外部时钟CKex变为“1”。
在执行步骤S12之后，采样时间检测器20判定参考电压Vcm是否大于阈值Vth（步骤S13）。如果参考电压Vcm小于阈值Vth，则采样时间检测器20将判定完成信号J_END设定为“1”（步骤S14）。其结果是，采样时间计数器22增加计数值Cnt1（步骤S15）。
在此之后，采样时间检测器20产生延迟并且保持判定完成信号J_END为“1”（步骤S16）。然后，采样时间检测器20将判定完成信号J_END改变为“0”（步骤S17）。在此之后，采样时间检测器20产生长度与在步骤S16中产生的延迟相等的延迟，并且保持判定完成信号J_END为“0”（步骤S18）。然后，采样时间检测器20再次执行步骤S13。
类似地，如果参考电压Vcm上升至阈值Vth，则采样时间检测器20将判定完成信号J_END设定为“1”（步骤S19）。其结果是，采样时间计数器22增加计数值Cnt1（步骤S20）。此外，如果参考电压Vcm上升至阈值Vth，则采样时间检测器20使得采样时钟CK下降至“0”（步骤S22）。
图4是采样时间控制器在外部时钟CKex的第一时钟周期中的操作的示例的时序图。图4示出操作开始信号EN、外部时钟CKex、采样时钟CK、延迟的采样时钟CKD、判定完成信号J_END、采样完成信号S_END、采样时间计数器22的计数值Cnt1以及采样时间计数器23的计数值Cnt2的示例。每个信号的初始值为“0”。
当操作开始信号EN上升至“1”（在时间点t10处）并且外部时钟CKex上升至“1”（在时刻t11处）时，采样时钟发生器25将采样时钟CK改变至“1”。
与通过延迟采样时钟CK获得的采样时钟CK的上升（在时刻t12处）同步地，采样时间检测器20开始比较参考电压Vcm和阈值Vth并且判定参考电压Vcm是否大于阈值Vth。当采样时间检测器20完成判定时，采样时间检测器20将判定完成信号J_END改变至“1”。此时采样时间计数器22增加计数值Cnt1至“1”。
在上述延迟之后判定完成信号J_END被改变至“0”。在相同的延迟之后再次进行判定并且判定完成信号J_END再次被改变至“1”（在时间点t13处）。此时采样时间计数器22增加计数值Cnt1至“2”。
在时刻t14处，判定完成信号J_END再次被改变至“1”并且计数值Cnt1增加至“3”。然而，采样完成信号S_END被改变至“1”。这表示参考电压Vcm大于阈值Vth，也就是说，完成了充足的采样。此时采样时钟发生器25将采样时钟CK改变至“0”，使得采样时间结束并且使得AD转换时间开始。
图5是采样时间控制器在外部时钟CKex的第二及以后的时钟周期中的操作的示例的流程图。
采样时钟发生器25判定外部时钟CKex是否为“1”（步骤S30）。如果外部时钟CKex为“1”，则采样时钟发生器25使得采样时钟CK上升至“1”（步骤S31）。如果外部时钟CKex为“0”，则重复步骤S30直到外部时钟CKex变为“1”。在执行步骤S31之后，采样时间检测器20比较参考电压Vcm和阈值Vth，判定参考电压Vcm是否大于阈值Vth，并且将判定完成信号J_END改变至“1”（步骤S32）。这与外部时钟CKex的第一时钟周期相同。其结果是，采样时间计数器23增加计数值Cnt2（步骤S33）。
在执行步骤S33之后，计数比较器24比较在外部时钟CKex的第一时钟周期中的采样时间计数器22的计数值Cnt1和在外部时钟CKex的第二或以后时钟周期中的采样时间计数器23的计数值Cnt2（步骤S34）。
如果计数值Cnt2小于计数值Cnt1，则采样时间检测器20产生长度与上述步骤S16至步骤S18中产生的延迟相等的延迟（步骤S35），并且然后，将判定完成信号J_END改变至“0”（步骤S36）。在此之后，采样时间检测器20产生长度与在步骤S35中产生的延迟相等的延迟，保持判定完成信号J_END为“0”（步骤S37），并且再次执行步骤S32。
如果计数值Cnt2与计数值Cnt1匹配，则计数比较器24将采样完成信号S_END改变至“1”（步骤S38）。其结果是，采样时钟发生器25使得采样时钟CK下降至“0”（步骤S39）。
图6是采样时间控制器在外部时钟CKex的第二及以后的时钟周期中的操作的示例的时序图。图6示出外部时钟CKex、采样时钟CK、延迟的采样时钟CKD、判定完成信号J_END、采样完成信号S_END、采样时间计数器22的计数值Cnt1以及采样时间计数器23的计数值Cnt2的示例。计数值Cnt1为“3”并且每个其他信号的初始值为“0”。
当外部时钟CKex上升至“1”（在时刻t20处）时，采样时钟发生器25将采样时钟CK改变至“1”。
与通过延迟采样时钟CK获得的采样时钟CK的上升（在时刻t21处）同步地，采样时间检测器20开始比较参考电压Vcm和阈值Vth并且判定参考电压Vcm是否大于阈值Vth。当采样时间检测器20完成判定时，采样时间检测器20将判定完成信号J_END改变至“1”。此时采样时间计数器23增加计数值Cnt2至“1”。
在上述延迟之后判定完成信号J_END被改变至“0”。在相同的延迟之后再次进行判定并且判定完成信号J_END再次被改变至“1”（在时刻t22处）。此时采样时间计数器23增加计数值Cnt2至“2”。在时刻t23处，判定完成信号J_END再次被改变至“1”并且计数值Cnt2增加至“3”。计数值Cnt2与计数值Cnt1匹配。其结果是，计数比较器24将采样完成信号S_END改变至“1”。此时采样时钟发生器25将采样时钟CK改变至“0”，使采样时间结束，并且使AD转换时间开始。
在此之后，采样时间计数器23的计数值Cnt2例如由来自外部的重置信号被重置为“0”（在时刻t24处）。
如所描述的，采样时间控制器15检测参考电压Vcm的变化。当参考电压Vcm上升至采样时间控制器15能够认为采样已经完成的确定的阈值Vth时，采样时间控制器15将判定完成信号J_END改变至“1”并且使采样时间结束。这节约了多余的采样时间。
因此，取决于AD转换电路10的特性或者AD转换电路10的操作条件，能够设定与外部时钟的占空比无关的较短的采样时间，而无需准备用于固定采样时间和确保AD转换时间的设计。因为能够用这种方式减少采样时间，所以能够相应地加长剩余的AD转换时间。因此，能够增加逐次比较型AD转换的分辨率或者外部时钟CKex的频率。
另外，在外部时钟CKex的第二或以后时钟周期中，计数比较器24根据通过比较计数值Cnt2与指示在外部时钟CKex的第一周期中的采样时间的计数值Cnt1所获得的结果来输出采样完成信号S_END。其结果是，通过比较两个计数值Cnt1和Cnt2，在外部时钟CKex的第二或以后时钟周期中很容易地设定相同的采样时间。
图7示出根据实施例的由AD转换电路获得的效果的示例。在图7中，横轴表示代表AD转换电路的运行速度的采样频率（MHz），并且竖轴表示在AD转换时间有效位的数目。
波形A1表示在使用采样时间控制器15的情况下获得的SNDR（信噪失真比），并且波形A2表示在不使用采样时间控制器15的情况下获得的SNDR（信噪失真比）的比较。由SPICE（Simulation Program withIntegrated Circuit Emphasis，集成电路通用模拟程序）计算SNDR。
假设在波形A1和A2的情况下外部时钟的占空比均为50%。另外，为电容式DAC11使用布局后网表（post-layout ne tlist）并且为比较器13、采样时间控制器15和控制器17使用模拟操作模型（Verilog-A）。
如在不使用采样时间控制器15的情况下获得的波形A2所示，如果增加运行速度，则在AD转换时间不能确保采样时钟的H或者L电位的宽度。如此的原因在于采样时钟的占空比等于外部时钟的占空比（50%）。其结果是，转换精确性下降。
另一方面，对于在使用采样时间控制器15的情况下获得的波形A1，即使增加运行速度，也能够通过采样时间控制器15在AD转换时间确保采样时钟的H或者L电位的宽度。因此，如能够从图7中所看到的，有效位的数目不减少并且维持了转换的精确性。
（包括AD转换电路的半导体装置）
图8示出包括AD转换电路的半导体装置的示例。
半导体装置100是诸如ASIC（专用集成电路）的半导体集成电路，并且还包括除了AD转换电路10之外的控制电路101、内部电路102、外部时钟发生电路103等。
控制电路101控制整个半导体装置100。例如，控制电路101根据由采样时间控制器15生成的采样时钟CK的占空比来向控制器17提供用于切换AD转换分辨率的信号RES_SEL。此外，控制电路101可以控制外部时钟发生电路103以便根据由采样时间控制器15生成的采样时钟CK的占空比来改变外部时钟CKex的频率。
内部电路102处理作为从AD转换电路10的控制器17输出的AD转换结果的数字信号。
如果控制电路101检测出采样时钟CK的占空比为25%（采样时间为一个周期的百分之二十五），则控制电路101向控制器17提供信号RES_SEL，该信号RES_SEL用于指定进行具有例如（n-2）位的分辨率的AD转换。在这种情况下，AD转换电路10的控制器17通过操作电容式DAC11的开关SW0至SW（n-2）来进行AD转换。
另一方面，如果控制电路101检测出采样时钟CK的占空比为20%，则控制电路101向控制器17提供信号RES_SEL，该信号RES_SEL用于指定使进行具有例如n位的分辨率的AD转换。在这种情况下，AD转换电路10的控制器17通过操作电容式DAC11的开关SW0至SWn来进行AD转换。
图9是与占空比的改变相对应的AD转换分辨率的改变的示例的时序图。图9示出在采样时钟CK的占空比为25%和20%的情况下同一时间轴上的采样时钟CK、内部时钟CKin以及AD转换的状态。
如果采样时钟CK的占空比为25%，则采样时钟CK在时刻t30处上升并且采样时间开始。当采样时钟CK在时刻t32处下降时，AD转换时间持续至采样时钟CK上升的时刻t33。内部时钟发生器16在AD转换时间期间生成内部时钟CKin并且在与内部时钟CKin同步地进行AD转换。在图9的示例中，从最显著（significant）的位依次进行10位AD转换。
另一方面，如果采样时钟CK的占空比为20%，则采样时钟CK在时刻t30处上升并且采样时间开始。采样时钟CK在时刻t31处下降，该时刻t31比采样时钟CK的占空比为25%的情况中采样时钟CK下降的时刻t32更早。其结果是，转换时间是从时刻t31到采样时钟CK上升的时刻t33。也就是说，AD转换时间比在采样时钟CK的占空比为25%的情况下设定的AD转换时间更长。其结果是，所生成的内部时钟CKin的数目大于在采样时钟CK的占空比为25%的情况下生成的内部时钟CKin的数目。这意味着进行AD转换的位的数目（在图9的示例中，12位）大于在采样时钟CK的占空比为25%的情况下进行AD转换的位的数目。因此能够增加AD转换分辨率。
图10是与占空比的改变相对应的采样时钟的周期的改变的示例的时序图。
如果采样时钟CK的占空比为25%，则从时刻t40至时刻t42执行采样，并且从时刻t42至时刻t44进行AD转换。在图10的示例中，也从最显著的位依次进行10位AD转换。
如果采样时钟CK的占空比为20%，则外部时钟发生电路103在控制电路101的控制下增加所生成的外部时钟CKex的频率。其结果是，如图10所示，采样时钟CK的周期是从时刻t40至时刻t43并且比采样时钟CK的占空比为25%的采样时钟CK的周期更短。
即使在这种情况下，采样时间也是从时刻t40至时刻t41并且比在采样时钟CK的占空比为25%的情况下设定的采样时间更短。因此，AD转换时间是从时刻t41至时刻t43并且其长度几乎与在采样时钟CK的占空比为25%的情况下所确保的AD转换时间相等。其结果是，如图10所示，例如，能够进行10位AD转换。这与采样时钟CK的占空比为25%的情况相同。
顺便提及的是，在上述实施例中，已经描述了逐次比较型AD转换电路10。然而，采样时间控制器15还能够应用到流水线型AD转换电路或者快速型AD转换电路。
（修正变型1）
图11示出流水线型AD转换电路的示例。图11中与图1中所图示的部件相同的部件标以相同的附图标记。
流水线型AD转换电路10a包括流水线型AD转换器30和S/H（采样/保持）电路31。
流水线型AD转换器30以多个阶段进行AD转换并且在每个阶段输出作为AD转换结果的一个或多个位。流水线型AD转换器30基于由采样时间控制器15生成的采样时钟CK进行AD转换。
S/H电路31包括放大器32、开关33、34和35以及电容元件Ch。
参考电压发生器12连接到放大器32的非反相端子并且电容元件Ch的一个端子连接到放大器32的反相端子。输入信号Vin经由开关33输入到电容元件Ch的另一端。此外，电容元件Ch的另一端经由开关34连接到放大器32的输出端。放大器32的输出端还连接到流水线型AD转换器30。
另外，开关35连接在放大器32的反相输入端和非反相输入端之间。开关35在采样时间（采样时钟CK处于H电位的时间）打开并且在AD转换时间（采样时钟CK处于L电位的时间）关闭。这与图1中所图示的开关14相同。
在上述流水线型AD转换电路10a中，开关33、34和35通过采样时钟CK在采样时间上分别被打开、关闭、以及打开。
此外，由操作开始信号EN关闭开关SWa。由电容元件Ch存储与参考电压Vcm与输入信号Vin的电压之间的差对应的电荷。从在采样时钟CK上升的时刻t1开始，参考电压Vcm作为瞬时响应的结果而增加。
采样时间控制器15检测参考电压Vcm的改变。当参考电压Vcm上升至采样时间控制器15能够认为采样完成的确定的阈值Vth时，采样时间控制器15判定采样完成，并且将采样时钟CK改变至L电位。与考虑了参考电压Vcm稳定时的时刻而事先设定采样时间的情况相比，这节约了多余的采样时间。
因此，取决于AD转换电路10的特性或者AD转换电路10的操作条件，能够设定较短的采样时间，而无需准备用于固定采样时间和确保AD转换时间的设计。因为能够用这种方式减少采样时间，所以能够增加在流水线型AD转换时间处输入的外部时钟的频率。其结果是，实现了高速AD转换。
（修正变型2）
图12示出快速型AD转换电路的示例。图12中与图11中所图示的部件相同的部件标以相同的附图标记。
快速型AD转换电路10b包括快速型AD转换器40。快速型AD转换器40通过使用并行设置的多个比较器来一次比较模拟输入信号和参考信号并且通过一次执行比较操作来获得AD转换结果。
通过使用此快速型AD转换电路10b，由采样时间控制器15控制采样时间并且获得相同的效果。
根据所公开的AD转换电路、半导体装置以及AD转换方法，节约了多余的采样时间。

Claims (7)

1.一种AD转换电路，包括：
参考电压发生器，其在对接收到的输入信号采样时生成参考电压；以及
采样时间控制器，其检测所述参考电压的变化，所述采样时间控制器在所述参考电压上升至确定的阈值时判定采样完成，并且所述采样时间控制器基于外部时钟生成控制采样时间的采样时钟。
2.根据权利要求1所述的AD转换电路，其中所述确定的阈值小于所述参考电压的饱和值。
3.根据权利要求1或2所述的AD转换电路，其中在所述外部时钟的第一时钟周期中的每个判定时刻，所述采样时间控制器比较所述参考电压与所述确定的阈值，保持所述比较的次数直到所述参考电压上升至所述确定的阈值，并且基于进行所述比较的保持次数判定在所述外部时钟的第二或以后时钟周期中的采样时间。
4.一种半导体装置，包括AD转换电路，所述AD转换电路包括：
参考电压发生器，其在对接收到的输入信号采样时生成参考电压；以及
采样时间控制器，其检测所述参考电压的变化，所述采样时间控制器在所述参考电压上升至确定的阈值时判定采样完成，并且所述采样时间控制器基于外部时钟生成控制采样时间的采样时钟。
5.根据权利要求4所述的半导体装置，进一步包括控制电路，其根据由所述采样时间控制器生成的所述采样时钟的占空比来给出AD转换电路指令，以切换AD转换分辨率。
6.根据权利要求4所述的半导体装置，进一步包括：
外部时钟发生器，其生成外部时钟；以及
控制电路，其根据由所述采样时间控制器生成的所述采样时钟的占空比来给出所述外部时钟指令，以改变所述外部时钟的频率。
7.一种AD转换方法，包括：
对接收到的输入信号采样时检测参考电压的改变；以及
在所述参考电压上升至确定的阈值时判定采样完成，并且基于外部时钟生成控制采样时间的采样时钟。
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