JP2007324819A - 遅延時間発生回路 - Google Patents

Abstract

【課題】構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも集積回路ごとの遅延時間のばらつきを低減できる遅延時間発生回路の提供。
【解決手段】電圧検出回路１は、電源電圧が所定値を上回るときに、その旨を示す検出信号を出力する。カウンタ３は、電圧検出回路１から検出信号が出力されたときに、発振回路３からのクロックの計数動作を開始する。メモリ５には、電圧検出回路１から検出信号があったときを起点とする任意の遅延時間、および発振回路１の発振周波数に基づいて決定される設定値が予め格納されている。コンパレータ７は、カウンタ３の計数値をメモリ５に格納される設定値と比較し、その計数値がその設定値と一致したときに遅延信号を出力する。
【選択図】図１

Description

本発明は、電源の投入時にその電圧を監視し、電源電圧が一定値を超えたことを起点に、その起点から所定時間（例えば１００ｍｓ）を経過後に遅延パルスを発生させる遅延時間発生回路に関するものである。

この種の第１の従来回路としては、特許文献１に記載されるようなパワーオンリセット回路が知られている。
このパワーオンリセット回路は、電源の投入時に、抵抗によって決まる電流でコンデンサを充電し、その充電電圧が所定値になるとリセット信号を発生するようになっている。すなわち、ＣＲ回路の充電特性を利用して時間遅れ（遅れ時間）を決定している。このため、その遅れ時間はＣＲ回路の時定数で決まり、例えば遅れ時間が１００ｍｓの場合には、抵抗Ｒの値を１ＭΩとするとコンデンサＣの容量値は１００ｎＦとなる。

ところで、この種の回路の各構成要素を半導体集積回路で実現する場合には、１ＭΩ程度の抵抗は実現可能である。しかし、コンデンサの場合には、その値が１００ｎＦ程度になると非常に大きなチップ面積を必要とするので、実用的な集積回路としては実現するのが不可能である。
一方、この種の第２の従来回路としては、特許文献２に記載されるような回路が知られている。

この第２の従来回路は、電源の投入時に電源電圧を検出してリセット信号を発生するリセット回路と、発振回路およびカウンタからなるタイマと、を備えたものである。カウンタは、リセット回路からのリセット信号によりリセットされ、発振回路のパルスを計数動作するようになっている。そして、そのカウンタの計数値が所定値になると、すなわち所定の遅延時間の経過後に、その旨の信号を出力するようになっている。

しかし、その遅延時間の精度を必要とする場合には、発振回路の構成素子として水晶振動子などの共振子を使用しなければ実現できない。一例として挙げられている発振周波数が３２ＫＨｚの場合には、発振の起動に数１００ｍｓの時間を必要とし、その時間の精度は周辺の環境などに大きく左右される。このため、発振回路の起動を含める場合には、遅延時間に精度を持たせることができないという不具合がある。

しかも、発振回路の構成素子として共振子を使用する場合には、構成素子全体を１チップに集積回路化することができないという不具合もある。
特開昭６０−７５９１３号公報 特開昭５９−１５３１７７号公報

そこで、本発明の目的は、上記の点に鑑み、構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも集積回路ごとの遅延時間のばらつきを低減することができる遅延時間発生回路を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、電源電圧を所定値と比較し、前記電源電圧が前記所定値を上回るときにその旨を示す検出信号を出力する電圧検出回路と、所定の周波数からなるクロックを発生する発振回路と、前記電圧検出回路から検出信号が出力されたときに、前記発振回路からのクロックの計数動作を開始するカウンタと、電圧検出回路から検出信号があったときを起点とする任意の遅延時間に係る設定値を予め格納しておく不揮発性メモリと、を備え、前記カウンタの計数値と前記不揮発性メモリに格納される設定値とに基づいて遅延信号を生成するようになっている。

第２の発明は、第１の発明において、前記不揮発性メモリに予め格納する設定値は、電圧検出回路から検出信号があったときを起点とする任意の遅延時間、および前記発振回路の発振周波数に基づいて決定される値である。
第３の発明は、第１または第２の発明において、前記カウンタの計数値を前記不揮発性メモリに格納される設定値と比較し、前記計数値が前記設定値と一致したときに遅延信号を出力するコンパレータを、さらに備えている。

第４の発明は、第１乃至第３のうちのいずれかの発明において、前記発振回路は、前記電圧検出回路からの検出信号に基づいて起動するようになっている。
第５の発明は、第１乃至第３のうちのいずれかの発明において、前記発振回路は、前記遅延信号の発生後に動作を停止するようになっている。
第６の発明は、第３至第５うちのいずれかの発明において、前記コンパレータが比較する際の基準値を格納する比較基準レジスタを、さらに備えている。

第７の発明は、第６の発明において、前記比較基準レジスタは、前記電圧検出回路から検出信号が出力されたときに格納データが最大値に初期化され、その後、前記不揮発性メモリに格納される設定値が新たに設定されるようになっている。
第８の発明は、第６の発明において、前記比較基準レジスタは、前記発振回路の出力開始時に少なくとも上位の１ビットのデータが格納され、その後、前記不揮発性メモリに格納される設定値が新たに設定されるようになっている。
第９の発明は、第８の発明において、前記比較基準レジスタに格納される少なくとも上位１ビットのデータは、Hに固定するようにした。

第１０の発明は、電源電圧を所定値と比較し、前記電源電圧が前記所定値を上回るときにその旨を示す検出信号を出力する電圧検出回路と、所定の周波数からなるクロックを発生する発振回路と、電圧検出回路から検出信号があったときを起点とする任意の遅延時間に係る設定値を予め格納しておく不揮発性メモリと、前記発振回路からのクロックを入力し、このクロックによって設定されている初期値を減算させていくダウンカウンタと、前記ダウンカウンタの出力がゼロになったことを検出し、ゼロを検出したときに遅延信号を出力するゼロ検出回路とを備え、前記ダウンカウンタは、電圧検出回路からの検出信号によってリセットされ、前記発振回路からのクロックによって前記不揮発性メモリに格納される設定値が前記初期値として設定されるようになっている。

このような構成からなる本発明によれば、構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも、集積回路ごとの遅延時間のばらつきを低減することができる。

以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の遅延時間発生回路の第１実施形態の構成について、図１を参照しながら説明する。
この第１実施形態は、電源電圧の投入時に、その電源電圧が所定値以上になったか否かを検出し、これが検出されたタイミングを起点に所定の遅延時間を経過したときに遅延信号を出力するものである。

このため、この第１実施形態は、図１に示すように、電圧検出回路１と、発振回路２と、カウンタ３と、制御回路４と、メモリ５と、比較基準レジスタ６と、コンパレータ７とを備えている。
また、この第１実施形態は、上記の各構成要素を半導体基板上に形成して例えば１チップの集積回路で構成可能となっている。

電圧検出回路１は、電源の投入時に電源電圧ＶＤＤを基準値（所定値）ＶＲＥＦと比較し、電源電圧ＶＤＤが基準値ＶＲＥＦ以上になったときに、その旨を示す検出信号を出力するようになっている。
発振回路２は、所定の周波数からなるクロックを発生（発振）するものであり、電圧検出回路１から検出信号が出力されたときに起動されるようになっている。この発振回路２は、ＣＲ発振回路、リングオシレータ、ＬＣ発振回路などからなり、水晶発振回路などに比べて発振に要する起動時間が短いものである。

カウンタ３は、発振回路２からのクロックを計数するものであり、電圧検出回路１からの検出信号によりリセットされるようになっている。すなわち、カウンタ３は、そのリセットにより初期化され、発振回路２からのクロックの計数動作を開始するようになっている。
制御回路４は、発振回路２からのクロックに基づき、後述のようにメモリ５に予め格納される設定値を読み出し、この読み出した設定値を比較基準レジスタに６に設定するようになっている。

メモリ５は、発振回路２の発振周波数、および電圧検出回路１から検出信号があったタイミングを起点とする任意の遅延時間に基づき、これらに対応する設定値（設定データ）を予め格納しておくものである。
このメモリ５は、データをいったん格納した場合に電源がオフとなってもその格納データが消去されない、いわゆる不揮発性メモリからなる。また、このメモリ５は、ＥＥＰＲＯＭなどの書き込み自在な不揮発性メモリの他に、ポリシリコンやアルミ配線を用いたヒューズなどを含むものである。

ここで、メモリ５に書き込む設定データは、集積回路の出荷検査時に、テスタなどで書き込むことができる。その作業を容易化するために、発振回路４の発振周波数をモニタできる試験用端子を設け、その発振周波数を計測し、その計測周波数から一意にメモリ５に設定する値を決定する。例えば、発振周波数の測定値が２００ＫＨｚで、設定したい遅延時間が１００ｍｓの場合には、メモリ５に設定するデータは２００００（１０進法）と決定し、これをメモリ５に書き込む。

比較基準レジスタ６は、コンパレータ７が比較する際の基準値を格納するレジスタである。この比較基準レジスタ６は、電圧検出回路１から検出信号が出力されたときに、その格納データが最大値に初期化されるようになっている。また、比較基準レジスタ６は、その最大値に初期化後に、制御回路４がメモリ５から読み出した設定値が新たに格納されるようになっている。

コンパレータ７は、カウンタ３の計数値を比較基準レジスタ６に格納される基準値と比較し、その計数値がその設定値と一致したときに遅延信号（遅延パルス）を出力するようになっている。
なお、上記の発振回路２は、電圧検出回路１からの検出信号を使用せずに起動させるようにしても良い。すなわち、発振の起動に必要な時間が上記の遅延時間を無視できないほど長い場合には、電源の投入と同時に起動させるのが好ましい。この点については、他の実施形態における発振回路についても同様である。

次に、このような構成からなる第１実施形態の動作例について、図１および図２を参照して説明する。
いま、電源が投入されると、その電源電圧ＶＤＤは図２（Ａ）に示すように上昇していく。電圧検出回路１は、その電源電圧ＶＤＤを基準値ＶＲＥＦと比較し、電源電圧ＶＤＤが基準値ＶＲＥＦ以上になったときに、その旨を示す検出信号を出力する。

その検出信号は発振回路２を起動させるので、図２（Ｂ）に示すように、発振回路２はクロックの生成を開始する。また、その検出信号は、カウンタ３を初期化させる。さらに、その検出信号は、比較基準レジスタ６の値を最大値に初期化させるので、コンパレータ７の基準値は、図２（Ｄ）に示すようにその初期化された最大値となる。
発振回路２から出力されるクロックはカウンタ３に入力されるので、カウンタ３はそのクロックの計数動作を開始する（図２（Ｅ）参照）。また、そのクロックに基づき、制御回路４は、メモリ５に予め格納される設定値を読み出し、この読み出した設定値を比較基準レジスタに６に設定する。このため、コンパレータ７の基準値は、図２（Ｄ）に示すように最大値からその設定値に変更される。

その後、コンパレータ７は、カウンタ３の計数値をその比較基準レジスタ６の値である設定値と比較し、その計数値がその設定値に一致すると、遅延パルスを出力する。すなわち、それらが一致すると、コンパレータ７の出力は、図２（Ｆ）に示すようにＬレベルからＨレベルに変化する。
コンパレータ７の出力がLレベルからHレベルに変化した後は、発振回路２の動作を停止することが消費電流を低く抑えるためにより好ましい。以下の実施形態でも同様である。
以上のように、この第１実施形態では、その構成部品として大容量のコンデンサや共振子を必要としないので、構成素子の全体を集積回路で実現できる。

また、この第１実施形態では、発振回路２からのクロックをカウンタ３で計数し、この計数値とメモリ５に格納される設定値とをコンパレータ７で比較し、その両者が一致したときに遅延信号を出力するようにした。そして、メモリ５に予め格納される設定値は、発振回路２の発振周波数、および遅延時間（図２（Ｆ）参照）に基づき、これらに対応するものである。
このため、この第１実施形態では、メモリ５に発振回路２の発振周波数および遅延時間に応じた設定値を書き込む場合に、発振周波数に誤差があっても、その誤差に応じてその設定値を変更することにより、遅延時間の誤差を小さくすることができる。

なお、コンパレータ７、メモリ５、および比較基準レジスタ６は、カウンタ３が取り扱うことができるビット数のデータを、同じように取り扱うことができることが好ましい。しかし、遅延時間の精度を必要としないような場合には、それらのデータを同じように扱えなくても良く、その精度に応じて、コンパレータ７、メモリ５、および比較基準レジスタ６は、上位ビットだけを比較、保持できるような構成にすることができる。
この場合には、例えばカウンタ３がｎビットのデータを扱うことができても、上記のようにしてメモリ５に予め格納する設定データは、そのｎビットのうちの上位のビットだけで良い。

（第２実施形態）
本発明の遅延時間発生回路の第２実施形態の構成について、図３及び図４を参照しながら説明する。
この第２実施形態は、電源電圧の投入時に、その電源電圧が所定値以上になったか否かを検出し、これが検出されたタイミングを起点に所定の遅延時間を経過したときに遅延信号を出力するものであるが、第１実施形態の場合に比べて、その遅延時間の精度が要求されない場合のものである。

このため、この第２実施形態は、図３に示すように構成され、図１に示す第１実施形態の制御回路４および比較基準レジスタ６を、制御回路４Ａおよび比較基準レジスタ６Ａに置き換えるようにしたものである。
従って、この第２実施形態の他の部分の構成要素は、図１に示す第１実施形態の構成要素と基本的に同様であるので、同一の構成要素には同一符号を付してその構成の説明はできるだけ省略する。

図３に示す比較基準レジスタ６Ａは、図１に示す比較基準レジスタ６と比べると、電圧検出回路１からの検出信号によって最大値に初期化する機能が省略されている。そして、比較基準レジスタ６Ａには、その最大値に代えて、設定可能なデータのうち少なくとも上位の１ビットを「Ｈ」に固定させ、その後に、メモリ５に格納されるデータが新たに設定されるようになっている。この設定は、制御回路４Ａにより行われるようになっている。

例えば、コンパレータ７が８ビットのデータを比較する場合であって、メモリ５に格納しておく設定値の範囲が１２８〜２５５の場合には、コンパレータ７の基準値として最初に比較基準レジスタ６Ａの上位ビットとして「Ｈ」に固定させ、カウンタ３の計数値が１２８にカウントアップするまでにメモリ５に格納されている設定値を比較基準レジスタ６Ａに設定するようにすれば良い。

次に、このような構成からなる第２実施形態の動作例について、図３および図４を参照して説明する。
この例では、メモリ５に予め格納しておく設定値は、例えば１２８〜２５５の場合を例にとって説明する。
いま、電源が投入されると、その電源電圧ＶＤＤは図４（Ａ）に示すように上昇していく。電圧検出回路１は、その電源電圧ＶＤＤを基準値ＶＲＥＦと比較し、電源電圧ＶＤＤが基準値ＶＲＥＦ以上になったときに、その旨を示す検出信号を出力する。

その検出信号は発振回路２を起動させるので、図４（Ｂ）に示すように、発振回路２はクロックの生成を開始する。また、その検出信号は、カウンタ３を初期化させる。
発振回路２から出力されるクロックは、カウンタ３および制御回路４Ａにそれぞれ入力される。このため、カウンタ３は、そのクロックの計数動作を開始する（図４（Ｅ）参照）。そして、制御回路４Ａは、比較基準レジスタ６Ａに対して、設定可能な８ビットのデータのうちの上位（ＭＳＢ）の１ビットを「Ｈ」に固定または設定させる（図４（Ｄ）参照）。

その後、カウンタ３の計数値は図４（Ｅ）に示すように増加していくが、その計数値が「１２８」になるまでに、制御回路４Ａは、メモリ５に予め格納される設定値を読み出し、この読み出した設定値を比較基準レジスタ６Ａに設定する。このため、コンパレータ７の基準値は、図４（Ｄ）に示すようにＭＳＢ＝１からその設定値に変更（更新）される。
その後、コンパレータ７は、カウンタ３の計数値をその比較基準レジスタ６Ａの値である設定値と比較し、その計数値がその設定値に一致すると、遅延パルスを出力する。すなわち、それらが一致すると、コンパレータ７の出力は、図４（Ｆ）に示すようにＬレベルからＨレベルに変化する。

（第３実施形態）
本発明の遅延時間発生回路の第３実施形態の構成について、図５を参照しながら説明する。
この第３実施形態は、図１に示す第１実施形態において、発振回路２から得られるクロックの周期が遅延時間に対して十分に短く、メモリ５などからの読み出し時間が短いような場合において好適なものである。

このために、この第３実施形態は、図５に示すように、電圧検出回路１１と、発振回路１２と、ダウンカウンタ１３と、制御回路１４と、メモリ１５と、ゼロ検出回路１６と、を備えている。
また、この第３実施形態は、上記の各構成要素が半導体基板上に形成されて集積回路で構成可能なものである。

電圧検出回路１１は、電源の投入時に電源電圧ＶＤＤを基準値ＶＲＥＦと比較し、電源電圧ＶＤＤが基準値ＶＲＥＦ以上になったときに、その旨を示す検出信号を出力するようになっている。
発振回路１２は、所定の周波数からなるクロックを発生するものであり、電圧検出回路１１から検出信号が出力されたときに起動されるようになっている。この発振回路は、ＣＲ発振回路、リングオシレータ、ＬＣ発振回路などからなる。

ダウンカウンタ１３は、発振回路１２からのクロックを入力し、このクロックによって設定されている初期値を順次減算させていくようになっている。すなわち、ダウンカウンタ１３は、電圧検出回路１１からの検出信号によってリセットされ、発振回路１２からのクロックによってメモリ１５に格納される設定値が初期値として設定されるようになっている。
制御回路１４は、発振回路１２からのクロックに基づき、後述のようにメモリ１５に予め格納される設定値を読み出し、この読み出した設定値をダウンカウンタ１３に設定するようになっている。

メモリ１５は、発振回路１２の発振周波数、および電圧検出回路１１から検出信号があったタイミングを起点とする任意の遅延時間に基づき、これらに対応する設定値を予め格納しておくものである。このメモリ１５は、図１に示すメモリ５とその構成やデータの設定方法は同様である。
ゼロ検出回路１６は、ダウンカウンタ１３の出力がゼロになったことを検出し、ゼロを検出したときに遅延パルスを出力するようになっている。

次に、このような構成からなる第３実施形態の動作例について、図５を参照して説明する。
いま、電源が投入されると、その電源電圧ＶＤＤは上昇していく。電圧検出回路１１は、その電源電圧ＶＤＤを基準値ＶＲＥＦと比較し、電源電圧ＶＤＤが基準値ＶＲＥＦ以上になったときに、その旨を示す検出信号を出力する。

その検出信号は発振回路１２を起動させるので、発振回路１２はクロックの生成を開始する。また、その検出信号は、ダウンカウンタ１３を初期化させる。
発振回路１２から出力されるクロックは、制御回路１４およびダウンカウンタ１３にそれぞれ入力される。
このため、制御回路１４は、発振回路１２からのクロックに基づき、メモリ１５に予め格納される設定値を読み出し、この読み出した設定値をダウンカウンタ１３に初期値として設定する。

ダウンカウンタ１３は、発振回路１２からのクロックを入力し、このクロックによって、上記で設定された設定値（初期値）を順次減算させていく。このため、ダウンカウンタ１３から出力される計数値は、順次減っていく。
ゼロ検出回路１６は、ダウンカウンタ１３の出力（計数値）がゼロになったことを検出すると、その旨を示す遅延パルスを出力する。

（その他）
上記の例では、メモリ５に設定データを書き込む際に、発振回路４の発振周波数を計測し、その計測周波数から設定データを決定するようにしたが、これに代えて以下のように設定データを決定するようにしても良い。
すなわち、メモリ５に所定値（所定データ）を予め格納しておく。この状態で実施形態の全体を動作させ、電圧検出回路１の検出信号（リセット信号）およびコンパレータ７の出力（遅延パルス）を測定し、遅延時間を測定する。

そして、その測定時間などに基づき、以下の（１）式によりメモリ５に書き込むための設定値（調整値）を決定し、この決定した設定値をメモリ５に書き込む。

設定値＝（所定値×所望の遅延時間）÷測定時間・・・（１）

例えば、所定値を「１００００」、所望の遅延時間を「１００ｍｓ」、測定時間を「１２５ｍｓ」とすると、（１）式によって設定値は「８０００」となる。
このような方法を採用すると、発振回路の発振周波数をモニタする調整用端子が不要となる。

本発明の第１実施形態の構成を示すブロック図である。 第１実施形態の動作を説明するための説明図である。 本発明の第２実施形態の構成を示すブロック図である。 第２実施形態の動作を説明するための説明図である。 本発明の第３実施形態の構成を示すブロック図である。

符号の説明

１、１１・・・電圧検出回路、２、１２・・・発振回路、３・・・カウンタ、４、４Ａ、１４・・・制御回路、５、１５・・・メモリ、６、６Ａ・・・比較基準レジスタ、７・・・コンパレータ、１６・・・ダウンカウンタ

Claims (10)

1. 電源電圧を所定値と比較し、前記電源電圧が前記所定値を上回るときにその旨を示す検出信号を出力する電圧検出回路と、
   所定の周波数からなるクロックを発生する発振回路と、
   前記電圧検出回路から検出信号が出力されたときに、前記発振回路からのクロックの計数動作を開始するカウンタと、
   電圧検出回路から検出信号があったときを起点とする任意の遅延時間に係る設定値を予め格納しておく不揮発性メモリと、を備え、
   前記カウンタの計数値と前記不揮発性メモリに格納される設定値とに基づいて遅延信号を生成するようになっていることを特徴とする遅延時間発生回路。
2. 前記不揮発性メモリに予め格納する設定値は、電圧検出回路から検出信号があったときを起点とする任意の遅延時間、および前記発振回路の発振周波数に基づいて決定される値であることを特徴とする請求項１に記載の遅延時間発生回路。
3. 前記カウンタの計数値を前記不揮発性メモリに格納される設定値と比較し、前記計数値が前記設定値と一致したときに遅延信号を出力するコンパレータを、さらに備えていることを特徴とする請求項１または請求項２に記載の遅延時間発生回路。
4. 前記発振回路は、前記電圧検出回路からの検出信号に基づいて起動するようになっていることを特徴とする請求項１乃至請求項３のうちのいずれかに記載の遅延時間発生回路。
5. 前記発振回路は、前記遅延信号の発生後に動作を停止することを特徴とする請求項１乃至請求項３のうちのいずれかに記載の遅延時間発生回路。
6. 前記コンパレータが比較する際の基準値を格納する比較基準レジスタを、さらに備えていることを特徴とする請求項３乃至請求項５のうちのいずれかに記載の遅延時間発生回路。
7. 前記比較基準レジスタは、前記電圧検出回路から検出信号が出力されたときに格納データが最大値に初期化され、その後、前記不揮発性メモリに格納される設定値が新たに設定されるようになっていることを特徴とする請求項６に記載の遅延時間発生回路。
8. 前記比較基準レジスタは、前記発振回路の出力開始時に少なくとも上位の１ビットのデータが格納され、その後、前記不揮発性メモリに格納される設定値が新たに設定されるようになっていることを特徴とする請求項６に記載の遅延時間発生回路。
9. 前記比較基準レジスタに格納される少なくとも上位１ビットのデータは、Hに固定するようにしたことを特徴とする請求項８に記載の遅延時間発生回路。
10. 電源電圧を所定値と比較し、前記電源電圧が前記所定値を上回るときにその旨を示す検出信号を出力する電圧検出回路と、
    所定の周波数からなるクロックを発生する発振回路と、
    電圧検出回路から検出信号があったときを起点とする任意の遅延時間に係る設定値を予め格納しておく不揮発性メモリと、
    前記発振回路からのクロックを入力し、このクロックによって設定されている初期値を減算させていくダウンカウンタと、
    前記ダウンカウンタの出力がゼロになったことを検出し、ゼロを検出したときに遅延信号を出力するゼロ検出回路とを備え、
    前記ダウンカウンタは、電圧検出回路からの検出信号によってリセットされ、前記発振回路からのクロックによって前記不揮発性メモリに格納される設定値が前記初期値として設定されるようになっていることを特徴とする遅延時間発生回路。

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