JPH07129279A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07129279A JPH07129279A JP5275587A JP27558793A JPH07129279A JP H07129279 A JPH07129279 A JP H07129279A JP 5275587 A JP5275587 A JP 5275587A JP 27558793 A JP27558793 A JP 27558793A JP H07129279 A JPH07129279 A JP H07129279A
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Abstract
(57)【要約】
【目的】電源電圧と基準電圧を比較し、期間の違う少な
くとも２種類の内部リセット信号から１つを選択するこ
とによって、最適な内部リセット信号を発生することが
できる半導体集積回路の提供。 【構成】一定周波数の出力パルスを発生する発振器と、
この発振器の出力パルスを計数して少なくとも２種のカ
ウント数の異なるカウンタ出力を発生するカウンタと、
このカウンタに対するカウンタリセット信号を発生する
カウンタリセット信号発生回路と、少なくとも１種の基
準電圧と電源電圧を比較するコンパレータと、前記少な
くとも２種のカウント数の異なるカウンタ出力を選択出
力するマルチプレクサを有し、このマルチプレクサは、
前記電源電圧が前記少なくとも１種の基準電圧より小さ
い場合ほど前記少なくとも２種のカウント数の異なるカ
ウンタ出力のうちより大きいカウント数のカウンタ出力
を選択出力するように前記コンパレータの比較結果によ
って制御されることにより上記目的を達成する。
くとも２種類の内部リセット信号から１つを選択するこ
とによって、最適な内部リセット信号を発生することが
できる半導体集積回路の提供。 【構成】一定周波数の出力パルスを発生する発振器と、
この発振器の出力パルスを計数して少なくとも２種のカ
ウント数の異なるカウンタ出力を発生するカウンタと、
このカウンタに対するカウンタリセット信号を発生する
カウンタリセット信号発生回路と、少なくとも１種の基
準電圧と電源電圧を比較するコンパレータと、前記少な
くとも２種のカウント数の異なるカウンタ出力を選択出
力するマルチプレクサを有し、このマルチプレクサは、
前記電源電圧が前記少なくとも１種の基準電圧より小さ
い場合ほど前記少なくとも２種のカウント数の異なるカ
ウンタ出力のうちより大きいカウント数のカウンタ出力
を選択出力するように前記コンパレータの比較結果によ
って制御されることにより上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、リセット回路の内部リセット信号を解除する時間
を可変とした半導体集積回路に関する。
特に、リセット回路の内部リセット信号を解除する時間
を可変とした半導体集積回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路の内部回路を
リセットするために、リングオシレータ等の発振器の出
力パルスを予め、例えば半導体集積回路設計時に設定さ
れる設定値までカウントすることによって、この設定値
までカウントする期間、内部回路に対して内部リセット
信号を与えていた。ところが、発振器の出力パルスは電
源電圧の状態によって、安定するまでに必要とする時間
が変化するので、内部リセット信号の期間が適切になら
ない場合がある。
リセットするために、リングオシレータ等の発振器の出
力パルスを予め、例えば半導体集積回路設計時に設定さ
れる設定値までカウントすることによって、この設定値
までカウントする期間、内部回路に対して内部リセット
信号を与えていた。ところが、発振器の出力パルスは電
源電圧の状態によって、安定するまでに必要とする時間
が変化するので、内部リセット信号の期間が適切になら
ない場合がある。
【０００３】従来、発振器の電源投入直後の不安定な発
振出力による内部回路の誤動作を防ぐための従来の半導
体集積回路を図４に示す。同図に示す半導体集積回路
は、例えばリングオシレータ等の発振器１と、発振器１
の出力パルス（出力波形）ＣＬＫを計数し内部リセット
信号ＲＳＴを発生するカウンタ２と、カウンタ２をリセ
ットするためのカウンタリセット信号ＣＬＲを発生する
カウンタリセット信号発生回路３から構成されている。
振出力による内部回路の誤動作を防ぐための従来の半導
体集積回路を図４に示す。同図に示す半導体集積回路
は、例えばリングオシレータ等の発振器１と、発振器１
の出力パルス（出力波形）ＣＬＫを計数し内部リセット
信号ＲＳＴを発生するカウンタ２と、カウンタ２をリセ
ットするためのカウンタリセット信号ＣＬＲを発生する
カウンタリセット信号発生回路３から構成されている。
【０００４】同図に示す半導体集積回路において、電源
投入直後、カウンタリセット信号発生回路３はカウンタ
２に対するカウンタリセット信号ＣＬＲを発生する。こ
の時、カウンタ２の出力信号である内部リセット信号Ｒ
ＳＴは図示していない半導体集積回路の内部回路をリセ
ットするように設定される。次に、カウンタ２のカウン
タリセット信号ＣＬＲが解除された後、カウンタ２は発
振器１の出力パルスＣＬＫを計数し始め、予め例えば半
導体集積回路設計時に設定された設定値になるまで発振
器１の出力パルスＣＬＫを計数し続ける。その後、カウ
ンタ２はこの設定値になると、内部リセット信号ＲＳＴ
を発生し、図示していない半導体集積回路内部に対する
リセットが解除される。
投入直後、カウンタリセット信号発生回路３はカウンタ
２に対するカウンタリセット信号ＣＬＲを発生する。こ
の時、カウンタ２の出力信号である内部リセット信号Ｒ
ＳＴは図示していない半導体集積回路の内部回路をリセ
ットするように設定される。次に、カウンタ２のカウン
タリセット信号ＣＬＲが解除された後、カウンタ２は発
振器１の出力パルスＣＬＫを計数し始め、予め例えば半
導体集積回路設計時に設定された設定値になるまで発振
器１の出力パルスＣＬＫを計数し続ける。その後、カウ
ンタ２はこの設定値になると、内部リセット信号ＲＳＴ
を発生し、図示していない半導体集積回路内部に対する
リセットが解除される。
【０００５】さて、図２（ａ）に示すように、発振器１
の出力パルスＣＬＫは電源投入直後は非常に不安定であ
る。また、電源電圧の大小によっても発振器１が安定す
るまでに必要な時間は変化するし、電源の電圧もいつも
同じであるとは限らない。しかし、カウンタ２は予め設
定された設定値までしかカウントしない。従って、内部
リセット信号ＲＳＴを発生させるために予め設定される
カウント数（設定値）を大きい値に設定すると、発振器
１は十分に安定させることができる。発振器１の立ち上
がりが早い時、この設定値があまり大きいと、内部回路
をリセットしている時間が必要以上に長くなり、電源投
入から内部回路を起動するまでの時間が必要以上に長く
なるという問題があった。逆に、内部リセット信号ＲＳ
Ｔを発生させるカウント数の設定値が小さいと、発振器
１の立ち上がりが遅い場合、発振器が十分に安定する前
に内部回路を起動することになってしまい、内部回路に
誤動作を生じさせたり、動作が保証されない等の問題が
あった。
の出力パルスＣＬＫは電源投入直後は非常に不安定であ
る。また、電源電圧の大小によっても発振器１が安定す
るまでに必要な時間は変化するし、電源の電圧もいつも
同じであるとは限らない。しかし、カウンタ２は予め設
定された設定値までしかカウントしない。従って、内部
リセット信号ＲＳＴを発生させるために予め設定される
カウント数（設定値）を大きい値に設定すると、発振器
１は十分に安定させることができる。発振器１の立ち上
がりが早い時、この設定値があまり大きいと、内部回路
をリセットしている時間が必要以上に長くなり、電源投
入から内部回路を起動するまでの時間が必要以上に長く
なるという問題があった。逆に、内部リセット信号ＲＳ
Ｔを発生させるカウント数の設定値が小さいと、発振器
１の立ち上がりが遅い場合、発振器が十分に安定する前
に内部回路を起動することになってしまい、内部回路に
誤動作を生じさせたり、動作が保証されない等の問題が
あった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、電源電圧と基準
電圧を比較し、期間の違う少なくとも２種類の内部リセ
ット信号から１つを選択することによって、最適な内部
リセット信号を発生することができる半導体集積回路を
提供することにある。
従来技術に基づく問題点をかえりみて、電源電圧と基準
電圧を比較し、期間の違う少なくとも２種類の内部リセ
ット信号から１つを選択することによって、最適な内部
リセット信号を発生することができる半導体集積回路を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、一定周波数の出力パルスを発生する発振
器と、この発振器の出力パルスを計数して少なくとも２
種のカウント数の異なるカウンタ出力を発生するカウン
タと、このカウンタに対するカウンタリセット信号を発
生するカウンタリセット信号発生回路と、少なくとも１
種の基準電圧と電源電圧を比較するコンパレータと、前
記少なくとも２種のカウント数の異なるカウンタ出力を
選択出力するマルチプレクサを有し、このマルチプレク
サは、前記電源電圧が前記少なくとも１種の基準電圧よ
り小さい場合ほど前記少なくとも２種のカウント数の異
なるカウンタ出力のうちより大きいカウント数のカウン
タ出力を選択出力するように前記コンパレータの比較結
果によって制御されることを特徴とする半導体集積回路
を提供するものである。
に、本発明は、一定周波数の出力パルスを発生する発振
器と、この発振器の出力パルスを計数して少なくとも２
種のカウント数の異なるカウンタ出力を発生するカウン
タと、このカウンタに対するカウンタリセット信号を発
生するカウンタリセット信号発生回路と、少なくとも１
種の基準電圧と電源電圧を比較するコンパレータと、前
記少なくとも２種のカウント数の異なるカウンタ出力を
選択出力するマルチプレクサを有し、このマルチプレク
サは、前記電源電圧が前記少なくとも１種の基準電圧よ
り小さい場合ほど前記少なくとも２種のカウント数の異
なるカウンタ出力のうちより大きいカウント数のカウン
タ出力を選択出力するように前記コンパレータの比較結
果によって制御されることを特徴とする半導体集積回路
を提供するものである。
【０００８】
【発明の作用】本発明の半導体集積回路は、電源電圧と
少なくとも１種の基準電圧の電圧値を比較し、その比較
結果によって、カウンタに予め設定された期間の違う少
なくとも２種の内部リセット信号から１つを選択するこ
とによって、半導体集積回路内部に対する内部リセット
信号を解除するタイミングを発振器が十分に安定した後
の最適なタイミングとすることができる。
少なくとも１種の基準電圧の電圧値を比較し、その比較
結果によって、カウンタに予め設定された期間の違う少
なくとも２種の内部リセット信号から１つを選択するこ
とによって、半導体集積回路内部に対する内部リセット
信号を解除するタイミングを発振器が十分に安定した後
の最適なタイミングとすることができる。
【０００９】
【実施例】本発明に係わる半導体集積回路を、添付の図
面に示す好適実施例に基づいて詳細に説明する。
面に示す好適実施例に基づいて詳細に説明する。
【００１０】図１に本発明の半導体集積回路の一実施例
のブロック図を示す。同図に示す本発明の半導体集積回
路は、発振器１と、発振器１の出力パルス（出力波形）
ＣＬＫを計数しカウンタ出力Ｑ１、Ｑ２を発生するカウ
ンタ２と、カウンタ２をリセットするためのカウンタリ
セット信号ＣＬＲを発生するカウンタリセット信号発生
回路３と、電源電圧Ｖｄｄと基準電圧Ｖｒｅｆとの電圧
値を比較して選択制御信号ＳＥＬを発生するコンパレー
タ（電圧比較器）４と、選択制御信号ＳＥＬによってカ
ウンタ出力Ｑ１、Ｑ２のいずれか一方を内部リセット信
号ＲＳＴとして選択出力するマルチプレクサ（選択出力
回路）５とから構成されている。
のブロック図を示す。同図に示す本発明の半導体集積回
路は、発振器１と、発振器１の出力パルス（出力波形）
ＣＬＫを計数しカウンタ出力Ｑ１、Ｑ２を発生するカウ
ンタ２と、カウンタ２をリセットするためのカウンタリ
セット信号ＣＬＲを発生するカウンタリセット信号発生
回路３と、電源電圧Ｖｄｄと基準電圧Ｖｒｅｆとの電圧
値を比較して選択制御信号ＳＥＬを発生するコンパレー
タ（電圧比較器）４と、選択制御信号ＳＥＬによってカ
ウンタ出力Ｑ１、Ｑ２のいずれか一方を内部リセット信
号ＲＳＴとして選択出力するマルチプレクサ（選択出力
回路）５とから構成されている。
【００１１】同図において、発振器１は、カウンタ２に
対して一定周波数の出力パルスＣＬＫを発生する。発振
器１の回路例は、例えば奇数個のインバータをリング状
に直列接続して、接続した全てのインバータの出力伝搬
遅延時間を周波数とするパルスを発生するリングオシレ
ータ等であるが、本発明はこれに限定されず、一定周波
数の出力パルスＣＬＫを発生できればどのような回路で
も良い。
対して一定周波数の出力パルスＣＬＫを発生する。発振
器１の回路例は、例えば奇数個のインバータをリング状
に直列接続して、接続した全てのインバータの出力伝搬
遅延時間を周波数とするパルスを発生するリングオシレ
ータ等であるが、本発明はこれに限定されず、一定周波
数の出力パルスＣＬＫを発生できればどのような回路で
も良い。
【００１２】次に、カウンタ２は、少なくとも２種の異
なるカウント数を予め、例えば半導体集積回路設計時に
設定されており、電源投入直後、カウンタリセット信号
発生回路３から出力されるカウンタリセット信号ＣＬＲ
によって初期化され、カウンタリセット信号ＣＬＲ解除
後、発振器１の出力パルスＣＬＫを計数し始める。その
後、所定の設定値となった時点でマルチプレクサ５に対
してカウンタ出力Ｑ１、Ｑ２を出力する。本実施例で
は、カウンタ出力Ｑ１、Ｑ２にはそれぞれ小さい値、大
きい値が設定されているが、本発明はこれに限定され
ず、少なくとも２種の異なるカウント数を設定できれば
良く、例えばカウンタ出力は５種類でも１０種類でも良
い。
なるカウント数を予め、例えば半導体集積回路設計時に
設定されており、電源投入直後、カウンタリセット信号
発生回路３から出力されるカウンタリセット信号ＣＬＲ
によって初期化され、カウンタリセット信号ＣＬＲ解除
後、発振器１の出力パルスＣＬＫを計数し始める。その
後、所定の設定値となった時点でマルチプレクサ５に対
してカウンタ出力Ｑ１、Ｑ２を出力する。本実施例で
は、カウンタ出力Ｑ１、Ｑ２にはそれぞれ小さい値、大
きい値が設定されているが、本発明はこれに限定され
ず、少なくとも２種の異なるカウント数を設定できれば
良く、例えばカウンタ出力は５種類でも１０種類でも良
い。
【００１３】次に、カウンタリセット信号発生回路３
は、電源投入直後にカウンタ２をリセットするためのカ
ウンタリセット信号ＣＬＲを発生する。カウンタリセッ
ト信号発生回路３の回路例は、例えば電源電圧Ｖｄｄの
立ち上がりパルスを検出してカウンタリセット信号ＣＬ
Ｒを発生する微分回路や、発振器１の最初の出力を検出
してカウンタリセット信号ＣＬＲを発生するワンショッ
ト回路等であるが、本発明はこれに限定されず、電源投
入直後にカウンタ２をリセットするためのカウンタリセ
ット信号ＣＬＲを発生できれば良い。
は、電源投入直後にカウンタ２をリセットするためのカ
ウンタリセット信号ＣＬＲを発生する。カウンタリセッ
ト信号発生回路３の回路例は、例えば電源電圧Ｖｄｄの
立ち上がりパルスを検出してカウンタリセット信号ＣＬ
Ｒを発生する微分回路や、発振器１の最初の出力を検出
してカウンタリセット信号ＣＬＲを発生するワンショッ
ト回路等であるが、本発明はこれに限定されず、電源投
入直後にカウンタ２をリセットするためのカウンタリセ
ット信号ＣＬＲを発生できれば良い。
【００１４】次に、コンパレータ４は、電源電圧Ｖｄｄ
と定電圧源である少なくとも１種の基準電圧Ｖｒｅｆと
の電圧値を比較し、マルチプレクサ５に対して選択制御
信号ＳＥＬを発生する。例えば、基準電圧Ｖｒｅｆに５
Ｖが設定された場合、コンパレータ４は電源電圧Ｖｄｄ
と基準電圧Ｖｒｅｆである５Ｖとを比較して、電源電圧
Ｖｄｄが５Ｖよりも大きいか小さいかを判定する。ただ
し、本発明はこれに限定されず、電源電圧Ｖｄｄと少な
くとも１種の基準電圧Ｖｒｅｆの電圧値とを比較して、
少なくとも１種の選択制御信号を発生できれば良く、例
えば５種類、例えば１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖの基
準電圧Ｖｒｅｆを用意し、５個のコンパレータを使用す
ることにより、５種類の選択制御信号を発生するように
すれば、電源電圧Ｖｄｄの電圧値をより正確に検出する
ことができ、カウンタ２の設定値をより適切に選択制御
することができる。
と定電圧源である少なくとも１種の基準電圧Ｖｒｅｆと
の電圧値を比較し、マルチプレクサ５に対して選択制御
信号ＳＥＬを発生する。例えば、基準電圧Ｖｒｅｆに５
Ｖが設定された場合、コンパレータ４は電源電圧Ｖｄｄ
と基準電圧Ｖｒｅｆである５Ｖとを比較して、電源電圧
Ｖｄｄが５Ｖよりも大きいか小さいかを判定する。ただ
し、本発明はこれに限定されず、電源電圧Ｖｄｄと少な
くとも１種の基準電圧Ｖｒｅｆの電圧値とを比較して、
少なくとも１種の選択制御信号を発生できれば良く、例
えば５種類、例えば１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖの基
準電圧Ｖｒｅｆを用意し、５個のコンパレータを使用す
ることにより、５種類の選択制御信号を発生するように
すれば、電源電圧Ｖｄｄの電圧値をより正確に検出する
ことができ、カウンタ２の設定値をより適切に選択制御
することができる。
【００１５】最後に、マルチプレクサ５は、コンパレー
タ４から入力される少なくとも１種の選択制御信号ＳＥ
Ｌによって、カウンタ２から入力される少なくとも２種
のカウンタ出力Ｑ１、Ｑ２の中から１つを内部リセット
信号ＲＳＴとして選択出力する。なお、選択制御信号の
数およびカウンタ出力の数により、マルチプレクサ５の
回路構成が変化するが、本発明においては、少なくとも
１種の選択制御信号によって、少なくとも２種のカウン
タ出力の中から１つのカウンタ出力を内部リセット信号
ＲＳＴとして選択出力できればどのような回路でも良
い。
タ４から入力される少なくとも１種の選択制御信号ＳＥ
Ｌによって、カウンタ２から入力される少なくとも２種
のカウンタ出力Ｑ１、Ｑ２の中から１つを内部リセット
信号ＲＳＴとして選択出力する。なお、選択制御信号の
数およびカウンタ出力の数により、マルチプレクサ５の
回路構成が変化するが、本発明においては、少なくとも
１種の選択制御信号によって、少なくとも２種のカウン
タ出力の中から１つのカウンタ出力を内部リセット信号
ＲＳＴとして選択出力できればどのような回路でも良
い。
【００１６】図１に示す半導体集積回路において、電源
投入直後、カウンタリセット信号発生回路３はカウンタ
２に対してカウンタリセット信号ＣＬＲを、例えばＬＯ
Ｗレベルのワンショットパルスを発生する。この時、カ
ウンタ２の出力信号であるカウンタ出力Ｑ１、Ｑ２は共
にリセットされ、例えば共にＬＯＷレベルとなるから、
選択制御信号ＳＥＬの電圧レベルにかかわらずマルチプ
レクサ５の出力信号である内部リセット信号ＲＳＴは、
図示していない半導体集積回路の内部回路をリセットす
るように、例えばＬＯＷレベルに設定される。
投入直後、カウンタリセット信号発生回路３はカウンタ
２に対してカウンタリセット信号ＣＬＲを、例えばＬＯ
Ｗレベルのワンショットパルスを発生する。この時、カ
ウンタ２の出力信号であるカウンタ出力Ｑ１、Ｑ２は共
にリセットされ、例えば共にＬＯＷレベルとなるから、
選択制御信号ＳＥＬの電圧レベルにかかわらずマルチプ
レクサ５の出力信号である内部リセット信号ＲＳＴは、
図示していない半導体集積回路の内部回路をリセットす
るように、例えばＬＯＷレベルに設定される。
【００１７】次に、カウンタリセット信号ＣＬＲが解除
された後、即ちカウンタリセット信号ＣＬＲがＨＩＧＨ
レベルに戻った後、カウンタ２は発振器１の出力パルス
ＣＬＫを計数し始め、カウンタ２は予め設定された小さ
い方の値になると、カウンタ出力Ｑ１に例えばＨＩＧＨ
レベルを発生し、予め設定された大きい方の値になると
カウンタ出力Ｑ２にＨＩＧＨレベルを発生する。
された後、即ちカウンタリセット信号ＣＬＲがＨＩＧＨ
レベルに戻った後、カウンタ２は発振器１の出力パルス
ＣＬＫを計数し始め、カウンタ２は予め設定された小さ
い方の値になると、カウンタ出力Ｑ１に例えばＨＩＧＨ
レベルを発生し、予め設定された大きい方の値になると
カウンタ出力Ｑ２にＨＩＧＨレベルを発生する。
【００１８】ここで、基準電圧Ｖｒｅｆが例えば５Ｖで
あり、電源電圧Ｖｄｄが基準電圧Ｖｒｅｆの５Ｖよりも
大きな値、例えば５．２Ｖであった場合、コンパレータ
４の出力信号である選択制御信号ＳＥＬの電圧レベル、
例えばＨＩＧＨレベルによって、マルチプレクサ５はカ
ウント数の設定が小さいカウンタ出力Ｑ１を内部リセッ
ト信号ＲＳＴとして選択出力する。また、基準電圧Ｖｒ
ｅｆが例えば５Ｖであり、電源電圧Ｖｄｄが基準電圧Ｖ
ｒｅｆの５Ｖよりも小さな値、例えば４．８Ｖであった
場合、コンパレータ４の出力信号である選択制御信号Ｓ
ＥＬの電圧レベル、例えばＬＯＷレベルによって、マル
チプレクサ５はカウント数の設定が大きいカウンタ出力
Ｑ２を内部リセット信号ＲＳＴとして選択出力する。
あり、電源電圧Ｖｄｄが基準電圧Ｖｒｅｆの５Ｖよりも
大きな値、例えば５．２Ｖであった場合、コンパレータ
４の出力信号である選択制御信号ＳＥＬの電圧レベル、
例えばＨＩＧＨレベルによって、マルチプレクサ５はカ
ウント数の設定が小さいカウンタ出力Ｑ１を内部リセッ
ト信号ＲＳＴとして選択出力する。また、基準電圧Ｖｒ
ｅｆが例えば５Ｖであり、電源電圧Ｖｄｄが基準電圧Ｖ
ｒｅｆの５Ｖよりも小さな値、例えば４．８Ｖであった
場合、コンパレータ４の出力信号である選択制御信号Ｓ
ＥＬの電圧レベル、例えばＬＯＷレベルによって、マル
チプレクサ５はカウント数の設定が大きいカウンタ出力
Ｑ２を内部リセット信号ＲＳＴとして選択出力する。
【００１９】従って、電源電圧Ｖｄｄが基準電圧Ｖｒｅ
ｆよりも大きい時は、カウンタ出力Ｑ１が内部リセット
信号ＲＳＴとして出力され、図示していない半導体集積
回路の内部回路に対するリセットが解除されるからリセ
ット期間が短くなり、電源電圧Ｖｄｄが基準電圧Ｖｒｅ
ｆよりも小さい時は、カウンタ出力Ｑ２が内部リセット
信号ＲＳＴとして出力され、図示していない半導体集積
回路の内部回路に対するリセットが解除されるからリセ
ット期間が長くなる。
ｆよりも大きい時は、カウンタ出力Ｑ１が内部リセット
信号ＲＳＴとして出力され、図示していない半導体集積
回路の内部回路に対するリセットが解除されるからリセ
ット期間が短くなり、電源電圧Ｖｄｄが基準電圧Ｖｒｅ
ｆよりも小さい時は、カウンタ出力Ｑ２が内部リセット
信号ＲＳＴとして出力され、図示していない半導体集積
回路の内部回路に対するリセットが解除されるからリセ
ット期間が長くなる。
【００２０】次に、図２は、図１に示す半導体集積回路
において、電源電圧Ｖｄｄが基準電圧Ｖｒｅｆよりも大
きい場合の動作を示すタイミングチャートである。ま
た、図３は、図１に示す半導体集積回路において、電源
電圧Ｖｄｄが基準電圧Ｖｒｅｆよりも小さい場合の動作
を示すタイミングチャートである。
において、電源電圧Ｖｄｄが基準電圧Ｖｒｅｆよりも大
きい場合の動作を示すタイミングチャートである。ま
た、図３は、図１に示す半導体集積回路において、電源
電圧Ｖｄｄが基準電圧Ｖｒｅｆよりも小さい場合の動作
を示すタイミングチャートである。
【００２１】図２および図３の（ａ）に示すタイミング
チャートにおいて、発振器１の出力パルスＣＬＫは、電
源投入直後から安定点６までの期間は不安定であり、安
定点６以降の期間は安定している。この安定点６の時間
的な位置、即ち、発振器１の出力パルスＣＬＫが安定す
るまでに必要な時間は、電源電圧Ｖｄｄの電圧によって
変化し、一般的に、図２の（ｂ）に示すように基準電圧
Ｖｒｅｆよりも電源電圧Ｖｄｄの方が大きい時は、発振
器１の出力パルスＣＬＫが安定するまでに必要な時間は
短くなり、逆に図３の（ｂ）に示すように基準電圧Ｖｒ
ｅｆよりも電源電圧Ｖｄｄの方が小さい時は、発振器１
の出力パルスＣＬＫが安定するまでに必要な時間は長く
なる。
チャートにおいて、発振器１の出力パルスＣＬＫは、電
源投入直後から安定点６までの期間は不安定であり、安
定点６以降の期間は安定している。この安定点６の時間
的な位置、即ち、発振器１の出力パルスＣＬＫが安定す
るまでに必要な時間は、電源電圧Ｖｄｄの電圧によって
変化し、一般的に、図２の（ｂ）に示すように基準電圧
Ｖｒｅｆよりも電源電圧Ｖｄｄの方が大きい時は、発振
器１の出力パルスＣＬＫが安定するまでに必要な時間は
短くなり、逆に図３の（ｂ）に示すように基準電圧Ｖｒ
ｅｆよりも電源電圧Ｖｄｄの方が小さい時は、発振器１
の出力パルスＣＬＫが安定するまでに必要な時間は長く
なる。
【００２２】従って、図１の半導体集積回路と、図２お
よび図３のタイミングチャートに示すように、本発明の
半導体集積回路は、基準電圧Ｖｒｅｆよりも電源電圧Ｖ
ｄｄの方が大きい場合には、発振器１の出力パルスＣＬ
Ｋが安定するまでに必要な時間は短くなるから、内部リ
セット信号ＲＳＴとしてカウンタ出力Ｑ１が選択され
る。一方、基準電圧Ｖｒｅｆよりも電源電圧Ｖｄｄの方
が小さい場合には、発振器１の出力パルスＣＬＫが安定
するまでに必要な時間は長くなるから、内部リセット信
号ＲＳＴとしてカウンタ出力Ｑ２が選択される。
よび図３のタイミングチャートに示すように、本発明の
半導体集積回路は、基準電圧Ｖｒｅｆよりも電源電圧Ｖ
ｄｄの方が大きい場合には、発振器１の出力パルスＣＬ
Ｋが安定するまでに必要な時間は短くなるから、内部リ
セット信号ＲＳＴとしてカウンタ出力Ｑ１が選択され
る。一方、基準電圧Ｖｒｅｆよりも電源電圧Ｖｄｄの方
が小さい場合には、発振器１の出力パルスＣＬＫが安定
するまでに必要な時間は長くなるから、内部リセット信
号ＲＳＴとしてカウンタ出力Ｑ２が選択される。
【００２３】このため、発振器１の出力パルスＣＬＫが
安定してから、図１の半導体集積回路に示していない半
導体集積回路の内部回路に対してのリセットが解除され
るまでの期間を最適にすることができる。なお、本発明
においては、基準電圧Ｖｒｅｆを複数、例えば３Ｖ、４
Ｖ、５Ｖの３種類用意し、電源電圧Ｖｄｄと基準電圧Ｖ
ｒｅｆの電圧値を比較することにより、より多くのカウ
ンタ２の設定値を設定することができ、より適切なタイ
ミングのカウンタ出力を内部リセット信号ＲＳＴとする
ことができる。
安定してから、図１の半導体集積回路に示していない半
導体集積回路の内部回路に対してのリセットが解除され
るまでの期間を最適にすることができる。なお、本発明
においては、基準電圧Ｖｒｅｆを複数、例えば３Ｖ、４
Ｖ、５Ｖの３種類用意し、電源電圧Ｖｄｄと基準電圧Ｖ
ｒｅｆの電圧値を比較することにより、より多くのカウ
ンタ２の設定値を設定することができ、より適切なタイ
ミングのカウンタ出力を内部リセット信号ＲＳＴとする
ことができる。
【００２４】
【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路によれば、電源電圧と基準電圧を比較し、そ
の比較結果によって、カウンタに予め設定された期間の
違う少なくとも２種類のカウンタ出力から１つを選択
し、そのカウンタ出力を内部リセット信号とすることに
よって、半導体集積回路の内部回路に対する内部リセッ
ト信号を解除するタイミングを最適にすることに効果が
ある。
体集積回路によれば、電源電圧と基準電圧を比較し、そ
の比較結果によって、カウンタに予め設定された期間の
違う少なくとも２種類のカウンタ出力から１つを選択
し、そのカウンタ出力を内部リセット信号とすることに
よって、半導体集積回路の内部回路に対する内部リセッ
ト信号を解除するタイミングを最適にすることに効果が
ある。
【図１】 本発明の半導体集積回路の一実施例のブロッ
ク図である。
ク図である。
【図２】 図１に示す本発明の半導体集積回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図３】 図１に示す本発明の半導体集積回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図４】 従来の半導体集積回路のブロック図である。
１ 発振器 ２ カウンタ ３ カウンタリセット信号発生回路 ４ コンパレータ（電圧比較器） ５ マルチプレクサ（選択出力回路） ６ 安定点 ＣＬＲ カウンタリセット信号 ＣＬＫ 出力パルス（出力波形） ＲＳＴ 内部リセット信号 Ｑ１、Ｑ２ カウンタ出力 Ｖｄｄ 電源電圧 Ｖｒｅｆ 基準電圧 ＳＥＬ 選択制御信号
Claims (1)
- 【請求項１】一定周波数の出力パルスを発生する発振器
と、この発振器の出力パルスを計数して少なくとも２種
のカウント数の異なるカウンタ出力を発生するカウンタ
と、このカウンタに対するカウンタリセット信号を発生
するカウンタリセット信号発生回路と、少なくとも１種
の基準電圧と電源電圧を比較するコンパレータと、前記
少なくとも２種のカウント数の異なるカウンタ出力を選
択出力するマルチプレクサを有し、このマルチプレクサ
は、前記電源電圧が前記少なくとも１種の基準電圧より
小さい場合ほど前記少なくとも２種のカウント数の異な
るカウンタ出力のうちより大きいカウント数のカウンタ
出力を選択出力するように前記コンパレータの比較結果
によって制御されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275587A JPH07129279A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275587A JPH07129279A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129279A true JPH07129279A (ja) | 1995-05-19 |
Family
ID=17557539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275587A Withdrawn JPH07129279A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07129279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7965112B2 (en) | 2006-09-29 | 2011-06-21 | Mediatek Inc. | Power-on reset circuits |
| US8816888B2 (en) | 2012-10-04 | 2014-08-26 | Fujitsu Semiconductor Limited | Ad conversion circuit, semiconductor device, and ad conversion method |
-
1993
- 1993-11-04 JP JP5275587A patent/JPH07129279A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7965112B2 (en) | 2006-09-29 | 2011-06-21 | Mediatek Inc. | Power-on reset circuits |
| US8816888B2 (en) | 2012-10-04 | 2014-08-26 | Fujitsu Semiconductor Limited | Ad conversion circuit, semiconductor device, and ad conversion method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |