JP2000232362A - シグマ−デルタ・アナログ−デジタル変換器、および信号処理方法 - Google Patents
シグマ−デルタ・アナログ−デジタル変換器、および信号処理方法Info
- Publication number
- JP2000232362A JP2000232362A JP2000000884A JP2000000884A JP2000232362A JP 2000232362 A JP2000232362 A JP 2000232362A JP 2000000884 A JP2000000884 A JP 2000000884A JP 2000000884 A JP2000000884 A JP 2000000884A JP 2000232362 A JP2000232362 A JP 2000232362A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- signal
- converter
- input
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting
- H03M3/482—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size
- H03M3/484—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size by adapting the gain of the feedback signal, e.g. by adapting the reference values of the digital/analogue converter in the feedback path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 高い信号対雑音比を維持しながら電圧入力の
変動する振幅に対応し、変換中に使用される基準電圧レ
ベルを調節し、動作範囲を変化させることのできる、シ
グマ−デルタ・アナログ−デジタル（Ａ／Ｄ）変換器を
提供する。 【解決手段】 該変換器は、アナログ変調器と、Ａ／Ｄ
変換中にフィードバック経路に沿ってアナログ変調器に
基準電圧を提供する、調節可能な基準電圧回路とを有す
る。基準電圧回路は、ゲインマルチプレクサに複数の正
および負の信号を提供する基準電圧発生器を含む。ゲイ
ンマルチプレクサは、該対の信号を、ゲインレジスタと
マイクロプロセッサインターフェイスバスとによって生
成される選択信号に基づいて、アナログ変調器に選択的
に供給する。該レジスタおよび該バスは合せて、該変換
器の動作範囲と性能の調節を可能にする。該変換器は入
力信号の相対入力パワーの変化に応じて動的に調節され
て、高性能が実現される。
変動する振幅に対応し、変換中に使用される基準電圧レ
ベルを調節し、動作範囲を変化させることのできる、シ
グマ−デルタ・アナログ−デジタル（Ａ／Ｄ）変換器を
提供する。 【解決手段】 該変換器は、アナログ変調器と、Ａ／Ｄ
変換中にフィードバック経路に沿ってアナログ変調器に
基準電圧を提供する、調節可能な基準電圧回路とを有す
る。基準電圧回路は、ゲインマルチプレクサに複数の正
および負の信号を提供する基準電圧発生器を含む。ゲイ
ンマルチプレクサは、該対の信号を、ゲインレジスタと
マイクロプロセッサインターフェイスバスとによって生
成される選択信号に基づいて、アナログ変調器に選択的
に供給する。該レジスタおよび該バスは合せて、該変換
器の動作範囲と性能の調節を可能にする。該変換器は入
力信号の相対入力パワーの変化に応じて動的に調節され
て、高性能が実現される。
Description
【０００１】
【発明の背景】１．技術分野 本発明は、アナログ−デジタル（Ａ／Ｄ）変換器に関
し、より特定的には、入力電圧の振幅に合せて変換が可
能な、プログラム可能な入力基準電圧回路を有する、新
規なシグマ−デルタＡ／Ｄ型変換器に関する。
し、より特定的には、入力電圧の振幅に合せて変換が可
能な、プログラム可能な入力基準電圧回路を有する、新
規なシグマ−デルタＡ／Ｄ型変換器に関する。
【０００２】２．関連技術の説明 アナログ−デジタル（Ａ／Ｄ）変換は、アナログ信号の
連続的な範囲をデジタルコードに、または量子化レベル
に変換するプロセスである。デジタルコードの最大数を
増すことにより、分解能およびスケールの粒度が増し、
より正確なデジタルサンプリングが可能となる。
連続的な範囲をデジタルコードに、または量子化レベル
に変換するプロセスである。デジタルコードの最大数を
増すことにより、分解能およびスケールの粒度が増し、
より正確なデジタルサンプリングが可能となる。
【０００３】しかし、（量子化器としても知られる）Ａ
／Ｄ変換器の最大サンプリング速度は、それらが連続変
換を行なうことのできるスピードを制限し、したがっ
て、生成されるデジタルコードの数も制限する。このサ
ンプリング速度とは、アナログ信号をサンプリングして
確実にデジタルコードに変換することのできる、１秒あ
たりの回数である。最小サンプリング速度は、ナイキス
トサンプリング基準を満たすように、サンプリングされ
るアナログ信号の最大周波数の少なくとも２倍でなけれ
ばならない（サンプリングされる最大周波数の２倍を
「ナイキスト速度」と呼ぶ）。ナイキスト速度を上回る
サンプリング（オーバサンプリング）は、アナログ信号
のより正確なデジタル表現を生み出す。
／Ｄ変換器の最大サンプリング速度は、それらが連続変
換を行なうことのできるスピードを制限し、したがっ
て、生成されるデジタルコードの数も制限する。このサ
ンプリング速度とは、アナログ信号をサンプリングして
確実にデジタルコードに変換することのできる、１秒あ
たりの回数である。最小サンプリング速度は、ナイキス
トサンプリング基準を満たすように、サンプリングされ
るアナログ信号の最大周波数の少なくとも２倍でなけれ
ばならない（サンプリングされる最大周波数の２倍を
「ナイキスト速度」と呼ぶ）。ナイキスト速度を上回る
サンプリング（オーバサンプリング）は、アナログ信号
のより正確なデジタル表現を生み出す。
【０００４】オーバサンプリングＡ／Ｄ変換方法には多
くの種類がある。そのような方法の１つが、いわゆる
「シグマ−デルタ変換」である。この方法は、ナイキス
ト速度をはるかに上回る速度で（たとえば、ナイキスト
速度の１６倍から２５６倍で）アナログ入力信号をオー
バサンプリングして、オーバサンプリングした信号をデ
ジタル信号に変換することによって特徴付けられる。
くの種類がある。そのような方法の１つが、いわゆる
「シグマ−デルタ変換」である。この方法は、ナイキス
ト速度をはるかに上回る速度で（たとえば、ナイキスト
速度の１６倍から２５６倍で）アナログ入力信号をオー
バサンプリングして、オーバサンプリングした信号をデ
ジタル信号に変換することによって特徴付けられる。
【０００５】図１を参照して、従来技術による、１次シ
グマ−デルタＡ／Ｄ変換器構成１００は、ナイキスト速
度よりはるかに高速でサンプリングを行なうオーバサン
プリングされた変調器１１２を用いる。該変調器１１２
は、入力端子１０１に印加される入力アナログ波形と、
Ｄ／Ａ変換器１０５によって生成されるフィードバック
信号との間の、加算器１０２において生成されるサンプ
リングされた差の、時間領域の積分を行なう、積分器１
０３を含む。積分器１０３の出力は、Ａ／Ｄ変換器１０
４に印加される。Ａ／Ｄ変換器１０４の出力は、デジタ
ルフィルタ１０６に印加され、また、Ｄ／Ａ変換器１０
５を介して加算器１０２にもフィードバックされる。
グマ−デルタＡ／Ｄ変換器構成１００は、ナイキスト速
度よりはるかに高速でサンプリングを行なうオーバサン
プリングされた変調器１１２を用いる。該変調器１１２
は、入力端子１０１に印加される入力アナログ波形と、
Ｄ／Ａ変換器１０５によって生成されるフィードバック
信号との間の、加算器１０２において生成されるサンプ
リングされた差の、時間領域の積分を行なう、積分器１
０３を含む。積分器１０３の出力は、Ａ／Ｄ変換器１０
４に印加される。Ａ／Ｄ変換器１０４の出力は、デジタ
ルフィルタ１０６に印加され、また、Ｄ／Ａ変換器１０
５を介して加算器１０２にもフィードバックされる。
【０００６】変調器１１２において用いられるＡ／Ｄ変
換器１０４およびＤ／Ａ変換器１０５は各々、単一ビッ
ト分解能（たとえば、簡単な比較器および、該比較器の
出力を２つの基準電圧にそれぞれ結合する１対のスイッ
チ）であっても、多ビット回路であってもよいが、以下
の説明においては後者であると仮定する。
換器１０４およびＤ／Ａ変換器１０５は各々、単一ビッ
ト分解能（たとえば、簡単な比較器および、該比較器の
出力を２つの基準電圧にそれぞれ結合する１対のスイッ
チ）であっても、多ビット回路であってもよいが、以下
の説明においては後者であると仮定する。
【０００７】入力端子１０１に印加されるアナログ入力
信号は、（たとえば１６：１を超える）高速でオーバサ
ンプリングされ、加算器１０２においてフィードバック
信号と差動的に加算されて、誤差信号が生成される。こ
の誤差信号は積分器１０３に印加される。積分器１０３
は、１ビット分解能の積分された出力信号を生成し、こ
れがＡ／Ｄ変換器１０４によって多ビットのデジタル信
号に変換される。
信号は、（たとえば１６：１を超える）高速でオーバサ
ンプリングされ、加算器１０２においてフィードバック
信号と差動的に加算されて、誤差信号が生成される。こ
の誤差信号は積分器１０３に印加される。積分器１０３
は、１ビット分解能の積分された出力信号を生成し、こ
れがＡ／Ｄ変換器１０４によって多ビットのデジタル信
号に変換される。
【０００８】この多ビットデジタル信号は、デジタルフ
ィルタ１０６に印加される。デジタルフィルタ１０６
は、量子化ノイズを取除いて、信号対雑音比（ＳＮＲ）
が高められた出力信号を生成する。この信号対雑音比は
性能の尺度のパラメータであって、以下により詳細に説
明する。フィルタ処理された信号は、フィルタ１０６か
らデシメータ１０７に与えられる。デシメータ１０７
は、フィルタ処理された信号を、ナイキストサンプリン
グ速度（入力帯域幅の最大周波数の２倍）で出力される
多ビット語に変換する。このようにして、適切にサイズ
決めされた出力多ビット語が、デシメータ１０７によっ
て提供されるが、これは、比較的低いビット分解能の高
いサンプリング速度から、比較的高いビット分解能を有
するより低いサンプリング速度へと減じられている。し
たがって、デジタルフィルタ１０６およびデシメータ１
０７は、アナログ変調器１１２からのオーバサンプリン
グされたＡ／Ｄ出力信号を、多ビットのナイキスト速度
のデジタル語に変換する。
ィルタ１０６に印加される。デジタルフィルタ１０６
は、量子化ノイズを取除いて、信号対雑音比（ＳＮＲ）
が高められた出力信号を生成する。この信号対雑音比は
性能の尺度のパラメータであって、以下により詳細に説
明する。フィルタ処理された信号は、フィルタ１０６か
らデシメータ１０７に与えられる。デシメータ１０７
は、フィルタ処理された信号を、ナイキストサンプリン
グ速度（入力帯域幅の最大周波数の２倍）で出力される
多ビット語に変換する。このようにして、適切にサイズ
決めされた出力多ビット語が、デシメータ１０７によっ
て提供されるが、これは、比較的低いビット分解能の高
いサンプリング速度から、比較的高いビット分解能を有
するより低いサンプリング速度へと減じられている。し
たがって、デジタルフィルタ１０６およびデシメータ１
０７は、アナログ変調器１１２からのオーバサンプリン
グされたＡ／Ｄ出力信号を、多ビットのナイキスト速度
のデジタル語に変換する。
【０００９】Ａ／Ｄ変換器１０４はまた、そのデジタル
出力信号をＤ／Ａ変換器１０５の入力に供給する。Ｄ／
Ａ変換器１０５は、Ａ／Ｄ変換器１０４の動作にほぼ相
補的である、アナログ信号への再変換を行なう。再変換
されたアナログ信号は、入力信号と差動的に加算され
て、誤差信号が導出される。この誤差信号が先のデータ
サンプルおよび誤差値と積分されて、更新デジタル値へ
と変換される。
出力信号をＤ／Ａ変換器１０５の入力に供給する。Ｄ／
Ａ変換器１０５は、Ａ／Ｄ変換器１０４の動作にほぼ相
補的である、アナログ信号への再変換を行なう。再変換
されたアナログ信号は、入力信号と差動的に加算され
て、誤差信号が導出される。この誤差信号が先のデータ
サンプルおよび誤差値と積分されて、更新デジタル値へ
と変換される。
【００１０】積分器１０３に印加される誤差信号は、入
力信号における変化および、Ａ／Ｄ変換器１０４の分解
能の限界によるエイリアシング誤差を反映する（これは
Ｄ／Ａ変換される信号に反映される）ばかりでなく、Ａ
／Ｄ変換器１０４とＤ／Ａ変換器１０５とによって生成
される出力信号の相補性からのずれに起因する誤差もま
た反映する。積分器１０３は、このような誤差をすべ
て、誤差源にかかわりなく累積する。したがって、累積
された誤差値における矛盾を避けるために、Ｄ／Ａ変換
の分解能および正確さは、最終的なデシメートされたＡ
／Ｄ変換の分解能および正確さと、少なくとも同等でな
ければならない。すなわち、Ｄ／Ａ変換器１０５は、フ
ィルタリングおよびデシメーション後の全体としてのＡ
／Ｄ変換器１００と少なくとも同じ数のビットを、フィ
ルタリングおよびデシメーション後の全体としてのＡ／
Ｄ変換器１００の最下位ビット（ＬＳＢ）に対応する増
分値を下回ることのない正確さで、処理することができ
なければならない。
力信号における変化および、Ａ／Ｄ変換器１０４の分解
能の限界によるエイリアシング誤差を反映する（これは
Ｄ／Ａ変換される信号に反映される）ばかりでなく、Ａ
／Ｄ変換器１０４とＤ／Ａ変換器１０５とによって生成
される出力信号の相補性からのずれに起因する誤差もま
た反映する。積分器１０３は、このような誤差をすべ
て、誤差源にかかわりなく累積する。したがって、累積
された誤差値における矛盾を避けるために、Ｄ／Ａ変換
の分解能および正確さは、最終的なデシメートされたＡ
／Ｄ変換の分解能および正確さと、少なくとも同等でな
ければならない。すなわち、Ｄ／Ａ変換器１０５は、フ
ィルタリングおよびデシメーション後の全体としてのＡ
／Ｄ変換器１００と少なくとも同じ数のビットを、フィ
ルタリングおよびデシメーション後の全体としてのＡ／
Ｄ変換器１００の最下位ビット（ＬＳＢ）に対応する増
分値を下回ることのない正確さで、処理することができ
なければならない。
【００１１】シグマ−デルタ変換器の性能は、通常、ｒ
ｍｓ（実効）入力信号パワーを量子化雑音パワーで除す
ることによって算出される、信号対雑音比（ＳＮＲ）で
表わされる。たとえば、従来の２次シグマ−デルタ・ア
ナログ区分（１つが２つの加算器および２つの積分器を
有する）については、以下の式（１）のようになる： ＳＮＲ＝Ｍ5*(30Ｋ2)/(Δ2П4) …式（１） 式中、Ｍは、ナイキスト速度に対するサンプリング速度
の比で規定される、オーバサンプリング比、Ｋは、変換
される入力信号のピーク振幅、および、Δは、それにわ
たって変換が行われる量子化器の範囲であって、これ
は、変換プロセスに関連して使用される基準電圧（Ｖｒ
ｅｆ）に依存する。
ｍｓ（実効）入力信号パワーを量子化雑音パワーで除す
ることによって算出される、信号対雑音比（ＳＮＲ）で
表わされる。たとえば、従来の２次シグマ−デルタ・ア
ナログ区分（１つが２つの加算器および２つの積分器を
有する）については、以下の式（１）のようになる： ＳＮＲ＝Ｍ5*(30Ｋ2)/(Δ2П4) …式（１） 式中、Ｍは、ナイキスト速度に対するサンプリング速度
の比で規定される、オーバサンプリング比、Ｋは、変換
される入力信号のピーク振幅、および、Δは、それにわ
たって変換が行われる量子化器の範囲であって、これ
は、変換プロセスに関連して使用される基準電圧（Ｖｒ
ｅｆ）に依存する。
【００１２】従来の２次シグマ−デルタ変換器の性能を
グラフ１０２、１０４および１０６（破線）として図２
に表わす。グラフ１０２、１０４および１０６はそれぞ
れ、オーバサンプリング比（Ｍ）が６４、１２８および
２５６である場合の、ＳＮＲと相対入力信号パワーとの
関係を示す。基準電圧を一定とすると、グラフ１０２、
１０４および１０６の間の差は、オーバサンプリング比
（Ｍ）の差に基づく。オーバサンプリング比（Ｍ）が増
加すると、ＳＮＲレベルが連続的に増加して、ピーク１
０８ａ、１０８ｂ、および１０８ｃによって示されるよ
うに性能が向上する。たとえば、グラフ１０２（Ｍ＝６
４）に対するピークＳＮＲ振幅１０８ａは、およそ８０
ｄＢであり、これに対し、グラフ１０６（Ｍ＝２５６）
の場合はおよそ１１０ｄＢである。ピークＳＮＲ振幅
が、３つすべてのグラフ１０２、１０４および１０６に
ついて、相対入力パワー軸上のおよそ−６ｄＢで生じる
ことに留意されたい。これは、グラフ１０２、１０４お
よび１０６の基となっているシグマ−デルタ変換器が、
同じ一定の基準電圧（Ｖｒｅｆ）を使用しているためで
ある。
グラフ１０２、１０４および１０６（破線）として図２
に表わす。グラフ１０２、１０４および１０６はそれぞ
れ、オーバサンプリング比（Ｍ）が６４、１２８および
２５６である場合の、ＳＮＲと相対入力信号パワーとの
関係を示す。基準電圧を一定とすると、グラフ１０２、
１０４および１０６の間の差は、オーバサンプリング比
（Ｍ）の差に基づく。オーバサンプリング比（Ｍ）が増
加すると、ＳＮＲレベルが連続的に増加して、ピーク１
０８ａ、１０８ｂ、および１０８ｃによって示されるよ
うに性能が向上する。たとえば、グラフ１０２（Ｍ＝６
４）に対するピークＳＮＲ振幅１０８ａは、およそ８０
ｄＢであり、これに対し、グラフ１０６（Ｍ＝２５６）
の場合はおよそ１１０ｄＢである。ピークＳＮＲ振幅
が、３つすべてのグラフ１０２、１０４および１０６に
ついて、相対入力パワー軸上のおよそ−６ｄＢで生じる
ことに留意されたい。これは、グラフ１０２、１０４お
よび１０６の基となっているシグマ−デルタ変換器が、
同じ一定の基準電圧（Ｖｒｅｆ）を使用しているためで
ある。
【００１３】グラフ１０２、１０４および１０６につい
て、範囲（Δ）は固定されて一定であり、基準電圧（Ｖ
ｒｅｆ）も一定である。範囲（Δ）はグラフ１０２に対
してのみ示されているが、グラフ１０４および１０６の
範囲（Δ）はオーバサンプリング速度（Ｍ）の増加にと
もなって増加する。なぜなら、範囲（Δ）は、グラフが
相対入力パワー軸と交差する（１０４、１０６について
は図示せず）点まで延びるためである。グラフ１０２の
範囲（Δ）は、相対入力パワー軸上の、およそ−８５ｄ
Ｂからゼロをわずかに上回るまでの範囲にわたる。しか
し、量子化器の飽和、クリッピングおよびひずみが−６
ｄＢレベルより上で起こりやすいため、グラフ１０２の
動作範囲（Δ）は最高−６ｄＢまでとして示される。そ
の地点を超えるとシグマ−デルタ変換器の性能が大幅に
低下するためである。
て、範囲（Δ）は固定されて一定であり、基準電圧（Ｖ
ｒｅｆ）も一定である。範囲（Δ）はグラフ１０２に対
してのみ示されているが、グラフ１０４および１０６の
範囲（Δ）はオーバサンプリング速度（Ｍ）の増加にと
もなって増加する。なぜなら、範囲（Δ）は、グラフが
相対入力パワー軸と交差する（１０４、１０６について
は図示せず）点まで延びるためである。グラフ１０２の
範囲（Δ）は、相対入力パワー軸上の、およそ−８５ｄ
Ｂからゼロをわずかに上回るまでの範囲にわたる。しか
し、量子化器の飽和、クリッピングおよびひずみが−６
ｄＢレベルより上で起こりやすいため、グラフ１０２の
動作範囲（Δ）は最高−６ｄＢまでとして示される。そ
の地点を超えるとシグマ−デルタ変換器の性能が大幅に
低下するためである。
【００１４】典型的に、範囲（Δ）はまた、入力電源電
圧レベル（Ｖｄｄ）に依存する。性能を最適化するに
は、入力振幅（Ｋ）を量子化器のピークＳＮＲレベルと
一致させることが望ましい。このピークは、グラフ１０
２については１０８ａにおいて−６ｄＢで生じる。ピー
ク性能を判定するために、式（１）の範囲（Δ）を置換
することにより、（Ｋ≦Ｖｄｄ／２について）以下の式
（２）が得られる： ＳＮＲ＝Ｍ5*(30Ｋ2)/((Vdd)2П4) …式（２） 式（２）を分析することによって、量子化器のピークＳ
ＮＲ性能が、入力振幅（Ｋ）が量子化器の範囲（Δ）の
１／２に合致するとき、すなわち、入力振幅（Ｋ）＝Ｖ
ｄｄ／２であるときに達成される、と判断される。
圧レベル（Ｖｄｄ）に依存する。性能を最適化するに
は、入力振幅（Ｋ）を量子化器のピークＳＮＲレベルと
一致させることが望ましい。このピークは、グラフ１０
２については１０８ａにおいて−６ｄＢで生じる。ピー
ク性能を判定するために、式（１）の範囲（Δ）を置換
することにより、（Ｋ≦Ｖｄｄ／２について）以下の式
（２）が得られる： ＳＮＲ＝Ｍ5*(30Ｋ2)/((Vdd)2П4) …式（２） 式（２）を分析することによって、量子化器のピークＳ
ＮＲ性能が、入力振幅（Ｋ）が量子化器の範囲（Δ）の
１／２に合致するとき、すなわち、入力振幅（Ｋ）＝Ｖ
ｄｄ／２であるときに達成される、と判断される。
【００１５】しかし、信号が変化したり、シグマ−デル
タ変換器の用途が変わったりすることによって入力振幅
（Ｋ）が変動する場合に、問題が生じる。モデム技術等
の応用例においては、入力電圧の振幅、かつしたがって
相対入力パワーレベルは、種々の理由で変動する。変換
を要する入力信号を搬送する電話線の長さが増すと、そ
の線からモデムに印加される入力電圧は低減する傾向に
ある。したがって、シグマ−デルタ変換器の性能は、信
号源までの距離に応じて変化する。さらに、シグマ−デ
ルタ変換器は、セルラー方式の携帯電話、携帯カムコー
ダ、ポータブルコンピュータ、および上置きケーブルＴ
Ｖボックス等の、他の様々な応用に使用され得る。これ
らの応用例のいずれもが、変換がその中で実現される環
境または使用時間に応じて、入力信号の変動に直面する
おそれがある。
タ変換器の用途が変わったりすることによって入力振幅
（Ｋ）が変動する場合に、問題が生じる。モデム技術等
の応用例においては、入力電圧の振幅、かつしたがって
相対入力パワーレベルは、種々の理由で変動する。変換
を要する入力信号を搬送する電話線の長さが増すと、そ
の線からモデムに印加される入力電圧は低減する傾向に
ある。したがって、シグマ−デルタ変換器の性能は、信
号源までの距離に応じて変化する。さらに、シグマ−デ
ルタ変換器は、セルラー方式の携帯電話、携帯カムコー
ダ、ポータブルコンピュータ、および上置きケーブルＴ
Ｖボックス等の、他の様々な応用に使用され得る。これ
らの応用例のいずれもが、変換がその中で実現される環
境または使用時間に応じて、入力信号の変動に直面する
おそれがある。
【００１６】従来のシグマ−デルタ変換器の明らかな欠
点の１つは、大きく変動する入力信号に対処すること
も、高性能を維持することもできないことである。また
別の欠点は、飽和、クリッピングおよびひずみを避ける
よう、動作の範囲を移動させることができないことであ
る。
点の１つは、大きく変動する入力信号に対処すること
も、高性能を維持することもできないことである。また
別の欠点は、飽和、クリッピングおよびひずみを避ける
よう、動作の範囲を移動させることができないことであ
る。
【００１７】
【発明の概要】本発明に従えば、シグマ−デルタ・アナ
ログ−デジタル（Ａ／Ｄ）変換器は、入力回路を含み、
該入力回路は、オーバサンプリングされたアナログ入力
電圧信号およびアナログ基準電圧信号を受取って加算す
る加算器と、加算器によって供給される加算された信号
を積分する積分器と、積分器の出力を、アナログ基準電
圧信号の振幅に基づいてデジタル信号に変換するアナロ
グ−デジタル変換器と、アナログ−デジタル変換器によ
って供給されるある数のビットによって表わされるデジ
タル信号を受取って、オーバサンプリング速度を下回る
速度でより多くの数のビットを供給するデシメータとを
有し、該変換器はさらに、アナログ−デジタル変換器に
よって供給されるデジタル信号、およびある時間期間に
わたるアナログ入力電圧信号の振幅電圧範囲に基づい
て、複数のアナログ基準電圧信号の中から選択的にアナ
ログ基準電圧信号をアナログ回路に提供する、調節可能
な基準電圧回路を含む。
ログ−デジタル（Ａ／Ｄ）変換器は、入力回路を含み、
該入力回路は、オーバサンプリングされたアナログ入力
電圧信号およびアナログ基準電圧信号を受取って加算す
る加算器と、加算器によって供給される加算された信号
を積分する積分器と、積分器の出力を、アナログ基準電
圧信号の振幅に基づいてデジタル信号に変換するアナロ
グ−デジタル変換器と、アナログ−デジタル変換器によ
って供給されるある数のビットによって表わされるデジ
タル信号を受取って、オーバサンプリング速度を下回る
速度でより多くの数のビットを供給するデシメータとを
有し、該変換器はさらに、アナログ−デジタル変換器に
よって供給されるデジタル信号、およびある時間期間に
わたるアナログ入力電圧信号の振幅電圧範囲に基づい
て、複数のアナログ基準電圧信号の中から選択的にアナ
ログ基準電圧信号をアナログ回路に提供する、調節可能
な基準電圧回路を含む。
【００１８】本発明の別の局面に従えば、アナログ入力
電圧信号をデジタル出力信号に変換する方法は、アナロ
グ電圧信号を受取るステップと、ある時間期間にわたっ
て受取った入力アナログ電圧信号の入力振幅電圧範囲を
特定するステップと、入力振幅電圧範囲に対応する大き
さのフィードバック基準電圧信号を生成するステップ
と、入力アナログ信号を対応するデジタル信号に変換す
るステップとを含み、該変換するステップは、アナログ
入力電圧信号の相対入力パワーを測定することによって
判定される、アナログ信号がフィードバック基準電圧に
基づいてそれにわたってデジタル信号へと変換される動
作範囲を調節するステップを含む。
電圧信号をデジタル出力信号に変換する方法は、アナロ
グ電圧信号を受取るステップと、ある時間期間にわたっ
て受取った入力アナログ電圧信号の入力振幅電圧範囲を
特定するステップと、入力振幅電圧範囲に対応する大き
さのフィードバック基準電圧信号を生成するステップ
と、入力アナログ信号を対応するデジタル信号に変換す
るステップとを含み、該変換するステップは、アナログ
入力電圧信号の相対入力パワーを測定することによって
判定される、アナログ信号がフィードバック基準電圧に
基づいてそれにわたってデジタル信号へと変換される動
作範囲を調節するステップを含む。
【００１９】本発明の別の目的、利点および新規な特徴
は、以下の本発明の好ましい実施例の詳細な説明内に示
され、かつそれから明らかとなるであろう。
は、以下の本発明の好ましい実施例の詳細な説明内に示
され、かつそれから明らかとなるであろう。
【００２０】なお、添付の図面を参照するが、図中、同
じ参照番号が付された要素は、図面を通じて同様の要素
を表わす。
じ参照番号が付された要素は、図面を通じて同様の要素
を表わす。
【００２１】
【詳細な説明】図３は、離散的な時間期間２０２ａ、２
０２ｂ、および２０２ｃにわたって振幅が変化する、Ａ
／Ｄ変換器に印加されるアナログ入力信号２００のグラ
フ図である。時間期間２０２ａ、２０２ｂ、および２０
２ｃは典型的に、シグマ−デルタ変換器等のＡ／Ｄ変換
器が、シグマ−デルタ変換器がモデム内に配置されてい
る例においては電話線から入力信号をその間に受信す
る、時間区分である。時間期間２０２ａ、２０２ｂおよ
び２０２ｃは、ユーザまたはコンピュータが基準電圧範
囲２０４ａ、２０４ｂおよび２０４ｃを調節することが
できるように、また、シグマ−デルタ変換器がその後、
確実かつ正確な変換のために安定化することができるよ
うに、十分な長さを有するように選択される。
０２ｂ、および２０２ｃにわたって振幅が変化する、Ａ
／Ｄ変換器に印加されるアナログ入力信号２００のグラ
フ図である。時間期間２０２ａ、２０２ｂ、および２０
２ｃは典型的に、シグマ−デルタ変換器等のＡ／Ｄ変換
器が、シグマ−デルタ変換器がモデム内に配置されてい
る例においては電話線から入力信号をその間に受信す
る、時間区分である。時間期間２０２ａ、２０２ｂおよ
び２０２ｃは、ユーザまたはコンピュータが基準電圧範
囲２０４ａ、２０４ｂおよび２０４ｃを調節することが
できるように、また、シグマ−デルタ変換器がその後、
確実かつ正確な変換のために安定化することができるよ
うに、十分な長さを有するように選択される。
【００２２】図３は、時間期間２０２にわたって変動す
る例示の入力電圧信号２００、および、それらの時間期
間の間に性能を調節するために必要とされる基準電圧
（ＶＲＥＦ）を示す。本発明に従った新規なＡ／Ｄ変換
器の構造および特徴を例示の目的で説明するために、モ
デムの例が与えられる。先に述べたように、長い電話線
にわたるモデム接続のために、アナログ入力信号２００
は、時間期間２０２ａの間、時間期間２０２ｂの間に入
力される振幅電圧と比較して、より低い振幅電圧となり
得る。図３に示すように、基準電圧レベル（Ｖｒｅｆ）
を調節することで、ＳＮＲ（図２のｙ軸）によって測定
されるシグマ−デルタ変換器の性能レベルが変化する。
したがって、時間期間２０２ａの間に受取った低い入力
電圧は、低い相対入力パワー（図２のｘ軸）に対応す
る。図２に従って、低い相対入力パワーは低いＳＮＲ値
を生み出す。このため、変換器が出力する雑音の量が、
出力信号と比較して増加し、これが、性能の低下につな
がる。ピークＳＮＲ値は、変換中に採用される基準電圧
レベルに依存するため、時間期間２０２ｂ中には、より
受け容れ可能な性能を達成するために、基準電圧２０４
ｂに比べてより低い基準電圧２０４ａが求められる。
る例示の入力電圧信号２００、および、それらの時間期
間の間に性能を調節するために必要とされる基準電圧
（ＶＲＥＦ）を示す。本発明に従った新規なＡ／Ｄ変換
器の構造および特徴を例示の目的で説明するために、モ
デムの例が与えられる。先に述べたように、長い電話線
にわたるモデム接続のために、アナログ入力信号２００
は、時間期間２０２ａの間、時間期間２０２ｂの間に入
力される振幅電圧と比較して、より低い振幅電圧となり
得る。図３に示すように、基準電圧レベル（Ｖｒｅｆ）
を調節することで、ＳＮＲ（図２のｙ軸）によって測定
されるシグマ−デルタ変換器の性能レベルが変化する。
したがって、時間期間２０２ａの間に受取った低い入力
電圧は、低い相対入力パワー（図２のｘ軸）に対応す
る。図２に従って、低い相対入力パワーは低いＳＮＲ値
を生み出す。このため、変換器が出力する雑音の量が、
出力信号と比較して増加し、これが、性能の低下につな
がる。ピークＳＮＲ値は、変換中に採用される基準電圧
レベルに依存するため、時間期間２０２ｂ中には、より
受け容れ可能な性能を達成するために、基準電圧２０４
ｂに比べてより低い基準電圧２０４ａが求められる。
【００２３】図４は、集積回路「チップ」３００のブロ
ック図である。これは、シグマ−デルタ変換を、変換中
の基準電圧レベル（Ｖｒｅｆ）を変動させながら行なっ
て、シグマ−デルタ変換性能を動的に調節する、本発明
に従った集積回路チップである。回路３００は、アナロ
グ変調器３０２と、デジタルアナログ（Ｄ／Ａ）変換器
３０４とを含み、これら２つが合せて、図１に示したの
と同様のシグマ−デルタＡ／Ｄ変換器３１０を形成す
る。シグマ−デルタ変換では、主基準電圧発生器３１１
によって基準電圧信号（Ｖｒｅｆ）をＤ／Ａ変換器３０
４に供給する必要がある。この基準電圧信号は、１対の
電圧入力３１２と加算されて、アナログ変調器３０２内
で使用される誤差信号が導出される。アナログ変調器３
０２によって行なわれる変換プロセスは、クロック発生
器３１４によって同期される。アナログ変調器３０２
は、入力３１２においてオーバサンプリングされた入力
アナログ電圧信号を受取り、これらの信号を、２進のデ
ジタル出力（単一ビット）に変換する。これはデシメー
タ３１６に供給される。デシメータ３１６は、２進のデ
ジタル出力を受取って、それらのビットの各々を多ビッ
トのデジタル語に変換する。このデジタル語は、変調器
３０２からのデジタル出力よりもより高い分解能（より
多くのビット）を有するが、該デジタル語の２進値が入
力３１２において受取られたオーバサンプルアナログ入
力信号の振幅を正確に表わすように、オーバサンプリン
グ周波数よりも低い周波数（ナイキスト周波数）で出力
される。
ック図である。これは、シグマ−デルタ変換を、変換中
の基準電圧レベル（Ｖｒｅｆ）を変動させながら行なっ
て、シグマ−デルタ変換性能を動的に調節する、本発明
に従った集積回路チップである。回路３００は、アナロ
グ変調器３０２と、デジタルアナログ（Ｄ／Ａ）変換器
３０４とを含み、これら２つが合せて、図１に示したの
と同様のシグマ−デルタＡ／Ｄ変換器３１０を形成す
る。シグマ−デルタ変換では、主基準電圧発生器３１１
によって基準電圧信号（Ｖｒｅｆ）をＤ／Ａ変換器３０
４に供給する必要がある。この基準電圧信号は、１対の
電圧入力３１２と加算されて、アナログ変調器３０２内
で使用される誤差信号が導出される。アナログ変調器３
０２によって行なわれる変換プロセスは、クロック発生
器３１４によって同期される。アナログ変調器３０２
は、入力３１２においてオーバサンプリングされた入力
アナログ電圧信号を受取り、これらの信号を、２進のデ
ジタル出力（単一ビット）に変換する。これはデシメー
タ３１６に供給される。デシメータ３１６は、２進のデ
ジタル出力を受取って、それらのビットの各々を多ビッ
トのデジタル語に変換する。このデジタル語は、変調器
３０２からのデジタル出力よりもより高い分解能（より
多くのビット）を有するが、該デジタル語の２進値が入
力３１２において受取られたオーバサンプルアナログ入
力信号の振幅を正確に表わすように、オーバサンプリン
グ周波数よりも低い周波数（ナイキスト周波数）で出力
される。
【００２４】クロック発生器３１４は、従来の態様で動
作して、４．４ＭＨｚとして示される入力周波数を４な
どの指数で除することによって、４つの１．１ＭＨｚ出
力クロック（Ｃｌｋ Ｏｕｔ)を提供する。これらの出力
クロック（Ｃｌｋ Ｏｕｔ)は、種々の切換要素を同期さ
せるタイミング機構を提供する。これについては下に説
明する。
作して、４．４ＭＨｚとして示される入力周波数を４な
どの指数で除することによって、４つの１．１ＭＨｚ出
力クロック（Ｃｌｋ Ｏｕｔ)を提供する。これらの出力
クロック（Ｃｌｋ Ｏｕｔ)は、種々の切換要素を同期さ
せるタイミング機構を提供する。これについては下に説
明する。
【００２５】図５は、プログラム可能な基準電圧を提供
するための、本発明の特定的な実施例を概略的に示す図
である。シグマ−デルタ変換器３１０は、図４に示した
ものとは異なるＤ／Ａ変換器３０４を含むが、図５の残
りの要素は、アナログ変調器３０２の１部分である。
するための、本発明の特定的な実施例を概略的に示す図
である。シグマ−デルタ変換器３１０は、図４に示した
ものとは異なるＤ／Ａ変換器３０４を含むが、図５の残
りの要素は、アナログ変調器３０２の１部分である。
【００２６】回路３０４は、アナログ信号を、１対のフ
ィードバック経路４０２に沿って加算器４１０に出力す
る。回路３０４は電圧発生器４１８もまた含むが、電圧
発生器４１８は、主基準電圧発生器３１１によって供給
される電圧を受取って、ゲインマルチプレクサ４２０に
対して複数の基準電圧（±Ｖｒｅｆ1-8）を供給する。
電圧発生器４１８およびゲインマルチプレクサ４２０の
組合せにより、基準電圧回路３０４が、複数の基準電圧
の中から正および負の極性の電圧の対を選択的に加算器
４１０に提供することができるようになる。ゲインレジ
スタ４３０とマイクロプロセッサバスインターフェイス
４３２との組合せによって、選択信号がゲインマルチプ
レクサ４２０に供給され、それにより、シグマ−デルタ
変換器３１０の動作がプログラム可能に、かつしたがっ
て調節可能になる。
ィードバック経路４０２に沿って加算器４１０に出力す
る。回路３０４は電圧発生器４１８もまた含むが、電圧
発生器４１８は、主基準電圧発生器３１１によって供給
される電圧を受取って、ゲインマルチプレクサ４２０に
対して複数の基準電圧（±Ｖｒｅｆ1-8）を供給する。
電圧発生器４１８およびゲインマルチプレクサ４２０の
組合せにより、基準電圧回路３０４が、複数の基準電圧
の中から正および負の極性の電圧の対を選択的に加算器
４１０に提供することができるようになる。ゲインレジ
スタ４３０とマイクロプロセッサバスインターフェイス
４３２との組合せによって、選択信号がゲインマルチプ
レクサ４２０に供給され、それにより、シグマ−デルタ
変換器３１０の動作がプログラム可能に、かつしたがっ
て調節可能になる。
【００２７】マイクロプロセッサバスインターフェイス
４３２は、従来のコンピュータバスと接続することがで
き、それにより、ユーザまたはコンピュータが、ゲイン
マルチプレクサ４２０によって供給される基準電圧の選
択を制御することが可能となる。マイクロプロセッサバ
スインターフェイス４３２は、選択信号をゲインレジス
タ４３０に供給し、ゲインレジスタ４３０は、レジスタ
０〜７のうちの１つに適切なデジタル情報をロードし
て、入力信号の振幅に最も近い基準電圧が選択されるよ
うにする。ゲインレジスタ４３０のレジスタ０〜７は、
それらレジスタ０〜７の活性化によって、ゲインマルチ
プレクサ４２０が離散的な基準電圧レベルのどのレベル
で基準電圧信号を電圧発生器４１８からフィードバック
経路４０２を介して加算器４１０に供給するかを特定す
ることができるように、予め定められた態様で複数の基
準電圧レベルに対応する。フィードバック経路４０２は
各々、正または負の極性の基準電圧の１つを搬送し、そ
の極性は、電圧入力３１２において受取られるアナログ
入力信号に基づく。
４３２は、従来のコンピュータバスと接続することがで
き、それにより、ユーザまたはコンピュータが、ゲイン
マルチプレクサ４２０によって供給される基準電圧の選
択を制御することが可能となる。マイクロプロセッサバ
スインターフェイス４３２は、選択信号をゲインレジス
タ４３０に供給し、ゲインレジスタ４３０は、レジスタ
０〜７のうちの１つに適切なデジタル情報をロードし
て、入力信号の振幅に最も近い基準電圧が選択されるよ
うにする。ゲインレジスタ４３０のレジスタ０〜７は、
それらレジスタ０〜７の活性化によって、ゲインマルチ
プレクサ４２０が離散的な基準電圧レベルのどのレベル
で基準電圧信号を電圧発生器４１８からフィードバック
経路４０２を介して加算器４１０に供給するかを特定す
ることができるように、予め定められた態様で複数の基
準電圧レベルに対応する。フィードバック経路４０２は
各々、正または負の極性の基準電圧の１つを搬送し、そ
の極性は、電圧入力３１２において受取られるアナログ
入力信号に基づく。
【００２８】加算器４１０は、１対の電圧入力３１２
（Ｖｉｎ＋、Ｖｉｎ−）に接続されて、変換を要する入
力信号および、基準電圧回路３０４からの正または負の
極性の基準電圧を受取る。加算器４１０は、２対のスイ
ッチＳ１およびＳ２を含む。これらのスイッチは、まず
Ｓ１が、その後Ｓ２が順次閉じて、（Ｖｉｎ＋）プラス
（＋Ｖｒｅｆ）、および、（Ｖｉｎ−）プラス（−Ｖｒ
ｅｆ）というように、それぞれの入力信号が基準電圧信
号に付加される。
（Ｖｉｎ＋、Ｖｉｎ−）に接続されて、変換を要する入
力信号および、基準電圧回路３０４からの正または負の
極性の基準電圧を受取る。加算器４１０は、２対のスイ
ッチＳ１およびＳ２を含む。これらのスイッチは、まず
Ｓ１が、その後Ｓ２が順次閉じて、（Ｖｉｎ＋）プラス
（＋Ｖｒｅｆ）、および、（Ｖｉｎ−）プラス（−Ｖｒ
ｅｆ）というように、それぞれの入力信号が基準電圧信
号に付加される。
【００２９】クロック発生器３１４は、すべてのスイッ
チＳ１、Ｓ２、Ｓ３およびＳ４の閉じるタイミングを制
御する。クロック発生器３１４は、図４に示すように、
４．４ＭＨｚクロックであり得る入力クロック（ｃｌｋ
ｉｎ）を受取る。例示の目的で、クロック発生器３１
４は、たとえば１ＭＨｚまたは１００ＭＨｚの受入れ可
能な任意の速度で、入力クロック（ｃｌｋ ｉｎ）のオ
ーバサンプリングを行なって、入力クロック（ｃｌｋ
ｉｎ）の周波数が４で除された（ｃｌｋｉｎ／４）、４
つのクロックを生成する。
チＳ１、Ｓ２、Ｓ３およびＳ４の閉じるタイミングを制
御する。クロック発生器３１４は、図４に示すように、
４．４ＭＨｚクロックであり得る入力クロック（ｃｌｋ
ｉｎ）を受取る。例示の目的で、クロック発生器３１
４は、たとえば１ＭＨｚまたは１００ＭＨｚの受入れ可
能な任意の速度で、入力クロック（ｃｌｋ ｉｎ）のオ
ーバサンプリングを行なって、入力クロック（ｃｌｋ
ｉｎ）の周波数が４で除された（ｃｌｋｉｎ／４）、４
つのクロックを生成する。
【００３０】スイッチＳ２の開閉を通じるサイクルにお
いて、加算された信号が積分器４４０に供給される。ま
ず、キャパシタＣ１が加算器から信号を引いて、スイッ
チＳ３がクロック発生器３１４によって閉じられるまで
蓄積する。これにより、キャパシタＣ１が、スイッチＳ
３に接続された仮想接地に対して信号を供給することが
可能となる。信号がスイッチＳ３に供給されたほぼ直後
にスイッチＳ４が閉じられ、それにより、信号がキャパ
シタＣ２と演算増幅器（ｏｐ ａｍｐ）４４４との組合
せに供給され、そこで積分が行なわれる。演算増幅器４
４４は、積分された信号を、最初の加算器と同様の別の
加算器４１０に供給する。
いて、加算された信号が積分器４４０に供給される。ま
ず、キャパシタＣ１が加算器から信号を引いて、スイッ
チＳ３がクロック発生器３１４によって閉じられるまで
蓄積する。これにより、キャパシタＣ１が、スイッチＳ
３に接続された仮想接地に対して信号を供給することが
可能となる。信号がスイッチＳ３に供給されたほぼ直後
にスイッチＳ４が閉じられ、それにより、信号がキャパ
シタＣ２と演算増幅器（ｏｐ ａｍｐ）４４４との組合
せに供給され、そこで積分が行なわれる。演算増幅器４
４４は、積分された信号を、最初の加算器と同様の別の
加算器４１０に供給する。
【００３１】ここに開示される原理は、性能を調節する
ために基準電圧がフィードバック経路に沿って供給され
る、あらゆる種類のシグマ−デルタ変換器に当てはまる
ものと理解されたい。また、加算器４１０と積分器４４
０との組合せが、切換えられるキャパシタのネットワー
クであると考えられるが、本発明がそのような実施例に
限定されるものではないことも理解されたい。
ために基準電圧がフィードバック経路に沿って供給され
る、あらゆる種類のシグマ−デルタ変換器に当てはまる
ものと理解されたい。また、加算器４１０と積分器４４
０との組合せが、切換えられるキャパシタのネットワー
クであると考えられるが、本発明がそのような実施例に
限定されるものではないことも理解されたい。
【００３２】上述の種類の大半のアナログ変調器の場合
と同様に、比較器４５０は２つの加算器４１０と２つの
積分器４４０とを通じてとられる複数の順方向経路に沿
って供給される、複数の信号を比較する。比較器４５０
において、入力Ｖｉｎ＋およびＶｉｎ−によって供給さ
れる信号の極性が比較されて、Ｖｉｎ＋の極性が正であ
るかどうかが判定される。もしそうであれば、比較器４
５０はゲインマルチプレクサ４２０に「ハイ」の信号を
供給する。これは、所定のしきい値よりも高い電圧レベ
ルであり得る。Ｖｉｎ＋上の信号の極性が負である場合
には、比較器は「ロー」の信号をゲインマルチプレクサ
４２０に供給する。比較器４５０の重要性は、ゲインマ
ルチプレクサ４２０に供給されるハイの信号が、ゲイン
マルチプレクサ４２０がＶｉｎ＋に至るフィードバック
経路に沿って正の基準電圧信号を供給し続けなければな
らないことを示すことである。さもなければ、負の基準
電圧信号がＶｉｎ＋につながるフィードバック経路に沿
って供給されてしまう。この種の判定、およびゲインマ
ルチプレクサ４２０が自身に供給される出力の極性を調
節する方法は、従来技術による。
と同様に、比較器４５０は２つの加算器４１０と２つの
積分器４４０とを通じてとられる複数の順方向経路に沿
って供給される、複数の信号を比較する。比較器４５０
において、入力Ｖｉｎ＋およびＶｉｎ−によって供給さ
れる信号の極性が比較されて、Ｖｉｎ＋の極性が正であ
るかどうかが判定される。もしそうであれば、比較器４
５０はゲインマルチプレクサ４２０に「ハイ」の信号を
供給する。これは、所定のしきい値よりも高い電圧レベ
ルであり得る。Ｖｉｎ＋上の信号の極性が負である場合
には、比較器は「ロー」の信号をゲインマルチプレクサ
４２０に供給する。比較器４５０の重要性は、ゲインマ
ルチプレクサ４２０に供給されるハイの信号が、ゲイン
マルチプレクサ４２０がＶｉｎ＋に至るフィードバック
経路に沿って正の基準電圧信号を供給し続けなければな
らないことを示すことである。さもなければ、負の基準
電圧信号がＶｉｎ＋につながるフィードバック経路に沿
って供給されてしまう。この種の判定、およびゲインマ
ルチプレクサ４２０が自身に供給される出力の極性を調
節する方法は、従来技術による。
【００３３】図６は、本発明の１実施例の該略図であっ
て、変換器に種々の基準電圧を提供する方法を示すもの
である。電圧発生器４１８は、ソース電圧５１４（Ｖｄ
ｄ）と接地５１６との間に直列に接続される抵抗器５１
２を有する、線形の抵抗器のツリー５１０を含む。抵抗
器５１２は、ソース電圧５１４と接地との中間地点であ
る（Ｖｒｅｆで示される）電圧基準点５１８を中心に、
対称的に重み付けされているので、点５１８における電
圧はＶｄｄ／２である。抵抗器５１２は、点５１８を中
心とする対称関係が保たれている限り、どのような構成
に配することも可能である。例示の目的で、指数的に重
み付けされた線形の抵抗器のツリー構成を以下に説明す
る。
て、変換器に種々の基準電圧を提供する方法を示すもの
である。電圧発生器４１８は、ソース電圧５１４（Ｖｄ
ｄ）と接地５１６との間に直列に接続される抵抗器５１
２を有する、線形の抵抗器のツリー５１０を含む。抵抗
器５１２は、ソース電圧５１４と接地との中間地点であ
る（Ｖｒｅｆで示される）電圧基準点５１８を中心に、
対称的に重み付けされているので、点５１８における電
圧はＶｄｄ／２である。抵抗器５１２は、点５１８を中
心とする対称関係が保たれている限り、どのような構成
に配することも可能である。例示の目的で、指数的に重
み付けされた線形の抵抗器のツリー構成を以下に説明す
る。
【００３４】ゲインマルチプレクサ４２０は、複数のパ
スゲート５２０を含み、その各々は、ＰＭＯＳトランジ
スタ５２２およびＮＭＯＳトランジスタ５２４、ならび
に、ＰＭＯＳトランジスタのゲートに接続されるインバ
ータ５２６を含む。各パスゲート５２０のＮＭＯＳトラ
ンジスタ５２４およびインバータ５２６は、ゲインレジ
スタ４３０につながる選択線に接続されている。選択線
５０、５１、５２および５３は、ゲインレジスタ４３０
内のレジスタ０〜３に対応する。選択線５０、５１、５
２および５３のみが図６に示されているが、電圧発生器
４１８によって与えられるどのような数の電圧からの選
択も可能となるように、対応するどのような数の選択線
が配されてもよい。
スゲート５２０を含み、その各々は、ＰＭＯＳトランジ
スタ５２２およびＮＭＯＳトランジスタ５２４、ならび
に、ＰＭＯＳトランジスタのゲートに接続されるインバ
ータ５２６を含む。各パスゲート５２０のＮＭＯＳトラ
ンジスタ５２４およびインバータ５２６は、ゲインレジ
スタ４３０につながる選択線に接続されている。選択線
５０、５１、５２および５３は、ゲインレジスタ４３０
内のレジスタ０〜３に対応する。選択線５０、５１、５
２および５３のみが図６に示されているが、電圧発生器
４１８によって与えられるどのような数の電圧からの選
択も可能となるように、対応するどのような数の選択線
が配されてもよい。
【００３５】再び図６を参照して、ゲインレジスタ４３
０内のレジスタ３（図５）を選択することによって、信
号が選択線５３に沿って供給されて、選択線５３に接続
されたパスゲートが活性化される。選択線５３は、ゲイ
ンレジスタ４３０に最も近いパスゲート５２４および、
ゲインレジスタ４３０から最も遠いパスゲート５２４を
活性化する。ソース電圧（Ｖｄｄ）５１４が正の５ボル
トであると仮定すると、中間点５１８における電圧は
２．５ボルトであって、抵抗器５１２の間の点Ｐ１Ｈ、
Ｐ２Ｈ、Ｐ３Ｈ、Ｐ４Ｈ、およびＰ１Ｌ、Ｐ２Ｌ、Ｐ３
Ｌ、Ｐ４Ｌにおける電圧は、抵抗分割によって決定され
る。
０内のレジスタ３（図５）を選択することによって、信
号が選択線５３に沿って供給されて、選択線５３に接続
されたパスゲートが活性化される。選択線５３は、ゲイ
ンレジスタ４３０に最も近いパスゲート５２４および、
ゲインレジスタ４３０から最も遠いパスゲート５２４を
活性化する。ソース電圧（Ｖｄｄ）５１４が正の５ボル
トであると仮定すると、中間点５１８における電圧は
２．５ボルトであって、抵抗器５１２の間の点Ｐ１Ｈ、
Ｐ２Ｈ、Ｐ３Ｈ、Ｐ４Ｈ、およびＰ１Ｌ、Ｐ２Ｌ、Ｐ３
Ｌ、Ｐ４Ｌにおける電圧は、抵抗分割によって決定され
る。
【００３６】例示の実施例においては、抵抗器５１２
は、指数的な態様で点５１８を中心として対称的に重み
付けされている。したがって、たとえば、点５１８とＰ
１との間の抵抗器は、１００オームの値を有し、点Ｐ１
とＰ２の間の抵抗器は１キロオーム、点Ｐ２とＰ３の間
の抵抗器は１０キロオーム、点Ｐ３とＰ４の間の抵抗器
は１００キロオーム、そして、Ｐ４ＨとＶｄｄの間（お
よび、Ｐ４Ｌと点５１６の間）の抵抗器は１メガオーム
の値を有し得る。出力線５６２および５６４にそれぞれ
ゲインマルチプレクサ４２０によって供給される、Ｐ４
ＨおよびＰ４Ｌにおける電圧を計算すると、選択線５３
が選ばれた場合には、以下のようになる： Ｐ４＝Ｖｄｄ*(Ｒｔｏｔ)/Ｒｓｕｍ 変数Ｒｓｕｍは、指数的に重み付けされた線形の抵抗器
ツリー５１０内のすべての抵抗器５１２の合計に等し
く、変数Ｒｔｏｔは、点５１６と、この例においてはＰ
４ＨおよびＰ４Ｌである、対象となる点との間の抵抗の
総和に等しい。Ｐ４Ｈに対するＲｔｏｔは、Ｒｓｕｍ−
１メガオームに等しく、Ｐ４Ｌに対するＲｔｏｔは、１
メガオームに等しい。この例においては、Ｒｓｕｍは、
２*（１メガオーム＋１００キロオーム＋１０キロオー
ム＋１キロオーム＋１００オーム）、すなわち、２，２
２２，２００オームとなる。したがって、Ｐ４Ｈ＝５．
０*（０．５５）＝２．７５ボルト、およびＰ４Ｌ＝
５．０*（０．４５）＝２．２５ボルトである。言い換
えれば、ソース電圧が５．０ボルト、基準電圧が２．５
ボルトであって、選択線５３が選ばれた場合、差動的な
変動は０．５ボルトとなって、点５６２における電圧は
２．７５ボルトに、点５６４における電圧は２．２５ボ
ルトになる。
は、指数的な態様で点５１８を中心として対称的に重み
付けされている。したがって、たとえば、点５１８とＰ
１との間の抵抗器は、１００オームの値を有し、点Ｐ１
とＰ２の間の抵抗器は１キロオーム、点Ｐ２とＰ３の間
の抵抗器は１０キロオーム、点Ｐ３とＰ４の間の抵抗器
は１００キロオーム、そして、Ｐ４ＨとＶｄｄの間（お
よび、Ｐ４Ｌと点５１６の間）の抵抗器は１メガオーム
の値を有し得る。出力線５６２および５６４にそれぞれ
ゲインマルチプレクサ４２０によって供給される、Ｐ４
ＨおよびＰ４Ｌにおける電圧を計算すると、選択線５３
が選ばれた場合には、以下のようになる： Ｐ４＝Ｖｄｄ*(Ｒｔｏｔ)/Ｒｓｕｍ 変数Ｒｓｕｍは、指数的に重み付けされた線形の抵抗器
ツリー５１０内のすべての抵抗器５１２の合計に等し
く、変数Ｒｔｏｔは、点５１６と、この例においてはＰ
４ＨおよびＰ４Ｌである、対象となる点との間の抵抗の
総和に等しい。Ｐ４Ｈに対するＲｔｏｔは、Ｒｓｕｍ−
１メガオームに等しく、Ｐ４Ｌに対するＲｔｏｔは、１
メガオームに等しい。この例においては、Ｒｓｕｍは、
２*（１メガオーム＋１００キロオーム＋１０キロオー
ム＋１キロオーム＋１００オーム）、すなわち、２，２
２２，２００オームとなる。したがって、Ｐ４Ｈ＝５．
０*（０．５５）＝２．７５ボルト、およびＰ４Ｌ＝
５．０*（０．４５）＝２．２５ボルトである。言い換
えれば、ソース電圧が５．０ボルト、基準電圧が２．５
ボルトであって、選択線５３が選ばれた場合、差動的な
変動は０．５ボルトとなって、点５６２における電圧は
２．７５ボルトに、点５６４における電圧は２．２５ボ
ルトになる。
【００３７】選択線５２を選ぶと、基準電圧Ｖｒｅｆを
中心とした上下の電圧差が減じられる。特定的には、電
圧Ｐ３ＨおよびＰ３Ｌが、選択線５２に接続されるパス
ゲートを通される。すると、ゲインマルチプレクサ４２
０によって点５６２および５６４に供給される電圧はそ
れぞれ、５．０*（Ｒｓｕｍ−１メガオーム−１００キ
ロオーム）／Ｒｓｕｍ＝５．０*（０．５０５）＝２．
５２ボルト、および、５．０*（０．４９５）＝２．４
７ボルトとなる。差動的な変動は０．０５ボルトであ
り、これは、選択線５３を選んだ場合と比較して、アナ
ログ変調器３０２に供給される基準電圧において９０％
もの大幅な調節がなされることを意味する。キャパシタ
５７０は、雑音を低下させる安定化器として、点５６２
の各々に接続される。ゲインマルチプレクサ４２０は、
点５１８、５６２および５６４における電圧を、それぞ
れＶｒｅｆ、＋Ｖｒｅｆ、および−Ｖｒｅｆとして供給
する。場合によっては、ゲインマルチプレクサ４２０
が、点５１８、５６２および５６４における電圧を、ド
ライバ５８０に供給し、ドライバ５８０がそれら電圧を
バッファリングして、それぞれＶｒｅｆ、＋Ｖｒｅｆ、
および−Ｖｒｅｆとしてシグマ−デルタ・アナログ変調
器３０２に駆動する構成としてもよい。
中心とした上下の電圧差が減じられる。特定的には、電
圧Ｐ３ＨおよびＰ３Ｌが、選択線５２に接続されるパス
ゲートを通される。すると、ゲインマルチプレクサ４２
０によって点５６２および５６４に供給される電圧はそ
れぞれ、５．０*（Ｒｓｕｍ−１メガオーム−１００キ
ロオーム）／Ｒｓｕｍ＝５．０*（０．５０５）＝２．
５２ボルト、および、５．０*（０．４９５）＝２．４
７ボルトとなる。差動的な変動は０．０５ボルトであ
り、これは、選択線５３を選んだ場合と比較して、アナ
ログ変調器３０２に供給される基準電圧において９０％
もの大幅な調節がなされることを意味する。キャパシタ
５７０は、雑音を低下させる安定化器として、点５６２
の各々に接続される。ゲインマルチプレクサ４２０は、
点５１８、５６２および５６４における電圧を、それぞ
れＶｒｅｆ、＋Ｖｒｅｆ、および−Ｖｒｅｆとして供給
する。場合によっては、ゲインマルチプレクサ４２０
が、点５１８、５６２および５６４における電圧を、ド
ライバ５８０に供給し、ドライバ５８０がそれら電圧を
バッファリングして、それぞれＶｒｅｆ、＋Ｖｒｅｆ、
および−Ｖｒｅｆとしてシグマ−デルタ・アナログ変調
器３０２に駆動する構成としてもよい。
【００３８】ドライバ５８０は、従来のバイアス発生器
５８４に各々が接続される、従来のソースフォロア演算
増幅器（ｏｐ ａｍｐ）５８２を含み、それらは、ソー
スフォロア５８２からの電圧Ｖｒｅｆ、＋Ｖｒｅｆおよ
び−Ｖｒｅｆの供給をオンまたはオフにするよう動作す
る。
５８４に各々が接続される、従来のソースフォロア演算
増幅器（ｏｐ ａｍｐ）５８２を含み、それらは、ソー
スフォロア５８２からの電圧Ｖｒｅｆ、＋Ｖｒｅｆおよ
び−Ｖｒｅｆの供給をオンまたはオフにするよう動作す
る。
【００３９】再び図２を参照して、本発明の動作を、上
述のオリジナルの動作と比較する。特定的には、グラフ
１０２、１０４および１０６の説明は、一定の基準電圧
およびオーバサンプリング比（それぞれ、Ｍ＝６４、１
２８、２５６）を有する、シグマ−デルタＡ／Ｄ変換器
の動作に対応している。グラフ６０２、６０４、６０６
は、同じオーバサンプリング比（Ｍ）を有する同じシグ
マ−デルタＡ／Ｄ変換器の動作を示すが、それらのグラ
フはグラフ１０２、１０４、１０６に比べて左に移動さ
れている。この左への移動は、シグマ−デルタ変換器の
性能の変化を表わし、ピーク振幅６０８ａ、６０８ｂ、
６０８ｃが相対入力パワー軸をおよそ−１６ｄＢで横切
るようにされている。ＳＮＲ値は、それぞれのオーバサ
ンプリング比について変化しないものと理解されたい。
述のオリジナルの動作と比較する。特定的には、グラフ
１０２、１０４および１０６の説明は、一定の基準電圧
およびオーバサンプリング比（それぞれ、Ｍ＝６４、１
２８、２５６）を有する、シグマ−デルタＡ／Ｄ変換器
の動作に対応している。グラフ６０２、６０４、６０６
は、同じオーバサンプリング比（Ｍ）を有する同じシグ
マ−デルタＡ／Ｄ変換器の動作を示すが、それらのグラ
フはグラフ１０２、１０４、１０６に比べて左に移動さ
れている。この左への移動は、シグマ−デルタ変換器の
性能の変化を表わし、ピーク振幅６０８ａ、６０８ｂ、
６０８ｃが相対入力パワー軸をおよそ−１６ｄＢで横切
るようにされている。ＳＮＲ値は、それぞれのオーバサ
ンプリング比について変化しないものと理解されたい。
【００４０】この左への移動は、スイッチＳ２（図５）
へとフィードバック経路４０２を介して入力される基準
電圧を減じることによって行なわれる。この基準電圧の
低減は、１実施例においては、ゲインマルチプレクサ４
２０を使用して、基準電圧発生器４１８によって供給さ
れる１対の基準電圧±Ｖｒｅｆを通すことによって達成
される。このような基準電圧の低減は、マイクロプロセ
ッサバスインターフェイス４３２と組合せてゲインレジ
スタ４３０を使用することにより、図６の選択線５３に
対応するレジスタ３に代えて選択線５２に対応するレジ
スタ２を選択することによって、達成することができ
る。
へとフィードバック経路４０２を介して入力される基準
電圧を減じることによって行なわれる。この基準電圧の
低減は、１実施例においては、ゲインマルチプレクサ４
２０を使用して、基準電圧発生器４１８によって供給さ
れる１対の基準電圧±Ｖｒｅｆを通すことによって達成
される。このような基準電圧の低減は、マイクロプロセ
ッサバスインターフェイス４３２と組合せてゲインレジ
スタ４３０を使用することにより、図６の選択線５３に
対応するレジスタ３に代えて選択線５２に対応するレジ
スタ２を選択することによって、達成することができ
る。
【００４１】図２において、相対入力パワーに対するＳ
ＮＲのグラフを６０２、６０４、６０８で示されるグラ
フへと左に移動することの主要な利点は、より小さな入
力信号に対して、より高い性能に相当する、より大きな
ＳＮＲが得られることである。たとえば、Ｍ＝２５６に
関しては、−８０ｄＢの入力パワーにおいて、ＳＮＲは
４０ｄＢ（点６２０）から４５ｄＢ（点６２２）に増加
する。このことは、より小さい基準電圧レベル（Ｖｒｅ
ｆ）を使用するシグマ−デルタＡ／Ｄ変換器が、−８０
ｄＢの相対入力パワー信号レベルに対して、より好適で
あることを示唆している。しかし、ピーク振幅もまた、
点１０８ｃから６０８ｃへと、より低いパワーレベル
（それぞれ、−６ｄＢから−１６ｄＢ）に移動する。
ＮＲのグラフを６０２、６０４、６０８で示されるグラ
フへと左に移動することの主要な利点は、より小さな入
力信号に対して、より高い性能に相当する、より大きな
ＳＮＲが得られることである。たとえば、Ｍ＝２５６に
関しては、−８０ｄＢの入力パワーにおいて、ＳＮＲは
４０ｄＢ（点６２０）から４５ｄＢ（点６２２）に増加
する。このことは、より小さい基準電圧レベル（Ｖｒｅ
ｆ）を使用するシグマ−デルタＡ／Ｄ変換器が、−８０
ｄＢの相対入力パワー信号レベルに対して、より好適で
あることを示唆している。しかし、ピーク振幅もまた、
点１０８ｃから６０８ｃへと、より低いパワーレベル
（それぞれ、−６ｄＢから−１６ｄＢ）に移動する。
【００４２】以上により、上述のシグマ−デルタＡ／Ｄ
変換器の実施例は、信号対雑音比に関して高レベルの性
能を提供しながら電圧入力の変動するピーク振幅に対処
し、変換中に使用される、変換性能のレベルを決定する
基準電圧レベルを調節し、また、飽和、クリッピングお
よびひずみを避けるよう動作の範囲を移動することがで
きる。
変換器の実施例は、信号対雑音比に関して高レベルの性
能を提供しながら電圧入力の変動するピーク振幅に対処
し、変換中に使用される、変換性能のレベルを決定する
基準電圧レベルを調節し、また、飽和、クリッピングお
よびひずみを避けるよう動作の範囲を移動することがで
きる。
【００４３】これらの利点は、以下のようなシグマ−デ
ルタ・アナログ−デジタル（Ａ／Ｄ）変換器によって達
成される。すなわち、入力回路を含み、該入力回路は、
オーバサンプリングされたアナログ入力電圧信号および
アナログ基準電圧信号を受取って加算する加算器と、加
算器によって供給される加算された信号を積分する積分
器と、積分器の出力をアナログ基準電圧信号の振幅に基
づいてデジタル信号に変換するアナログ−デジタル変換
器と、アナログ−デジタル変換器によって供給されるあ
る数のビットによって表わされるデジタル信号を受取っ
て、オーバサンプリング速度を下回る速度でより多くの
数のビットを供給するデシメータとを有し、該変換器は
さらに、アナログ−デジタル変換器によって供給される
デジタル信号および、ある時間期間にわたるアナログ入
力電圧信号の振幅電圧範囲に基づいて、複数のアナログ
基準電圧信号の中から選択的にアナログ基準電圧信号を
アナログ回路に提供する、調節可能な基準電圧回路を含
む、変換器である。
ルタ・アナログ−デジタル（Ａ／Ｄ）変換器によって達
成される。すなわち、入力回路を含み、該入力回路は、
オーバサンプリングされたアナログ入力電圧信号および
アナログ基準電圧信号を受取って加算する加算器と、加
算器によって供給される加算された信号を積分する積分
器と、積分器の出力をアナログ基準電圧信号の振幅に基
づいてデジタル信号に変換するアナログ−デジタル変換
器と、アナログ−デジタル変換器によって供給されるあ
る数のビットによって表わされるデジタル信号を受取っ
て、オーバサンプリング速度を下回る速度でより多くの
数のビットを供給するデシメータとを有し、該変換器は
さらに、アナログ−デジタル変換器によって供給される
デジタル信号および、ある時間期間にわたるアナログ入
力電圧信号の振幅電圧範囲に基づいて、複数のアナログ
基準電圧信号の中から選択的にアナログ基準電圧信号を
アナログ回路に提供する、調節可能な基準電圧回路を含
む、変換器である。
【００４４】該利点はまた、以下のステップを含むアナ
ログ入力電圧信号をデジタル出力信号に変換する方法に
よって達成される。すなわち、アナログ電圧信号を受取
るステップと、ある時間期間にわたって受ける入力アナ
ログ電圧信号の入力振幅電圧範囲を特定するステップ
と、入力振幅電圧範囲に対応する大きさのフィードバッ
ク基準電圧信号を生成するステップと、入力アナログ信
号を対応するデジタル信号に変換するステップとを含
み、該変換するステップは、アナログ入力電圧信号の相
対入力パワーを測定することによって判定される、アナ
ログ信号がフィードバック基準電圧に基づいてそれにわ
たってデジタル信号に変換される動作範囲を調節するス
テップを含む、方法である。
ログ入力電圧信号をデジタル出力信号に変換する方法に
よって達成される。すなわち、アナログ電圧信号を受取
るステップと、ある時間期間にわたって受ける入力アナ
ログ電圧信号の入力振幅電圧範囲を特定するステップ
と、入力振幅電圧範囲に対応する大きさのフィードバッ
ク基準電圧信号を生成するステップと、入力アナログ信
号を対応するデジタル信号に変換するステップとを含
み、該変換するステップは、アナログ入力電圧信号の相
対入力パワーを測定することによって判定される、アナ
ログ信号がフィードバック基準電圧に基づいてそれにわ
たってデジタル信号に変換される動作範囲を調節するス
テップを含む、方法である。
【００４５】以上に、本発明を、現時点において最も実
用的でありかつ好ましいと考えられる実施例について説
明したが、本発明が開示の実施例に限定されるものでは
なく、逆に、前掲の請求の範囲および精神内に含まれる
種々の変形例および等価の構成をも網羅するものである
ことを理解されたい。
用的でありかつ好ましいと考えられる実施例について説
明したが、本発明が開示の実施例に限定されるものでは
なく、逆に、前掲の請求の範囲および精神内に含まれる
種々の変形例および等価の構成をも網羅するものである
ことを理解されたい。
【図１】 従来のシグマ−デルタ変換器を示す図であ
る。
る。
【図２】 従来のシグマ−デルタ変換器の動作を表わす
グラフ図である。
グラフ図である。
【図３】 変動するアナログ入力信号および、入力電圧
における変動に合せて性能を調節するのに使用される基
準電圧を表わすグラフ図である。
における変動に合せて性能を調節するのに使用される基
準電圧を表わすグラフ図である。
【図４】 本発明に従った調節可能な基準電圧を有する
シグマ−デルタ変換器のブロック図である。
シグマ−デルタ変換器のブロック図である。
【図５】 本発明の１実施例を表わす概略図であって、
変換器に対してプログラム可能な基準電圧を提供するた
めの好ましい方法を表わす図である。
変換器に対してプログラム可能な基準電圧を提供するた
めの好ましい方法を表わす図である。
【図６】 本発明の別の実施例を表わす概略図であっ
て、変換器に対して種々の基準電圧を提供する方法を表
わす図である。
て、変換器に対して種々の基準電圧を提供する方法を表
わす図である。
３００ 集積回路チップ、３０２ アナログ変調器、３
０４ デジタルアナログ変換器、３１０ シグマ−デル
タＡ／Ｄ変換器、３１１ 主基準電圧発生器、３１２
電圧入力、３１４ クロック発生器、３１６ デシメー
タ。
０４ デジタルアナログ変換器、３１０ シグマ−デル
タＡ／Ｄ変換器、３１１ 主基準電圧発生器、３１２
電圧入力、３１４ クロック発生器、３１６ デシメー
タ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・シィ・モリツィオ アメリカ合衆国、27703 ノース・カロラ イナ州、ダーラム、ハクシィ・グレン・コ ート、5114 (72)発明者 マイケル・シィ・ホーク アメリカ合衆国、27613 ノース・カロラ イナ州、ローリー、サルカーク・ドライ ブ、9209 (72)発明者 スコット・タカー アメリカ合衆国、27613 ノース・カロラ イナ州、ローリー、リン・ポイント・レー ン、4200、アパートメント・エフ (72)発明者 エリザベス・ダンフォード アメリカ合衆国、27713 ノース・カロラ イナ州、ダーラム、ウォーターフォード・ バリー・ドライブ、4312−1315
Claims (11)
- 【請求項１】 シグマ−デルタ・アナログ−デジタル
（Ａ／Ｄ）変換器であって、該変換器は入力回路を含
み、該入力回路はオーバサンプリングされたアナログ入
力電圧信号およびアナログ基準電圧信号を受取って加算
する加算器と、 前記加算器によって供給される前記加算された信号を積
分する積分器と、 前記積分器の出力を前記アナログ基準電圧信号の振幅に
基づいてデジタル信号に変換するアナログ−デジタル変
換器と、 前記アナログ−デジタル変換器によって供給されるある
数のビットによって表わされるデジタル信号を受取り、
かつオーバサンプリング速度を下回る速度でより多くの
数のビットを供給するデシメータとを有し、該変換器は
さらに該アナログ−デジタル変換器によって供給される
デジタル信号、およびある時間期間にわたる前記アナロ
グ入力電圧信号の振幅電圧範囲に基づいて、複数のアナ
ログ基準電圧信号の中から選択的に前記アナログ基準電
圧信号を前記アナログ回路に提供する、調節可能な基準
電圧回路を含む、変換器。 - 【請求項２】 該調節可能な基準電圧回路は、該アナロ
グ入力電圧信号の相対入力パワーによって測定される、
前記入力回路がそれにわたって入力アナログ信号を前記
デジタル信号へと変換する動作範囲を移動するよう、特
定の基準電圧を供給するアナログマルチプレクサおよび
ゲインバッファを含む、請求項１に記載のシグマ−デル
タＡ／Ｄ変換器。 - 【請求項３】 該調節可能な基準電圧回路は、電圧発生
器、ゲインマルチプレクサおよびバッファをさらに含
み、該電圧発生器は、前記複数のアナログ基準電圧信号
を前記ゲインマルチプレクサに供給し、前記ゲインマル
チプレクサは、変換がそれにわたって行なわれる動作範
囲を制御する、請求項１に記載のシグマ−デルタＡ／Ｄ
変換器。 - 【請求項４】 前記調節可能な基準電圧回路は、 バスインターフェイスユニットと、 前記バスインターフェイスユニットと前記ゲインマルチ
プレクサとの間に接続されるゲインレジスタとをさらに
含み、 前記バスインターフェイスユニットおよび前記ゲインレ
ジスタは、選択された動作範囲の選択を前記ゲインマル
チプレクサに提供し、前記動作範囲選択は、前記時間期
間にわたる前記アナログ入力電圧信号の振幅電圧範囲に
基づく、請求項３に記載のシグマ−デルタＡ／Ｄ変換
器。 - 【請求項５】 前記ゲインマルチプレクサは、 供給電圧と接地との間に接続される線形の抵抗器のツリ
ーと、 前記線形の抵抗器のツリーに接続されかつゲインレジス
タの数に対応する、複数の選択可能な対のパスゲートと
をさらに含み、前記パスゲートは、前記ゲインレジスタ
によって提供される動作範囲選択の指示に基づいて前記
供給電圧の１部分を通す、請求項４に記載のシグマ−デ
ルタＡ／Ｄ変換器。 - 【請求項６】 前記線形の抵抗器のツリーは、指数的に
重み付けされる、請求項５に記載のシグマ−デルタＡ／
Ｄ変換器。 - 【請求項７】 前記ゲインマルチプレクサから出力され
る前記供給電圧の前記１部分を、前記入力回路に供給さ
れる前にバッファ処理するソースフォロア演算増幅器を
さらに含む、請求項５に記載のシグマ−デルタＡ／Ｄ変
換器。 - 【請求項８】 前記デジタル信号をアナログ信号に変換
して前記シグマ−デルタ変換器から出力するデシメータ
をさらに含む、請求項５に記載のシグマ−デルタＡ／Ｄ
変換器。 - 【請求項９】 アナログ電圧信号を受取るステップと、 ある時間期間にわたって受ける前記入力アナログ電圧信
号の入力振幅電圧範囲を特定するステップと、 前記入力振幅電圧範囲に対応する大きさのフィードバッ
ク基準電圧信号を生成するステップと、 前記入力アナログ信号を対応するデジタル信号に変換す
るステップとを含み、該変換するステップは、該アナロ
グ入力電圧信号の相対入力パワーを測定することによっ
て判定される、前記アナログ信号が前記フィードバック
基準電圧に基づいてそれにわたって変換される動作範囲
を調節するステップを含む、信号処理方法。 - 【請求項１０】 前記デジタル出力値をデシメートし
て、前記入力アナログ電圧信号のナイキスト速度を上回
る速度でサンプリングされるデジタル出力を得るステッ
プをさらに含む、請求項９に記載の方法。 - 【請求項１１】 該フィードバックされる基準電圧を変
化させて、前記変換がそれにわたって行なわれる動作範
囲を移動させるステップをさらに含む、請求項１０に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/227,574 US6255974B1 (en) | 1999-01-08 | 1999-01-08 | Programmable dynamic range sigma delta A/D converter |
| US09/227574 | 1999-01-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232362A true JP2000232362A (ja) | 2000-08-22 |
Family
ID=22853635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000884A Pending JP2000232362A (ja) | 1999-01-08 | 2000-01-06 | シグマ−デルタ・アナログ−デジタル変換器、および信号処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6255974B1 (ja) |
| JP (1) | JP2000232362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7127221B2 (en) * | 2000-09-08 | 2006-10-24 | Infineon Technologies Ag | Receiver circuit, particularly for mobile radio |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424280B2 (en) * | 2000-01-21 | 2002-07-23 | Texas Instruments Incorporated | Signal clipping circuit for switched capacitor sigma delta analog to digital converters |
| US6721892B1 (en) * | 2000-05-09 | 2004-04-13 | Palmone, Inc. | Dynamic performance adjustment of computation means |
| US6608575B2 (en) * | 2001-01-31 | 2003-08-19 | Qualcomm Incorporated | Hybrid multi-stage circuit |
| US6580382B2 (en) * | 2001-05-11 | 2003-06-17 | Mstar Semiconductor, Inc. | Programmable gain analog-to-digital converter |
| US6628217B1 (en) * | 2001-07-27 | 2003-09-30 | Cypress Semiconductor Corp. | Signal scaling scheme for a delta sigma modulator |
| US7295645B1 (en) * | 2002-01-29 | 2007-11-13 | Ellipsis Digital Systems, Inc. | System, method and apparatus to implement low power high performance transceivers with scalable analog to digital conversion resolution and dynamic range |
| US20040044486A1 (en) * | 2002-09-03 | 2004-03-04 | Tignor Michael S. | Non-linear electronics for sensing maximum dynamic range |
| US7882369B1 (en) * | 2002-11-14 | 2011-02-01 | Nvidia Corporation | Processor performance adjustment system and method |
| US20050169645A1 (en) * | 2004-01-29 | 2005-08-04 | Infineon Technologies North America Corp. | Adjustable dynamic range optimization for analog to digital resolution for intelligent fiber optic receivers and method |
| US7472148B2 (en) * | 2004-07-23 | 2008-12-30 | Qualcomm Incorporated | Method and apparatus for random-number generator |
| TW200805878A (en) * | 2006-07-12 | 2008-01-16 | Sunplus Technology Co Ltd | Programmable gain amplifier |
| US7948412B2 (en) * | 2006-08-23 | 2011-05-24 | Asahi Kasei Emd Corporation | Delta-sigma modulator |
| US7432839B2 (en) * | 2007-02-27 | 2008-10-07 | Infineon Technologies Ag | ADC with logarithmic response and methods for controlling RF power levels |
| US9134782B2 (en) | 2007-05-07 | 2015-09-15 | Nvidia Corporation | Maintaining optimum voltage supply to match performance of an integrated circuit |
| US8370663B2 (en) | 2008-02-11 | 2013-02-05 | Nvidia Corporation | Power management with dynamic frequency adjustments |
| US8125362B1 (en) * | 2008-12-12 | 2012-02-28 | Altera Corporation | Apparatus and associated methods for generating reference signals |
| US9256265B2 (en) | 2009-12-30 | 2016-02-09 | Nvidia Corporation | Method and system for artificially and dynamically limiting the framerate of a graphics processing unit |
| US9830889B2 (en) | 2009-12-31 | 2017-11-28 | Nvidia Corporation | Methods and system for artifically and dynamically limiting the display resolution of an application |
| US8839006B2 (en) | 2010-05-28 | 2014-09-16 | Nvidia Corporation | Power consumption reduction systems and methods |
| US9277887B2 (en) * | 2013-02-01 | 2016-03-08 | Rescon Ltd | Signal stabilization in a dielectric sensor assembly |
| US9793917B2 (en) | 2015-10-19 | 2017-10-17 | Motorola Solutions, Inc. | Method and apparatus for adjusting a bandwidth of a sigma delta converter |
| EP3703254B1 (en) | 2016-04-06 | 2022-02-16 | Goodix Technology (HK) Company Limited | Audio amplifier system |
| CN106020035A (zh) * | 2016-06-27 | 2016-10-12 | 华清智芯科技（北京）有限公司 | 一种基于cib-bus总线的四路模拟量输入装置 |
| US10727798B2 (en) | 2018-08-17 | 2020-07-28 | Invensense, Inc. | Method for improving die area and power efficiency in high dynamic range digital microphones |
| US10855308B2 (en) * | 2018-11-19 | 2020-12-01 | Invensense, Inc. | Adaptive analog to digital converter (ADC) multipath digital microphones |
| US12069430B2 (en) | 2021-03-03 | 2024-08-20 | Invensense, Inc. | Microphone with flexible performance |
| US11888455B2 (en) | 2021-09-13 | 2024-01-30 | Invensense, Inc. | Machine learning glitch prediction |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112414A (ja) | 1984-11-06 | 1986-05-30 | Nec Corp | 自動レベル制御回路 |
| FR2626423A1 (fr) | 1988-01-21 | 1989-07-28 | Inst Francais Du Petrole | Dispositif d'acquisition pour la numerisation de signaux a grande dynamique |
| US5065157A (en) * | 1990-04-06 | 1991-11-12 | General Electric Company | High order sigma delta oversampled analog-to-digital converter integrated circuit network with minimal power dissipation and chip area requirements |
| US5134401A (en) | 1991-03-12 | 1992-07-28 | Analog Device, Inc. | Delta sigma modulator having programmable gain/attenuation |
| US5241310A (en) * | 1992-03-02 | 1993-08-31 | General Electric Company | Wide dynamic range delta sigma analog-to-digital converter with precise gain tracking |
| US5187482A (en) * | 1992-03-02 | 1993-02-16 | General Electric Company | Delta sigma analog-to-digital converter with increased dynamic range |
| US5422643A (en) | 1993-02-24 | 1995-06-06 | Antel Optronics Inc. | High dynamic range digitizer |
| US5389927A (en) | 1993-05-28 | 1995-02-14 | Motorola, Inc. | Method and apparatus for control of an analog to digital converter |
| US5684480A (en) | 1995-01-30 | 1997-11-04 | Telefonaktiebolaget Lm Ericsson | Wide dynamic range analog to digital conversion |
| US5691720A (en) | 1996-03-08 | 1997-11-25 | Burr- Brown Corporation | Delta sigma analog-to-digital converter having programmable resolution/bias current circuitry and method |
-
1999
- 1999-01-08 US US09/227,574 patent/US6255974B1/en not_active Expired - Fee Related
-
2000
- 2000-01-06 JP JP2000000884A patent/JP2000232362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7127221B2 (en) * | 2000-09-08 | 2006-10-24 | Infineon Technologies Ag | Receiver circuit, particularly for mobile radio |
Also Published As
| Publication number | Publication date |
|---|---|
| US6255974B1 (en) | 2001-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000232362A (ja) | シグマ−デルタ・アナログ−デジタル変換器、および信号処理方法 | |
| US5245343A (en) | Enhanced accuracy delta-sigma A/D converter | |
| JP3530587B2 (ja) | 可変利得入力ステージを備える信号処理回路 | |
| US4509037A (en) | Enhanced delta modulation encoder | |
| EP0454407B1 (en) | Multi-stage sigma-delta analog-to-digital converter | |
| US4588981A (en) | Double integration, delta-sigma, analog-digital coder | |
| EP0513241B1 (en) | Sigma delta modulator | |
| KR101280626B1 (ko) | 평균 차동 입력 전류가 감소된 아날로그 신호 샘플링시스템 및 방법 | |
| CN100431270C (zh) | 增量△模数转换 | |
| JPH04245717A (ja) | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム | |
| US6067327A (en) | Data transmitter and method therefor | |
| WO2005104377A2 (en) | A method and system for analog to digital conversion using digital pulse width modulation (pwm) | |
| US6100834A (en) | Recursive multi-bit ADC with predictor | |
| US10848170B1 (en) | Method for fast detection and automatic gain adjustment in ADC based signal | |
| US5134402A (en) | Tri-level digital-analog converter and analog-digital converter having tri-level digital-analog converter | |
| US6111529A (en) | Accurate gain calibration of analog to digital converters | |
| US6891490B2 (en) | Analog-to-digital converter with digital signal processing functionality to emulate many different sample frequencies, resolutions, and architectures | |
| US6762707B2 (en) | Programmable architecture analog-to-digital converter | |
| US6509852B1 (en) | Apparatus and method for gain calibration technique for analog-to-digital converter | |
| JPH0415646B2 (ja) | ||
| US6927718B2 (en) | Circuit arrangement and method for reducing an alignment error in a Σ-Δ modulator | |
| Dyer et al. | A comparison of monolithic background calibration in two time-interleaved analog-to-digital converters | |
| US11770109B2 (en) | Programmable chopping architecture to reduce offset in an analog front end | |
| JP3731334B2 (ja) | 変調器およびオーバサンプル形ａ／ｄ変換器 | |
| JPH114166A (ja) | 逐次比較型ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061016 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090728 |