KR101280626B1 - 평균 차동 입력 전류가 감소된 아날로그 신호 샘플링시스템 및 방법 - Google Patents

평균 차동 입력 전류가 감소된 아날로그 신호 샘플링시스템 및 방법 Download PDF

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Abstract

아날로그 입력 신호와 기준 신호에 응답해서 대응하는 전하를 제공하는 샘플링 장치를 가진 신규의 샘플링 시스템을 제공한다. 스위칭 회로는 입력 신호와 기준 신호를 샘플링 장치에 공급하기 위해 설치된다. 스위칭 회로는 입력 신호의 소스로부터 샘플링 장치에 의해 취해진 총 전하가 실질적으로 제로로 되게끔 입력 신호와 기준 신호를 샘플링 장치에 공급하도록 제어된다. 전술한 기술의 한가지 응용예는 아날로그-디지털 변환이다.

Description

평균 차동 입력 전류가 감소된 아날로그 신호 샘플링 시스템 및 방법{ANALOG SIGNAL SAMPLING SYSTEM AND METHOD HAVING REDUCED AVERAGE DIFFERENTIAL INPUT CURRENT}
이 출원은 "평균 입력 전류가 감소된 샘플링 구성"(SAMPLING CONFIGURATION WITH REDUCED AVERAGE INPUT CURRENT)의 명칭으로 2004년 10월 18일자 출원한 미국 가출원 번호 제60/619,007호를 우선권 주장하며, 이 문헌은 인용에 의해 여기에 통합된다.
관련 출원
"평균 차동 입력 전류가 감소된 아날로그 신호 샘플링 시스템 및 방법"의 명칭으로 자에 출원한 미국 특허출원 제 호(인용에 의해 이 명세서에 통합된다).
"입력 평균 전류 및 평균 기준 전류가 감소된 아날로그-디지털 변환기"의 명칭으로 자에 출원한 미국 특허출원 제 호(인용에 의해 이 명세서에 통합된다).
기술 분야
본 발명은 입력 신호 소스로부터 취해진 평균 전하를 감소시키도록 아날로그 입력 신호를 샘플링하기 위한 회로 및 방법에 관련이 있고, 그 중 하나의 응용예는 아날로그-디지털(A/D) 변환기이다.
여기에서 제시된 기술의 예시적이고 비제한적인 응용은 A/D 변환을 위한 신호 샘플링에 관한 것이다. 전형적인 아날로그-디지털 변환기는 아날로그 입력 신호를 대응하는 디지털 신호로 변환하기 위해 아날로그 입력 신호를 샘플링한다. 이 과정 중에, 변환기는 입력 신호를 로드하고 그 입력 신호를 신호 소스의 임피던스에 따라 수정한다. 이러한 수정은 변환 처리의 정밀도 및 최종 결과에 직접적으로 영향을 미친다. 저속 및 저분해능 변환기에 있어서는 입력 신호 수정에 의해 야기되는 오차(error)가 중요하지 않기 때문에 안전하게 무시될 수 있다.
반면에, 최근의 센서 기술의 발전, 변환기 분해능 및 변환기 속도의 개선은 상기 오차의 이차 인수(quadratic factor)가 변환 정밀도의 추가적인 증가를 제한하게 되었다. 더욱이, 전력 소모를 감소시키려는 경향 및 휴대용 애플리케이션의 확장은 비교적 높은 소스 임피던스를 가진 다양한 센서의 사용을 확산시킨다. 그러한 센서의 예로는 무게 및 압력을 모니터하기 위해 사용되는 고가치 저항성 브릿지가 있다.
동시에, 오버 샘플링 변환기 기술의 발전은 아날로그-디지털 변환의 분해능을 24 비트 레벨 이상으로 끌어올렸다. 전형적인 오버 샘플링 변환기는 각각의 변환 주기마다 아날로그 입력 신호를 복수회 샘플링하기 위해 하나 이상의 샘플링 커패시터를 포함한 스위치드 커패시터 전단 회로(switched-cpapcitor front end circuit)를 사용한다. 각각의 샘플링 처리 중에, 특정의 전하량이 신호 소스와 변환기 전단 커패시터 사이에서 이송되어 균등한 입력 전류 흐름을 발생한다. 이 입력 전류가 신호 소스 임피던스를 통과할 때, 입력 전류는 전압 변화를 야기하여 원 래의 입력 값을 변경하고 샘플링 오차를 생성한다.
입력 전류의 값은 샘플링 커패시터의 크기 및 샘플링 비율에 직접 비례한다. 열잡음 제한 때문에, 변환 분해능의 증가는 샘플링 커패시터 크기의 이차 증가(quadratic increase)를 요구하여 입력 전류의 대응하는 이차 증가를 야기한다. 이와 동시에, 전체적인 변환율의 증가는 입력 신호 샘플링 비율의 비례적인 증가를 야기하여 입력 전류의 증가를 가져온다.
이 문제를 다루기 위하여 전형적으로 2가지의 다른 전략이 사용된다. 첫번째 방법은 입력 신호 소스 임피던스를 포함한 전단 샘플링 회로의 완전한 세틀링(settling)(변환기의 정밀도 내에서)을 보증하는 것이다. 이것은 달성하기에 매우 어려운 목표이고, 원하는 변환 정밀도 및 속도가 증가함에 따라 급속하게 비실용적으로 된다. 센서의 소스 임피던스는 이용가능한 범위의 변환 속도 및 분해능에 이론상의 한계를 부여한다. 피할 수 없는 기생 커패시터와, 실제 구성에서 수반되는 필요한 신호 필터 커패시터는 이 범위를 더욱 제한한다. 이 방법의 예로는 본 발명의 양수인인 리니어 테크놀러지 코포레이션(Linear Technology Corporation)에 의해 개발된 LTC®2410 아날로그-디지털 변환기가 있다.
두번째 방법은 센서와 변환기 사이에 삽입된 격리 버퍼 및 증폭기를 사용한다. 이러한 버퍼는 변환기의 외부에 설치될 수도 있고 변환기 전단 샘플링 회로 내에 통합될 수도 있다. 외부 버퍼를 이용하는 구성은 큰 유연성을 제공하지만, 측정 체인의 총체적 정밀도를 유지하기 위해 사용자에게 허용불능한 무거운 부담을 지운 다. 이 구성들은 보충적인 전원 레일, 임계 전원 시퀀싱 회로 및 추가적인 물리적 공간을 또한 요구한다. 버퍼를 변환기 전단 샘플링 회로에 통합하면 이 문제점들을 부분적으로 해소한다. 그럼에도 불구하고, 통합된 버퍼는 아날로그-디지털 변환기의 전체 정밀도 및 동적 범위를 제한한다. 이 방법의 예로는 본 발명의 양수인인 리니어 테크놀러지 코포레이션에 의해 개발된 LTC®2442 아날로그-디지털 변환기가 있다.
그러므로, 입력 신호 소스로부터 취해진 평균 입력 전류를 감소시키기 위한 새로운 샘플링 기술이 필요하게 되었다.
본 발명은 신규의 신호 샘플링 시스템 및 방법을 제공한다. 본 발명의 하나의 태양에 따르면, 샘플링 시스템은 입력 신호 및 기준 신호에 응답하여 대응하는 전하를 제공하는 샘플링 장치와, 샘플링 장치에 입력 신호 및 기준 신호를 공급하도록 제어가능한 스위칭 회로를 포함한다. 스위칭 회로는 샘플링 장치가 입력 신호의 소스로부터 취한 실질적으로 제로(zero)인 총 전하를 제공하도록 샘플링 장치에 입력 신호 및 기준 신호를 공급하도록 제어된다.
여기에서 교시하는 원리를 A/D 변환에 예시적으로 적용함에 있어서, 제안된 샘플링 아키텍쳐는 입력 소스와 변조기 사이에서 이동하는 순시 전하를 실질적으로 변경하지 않고 입력 신호 소스로부터 취해진 평균 전하를 크게 감소시킨다. 전하 저장 장치(예를 들면, 커패시터)는 상기 순시 전하를 변조기가 필요로 할 때 공급하기 위해 변환기 입력에 접속될 수 있다. 동시에, 입력 신호 소스의 내부 저항(예를 들면, 센서)을 통해 흐르는 평균 전류는 최소화된다. 결국, 측정 정밀도에 대한 입력 소스 저항의 영향은 크게 감소된다.
제안된 아키텍쳐는 특정 유형의 오버 샘플링 변환기가 입력 신호로부터 이동된 전하를 기준 신호로부터 취해진 전하와 평형화시킨다는 관측에 기초를 두고 있다. 따라서, 입력 신호 샘플링 시퀀스를 적절히 시퀀싱함으로써, 전하는 실전하 이동량의 합계가 실질적으로 제로로 되도록 입력 신호 소스에 및 입력 신호 소스로부터 이동된다.
특히, 스위칭 장치는 입력 신호 및 한 쌍의 기준 신호를 공급하는 단자에 결합될 수 있다. 스위칭 장치는 각각의 샘플링 단계에서 샘플링 장치에 입력 신호와 하나의 기준 신호를 제공하도록 제어될 수 있다.
본 발명의 실시예에 따르면, 스위칭 회로는 그 스위칭 회로의 각 스위치를 제어하기 위한 복수의 제어 신호를 생성할 수 있는 스위치 제어기에 의해 제어될 수 있다.
변조기, 예를 들면 델타 시그마 변조기는 샘플링 장치에 결합되어 디지털 출력 신호를 생성할 수 있다. 변조기는 샘플링 장치에 의해 생성된 전하에 응답하는 적분기와 출력 장치, 예를 들면 적분기의 출력 신호에 의해 결정된 값을 갖는 디지털 출력 신호를 생성하는 비교기를 포함할 수 있다. 스위치 제어기는 변조기의 출력 장치를 제어하기 위한 클럭 신호를 생성할 수 있다.
N회의 샘플링 중에, N1 샘플링 동작은 제1 값을 가진 디지털 출력 신호를 발생하고, (N-N1) 샘플링 동작은 제2 값을 가진 디지털 출력 신호를 발생할 수 있다. 스위치 제어기는 샘플링 동작의 총 수(N) 중에서 샘플링 동작의 수(N1)를 결정하고, 스위칭 회로를 제어하여 상기 수(N1)가 입력 신호와 기준 신호의 비율에 비례하게 만들 수 있다.
본 발명의 방법에 따르면, 입력 아날로그 신호를 샘플링하기 위해,
- 입력 아날로그 신호와 기준 신호를 스위칭 회로를 통해 샘플링 장치에 공급하는 단계와;
- 입력 신호의 소스로부터 샘플링 장치에 의해 취해진 총 전하가 실질적으로 제로로 되도록 스위칭 회로를 제어하는 단계를 수행한다. 스위칭 회로는 입력 신호에 대하여 수행된 복수의 연속적인 샘플링 동작동안 제어될 수 있다.
본 발명의 다른 태양에 따르면, 입력 신호를 샘플링하는 방법은,
- N개의 샘플 시퀀스 중에서, 제1 기준 신호가 공급되어야 하는 샘플 시퀀스의 수(N1)를 결정하는 단계와;
- N1 개의 샘플 시퀀스에서 입력 신호와 제1 기준 신호를 공급하는 단계와;
- (N-N1) 샘플 시퀀스에서 입력 신호와 제2 기준 신호를 공급하는 단계를 포함한다.
수(N1)는 입력 신호의 소스로부터 취해진 총 전하를 최소화하도록 출력 디지털 신호에 기초하여 결정될 수 있다. 출력 디지털 신호는 N1 샘플 시퀀스에 응답하여 제1 값을 가질 수 있고, (N-N1) 샘플 시퀀스에 응답하여 제2 값을 가질 수 있다.
본 발명의 다른 태양에 따르면, 샘플링 회로의 평균 차동 입력 전류를 감소시키는 시스템은 차동 아날로그 입력 신호를 샘플링하기 위한 샘플링 장치와, 샘플링 장치에 차동 입력 신호와 차동 기준 신호를 공급하기 위한 스위칭 회로를 포함한다. 스위칭 회로는 샘플링 장치에 의해 차동 입력 신호의 소스로부터 취해진 총 차동 전하가 실질적으로 제로로 되도록 복수의 샘플링 동작 동안 제어된다.
본 발명의 실시예에 따르면, 시스템은 샘플링 장치의 출력 신호에 응답하여 차동 출력 신호를 생성하는 차동 입력/차동 출력 전압 증폭기를 또한 포함할 수 있다.
본 발명의 추가적인 장점 및 태양들은 당업자가 아래의 상세한 설명으로부터 쉽게 인지할 수 있을 것이다. 본 발명의 실시예들은 본 발명을 실시하기 위한 것으로 예상되는 최상의 모드를 단지 예시 목적으로 도시하고 설명한 것이다. 설명되는 바와 같이, 본 발명은 기타의 다른 실시예로도 가능하고, 그 몇몇 세부들은 본 발명의 정신으로부터 일탈함이 없이 각종의 명백한 세목에서 수정이 이루어질 수 있다. 따라서, 도면 및 설명은 본질적으로 설명을 위한 것이지 제한하는 의도가 없는 것으로 간주되어야 한다.
본 발명의 실시예에 관한 이하의 상세한 설명은 첨부 도면들과 함께 읽을 때에 최상으로 이해할 수 있고, 첨부 도면에서 그 특징들은 정확한 실측으로 도시된 것이 아니고 오히려 관련 특징들을 최상으로 나타내도록 도시된 것이다.
도 1은 본 발명의 샘플 동작에서 입력 신호 소스로부터 취해진 전하를 나타내는 도이다.
도 2는 본 발명에 따라서 입력 신호와 한 쌍의 기준 신호의 샘플링을 나타내는 도이다.
도 3a 및 도 3b는 본 발명의 A/D 변환 구성을 나타내는 도이다.
도 4는 본 발명의 A/D 변환기의 실시예를 나타내는 도이다.
도 5는 평균 차동 입력 전류를 감소시키도록 차동 입력 신호를 샘플링하기 위한 시스템을 나타내는 도이다.
본 발명의 실시예는 오버 샘플링 아날로그-디지털(A/D) 변환기의 예를 이용해서 설명하겠다. 그러나, 여기에서 설명하는 개념들은 아날로그 신호의 샘플링을 구현하는 어떤 유형의 회로에도 적용할 수 있다는 것은 명백하다.
임의의 단일 샘플링 동작에서 입력 신호 소스로부터 요구되는 순시 전하는 샘플링 커패시터의 크기뿐만 아니라 샘플링 동작 전에 상기 커패시터에 저장된 전하량에 비례한다. 예를 들면, 도 1에 도시된 바와 같이, 샘플링 커패시터(C)의 제1 단자는 기준 전압, 예를 들면 접지에 접속되어 있다. 제2 단자에는 스위치(S1)를 통하여 전압 V1이, 또는 스위치(S2)를 통하여 전압 V2가 공급될 수 있다. 전압 V1과 V2 는 설정된 접지 준위에 따라 결정된다.
초기에, 스위치 S1이 닫혀있고 스위치 S2가 개방되어 있다고 가정하면, 샘플링 커패시터(C)에 저장된 전하(Q1)는,
Q1 = V1 * C
이다.
제2 단계에서, 스위치 S1이 개방되고 이어서 스위치 S2가 닫혀진다. 이 과정의 끝에서, 샘플링 커패시터(C)는 하기와 같은 누적 전하(Q2)를 가질 것이다.
Q2 = V2 * C
이 샘플링 동작 중에, 신호 소스(V2)는 하기와 같이 계산되는 전하량(dQ)을 제공한다.
dQ = Q2 - Q1 = (V2 - V1) * C
도 2에 도시된 다른 예에서, 샘플링 커패시터(C)는 제1 단자가 접지에 접속되고 제2 단자에는 스위치 SI를 통하여 입력 전압(VI)이, 스위치 SL을 통하여 제1 기준 전압(VL)이, 및 스위치 SH를 통하여 제2 기준 전압(VH)이 공급된다. 임의의 주어진 시간에, 3개의 스위치(SL, SI. SH) 중 하나만이 닫혀있고, 나머지 2개의 스위치는 개방되어있다.
입력 전압(VI)의 제1 샘플링 시퀀스는 스위치 SL이 닫혀있는 제1 단계에서 시작하고, 이어서 스위치 SI가 닫혀지는 제2 단계로 진행한다. 입력 신호(VI)로부터 취해지는 전하량(dQL)은 다음과 같다.
dQL = (VI - VL) * C
입력 전압(VI)의 제2 샘플링 시퀀스는 스위치 SH가 닫혀있는 제1 단계에서 시작하고, 이어서 스위치 SI가 닫혀지는 제2 단계로 진행한다. 제2 샘플링 시퀀스에서 입력 신호(VI)로부터 취해지는 전하량(dQH)은 다음과 같다.
dQH = (VI - VH) * C
입력 신호(VI)의 N개의 연속적인 샘플 시퀀스의 집합에서, N1 샘플 시퀀스는 제1 유형의 것이고 나머지의 N0=(N-N1) 샘플 시퀀스는 제2 유형의 것이라고 가정할 수 있다. 특히, 제1 유형의 샘플 시퀀스는 입력 신호(VI)와 함께 기준 전압 VH를 공급하는 것과 관련되고, 제2 유형은 입력 신호(VI)와 함께 기준 전압 VL을 공급하는 것과 관련될 수 있다. 그러므로, 상기 N개의 연속적인 샘플 시퀀스 중에 입력 신호 소스(VI)로부터 취해진 총 전하량(dQN)은 다음과 같다.
dQN = N1*(VI - VH)*C + N0*(VI - VL)*C
dQN = N1*(VI - VH)*C + (N - N1)*(VI - VL)*C
dQN = N*(VI - VL)*C - N1*(VH - VL)*C
만일 하기 수학식 1의 조건이 주어지면,
VH ≥ VI ≥ VL
N1은 N 카운트의 분해능을 가진 기준 신호 VH - VL에 대한 입력 신호(VI)의 디지털 표시로서 선택될 수 있다. 이 관계는 수학식 2와 같이 표시할 수 있다.
N1 = N * (VI - VL) / (VH - VL)
위의 dQN 계산식에 이 N1 값을 대입하면,
dQN = 0
이 얻어진다.
이 결과는 집합 N 내에서 2가지 유형의 샘플 시퀀스의 차수(order) 및 연속성(succession)과 무관하다.
이 관계의 정밀도는 N 카운트 표현(representation) 내에서 기준 신호 VH -VI에 대한 입력 신호(VI)의 양자화 정밀도(quantization accuracy)에 의해 제한된다. 따라서, 본 발명에 따른 시스템 및 방법이 아날로그 신호 소스로부터 도출된 전류를 실질적으로 제로로 감소시키지만, 그럼에도 불구하고 일부 전류가 아날로그 신호 소스로부터 도출된다. 아날로그 신호 소스로부터 도출된 전류량은 입력 신호 의 양자화 정밀도에 의해 설정된 한계 내에 있는 것이 바람직하다.
수학식 1의 제한 내에서 및 수학식 2로 표현된 VH와 VL에 대한 VI의 크기의 사전(prior) 또는 부수적(concomitent) 지식을 이용해서, 제안된 전략은 입력 신호 소스로부터 요구되는 평균 전하를 크게 감소시킨다는 것이 알려져 있다. 이 감소는 입력 신호의 디지털 표현의 분해능과 비례하고(수학식 2), 특히 고분해능 아날로그-디지털 변환기에 유용하다.
이 제안의 직접적인 구현은 도 3a에 도시되어 있다. 샘플링 커패시터(10)의 하나의 단자는 아날로그 스위치 블록(20)을 통하여 입력 신호 단자(VI) 및 기준 신호 단자(VH, VL)에 접속되어 있다. 샘플링 커패시터(10)의 다른 단자는 "고 정밀도 변환기"(30)에 접속되어 있다.
입력 신호(VI)의 크기는 "저 정밀도 ADC"(50)에 의해 기준 신호(VH, VL)와 관련하여 평가된다. 이 변환기는 잘 알려진 다양한 아날로그-디지털 변환 기술을 이용하여 구현될 수 있고, 고 정밀도 변환기(30)에 비하여 비교적 낮은 정밀도 때문에, 입력 신호(VI)에 실질적인 부하를 주지 않는다. 아날로그-디지털 변환기(50)는 입력 신호(VI)와 기준 신호(VH, VL)를 이용해서 입력 신호(VI)의 등가적 디지털 표현(DLA)을 생성한다. 디지털 신호(DLA)는 수학식 2로 표시한 바와 같이 직렬 2진 스트림이고 N 카운트의 분해능을 갖는다. 변환기(50)에서 사용된 변환 방법에 따라서, 이 스트림은 직접 생성되거나 공통 디지털 기술을 통하여 병렬 포맷으로부터 변환될 수 있다.
DLA 데이터 스트림은 아날로그 스위치 블록(20)의 동작을 지시하기 위해 스위치 제어기(40)에서 사용된다. 각각의 샘플링 동작 중에, 아날로그 스위치(20)는 2개의 연속 단계에 있는 샘플링 커패시터(10)를 기준 단자(VH, VL) 중의 하나에 및 입력 신호 단자(VI)에 접속한다. 스위치 제어기(40)는 디지털 데이터 스트림(DLA)에 포함된 정보를 이용하여 적당한 샘플링 시퀀스를 선택하여 변환 처리 중에 VI 신호 소스로부터 취해진 총 전하가 실질적으로 제로로 되게 한다.
"고 정밀도" 변환기(30)는 DLA 데이터 스트림에 포함된 샘플링 시퀀스 정보와 함께 최소의 N개의 연속적인 샘플링 단계 중에 커패시터(10)에 샘플링된 전하를 이용하여 출력 데이터(Dout)를 생성한다. Dout는 입력 신호(VI)의 고 정밀도 표현이다.
상기 설명에서, "고 정밀도" 및 "저 정밀도"는 2개의 변환기에 의해 (전술한 바와 같이 더 높은 정밀도 분해능을 위해 필요한 더 큰 커패시터에 대응하는) 입력 신호의 상이한 전위 로딩에 직접 관계되는 상대적 용어이다. 여기에서 규정된 용어 "저 정밀도" 및 "고 정밀도"는 2개의 아날로그-디지털 변환기의 상대적인 관계를 설명하기 위해서만 사용되고 본 발명의 범위 또는 변환기 중의 어느 하나를 임의의 특수 목적의 정밀도 범위로 제한하는 의도는 없다.
변환기(30, 50)의 동작은 동시적이며 동기화될 수 있고, 또는 변환기(50)는 샘플링 처리에서 출력을 사용하기 전의 임의의 시간에 그 출력을 생성할 수 있다.
아날로그-디지털 변환기, 샘플링 커패시터, 아날로그 스위치 및 스위치 제어기의 구현은 잘 알려져 있고 기술 문헌에서 폭넓게 설명되어 있다. 도 3a에 단일 소자로서 도시된 샘플링 커패시터는 실제의 구현에서 오버 샘플링 변환기에 의해 요구되는 입력 및 기준 샘플링 동작뿐만 아니라 추가적인 스케일링 및 캘리브레이션 기능을 동시에 수행하는 한 세트의 커패시터일 수 있다. 마찬가지로, 아날로그 스위치는 동시 샘플링, 스케일링 및 캘리브레이션 기능을 지원하는 각종의 병렬 및 직렬 구성으로 된 복수의 물리적 스위치를 이용하여 구현될 수 있다.
더 나아가, 단일의 "고 정밀도" 변환기(30)는 다중 샘플링 커패시터(C)에 접속되어 DLA를 생성하는 각 커패시터 및 그 대응하는 "저 정밀도" 변환기가 별개의 입력 신호를 샘플링하는 각각의 대응하는 데이터 스트림(DAL)의 각각을 수신할 수 있다. 변환기(30)는 아날로그 도메인에서 다중 커패시터의 각각의 전하를 결합하고 복수의 입력 신호의 비율의 디지털 표현으로서 Dout를 생성한다.
오버 샘플링 변환기는 도 3a의 변환기(50)와 변환기(30) 둘 다의 기능을 동시에 수행할 수 있는 샘플링 구성으로부터 큰 장점을 얻을 수 있다. 변환 처리 중에, 상기 변환기는 입력 신호를 N회(여기에서 N은 오버 샘플링 비율임) 샘플링하여 변환 결과를 얻기 위해 후속적으로 처리되는 디지털 데이터의 스트림을 발생한다. 이 디지털 데이터의 스트림은 입력 신호와 기준 신호 간의 비율에 관한 정보를 포함하고, 그 정보는 샘플링 시퀀스를 제어하여 입력 신호 소스로부터 취해지는 평균 전하를 실질적으로 감소시키기 위해 사용될 수 있다.
본 발명에 따른 다른 하나의 제안된 구성은 도 3b에 도시되어 있다. 도 3b는 본 발명의 A/D 변환기(10)의 구성 요소를 나타내는 도로서, 아날로그 스위치(22), 샘플링 커패시터(C), 오버 샘플링 변환기(32) 및 스위치 제어기(42)를 포함하고 있다. 아날로그 스위치(22)는 샘플링 커패시터(C)의 하나의 단자를 입력 신호 단자(VI) 및 기준 신호 단자(VH, VL)에 접속한다. 샘플링 커패시터(C)의 다른 단자는 오버 샘플링 변환기(32)에 접속된다.
출력 데이터 스트림(Dout)을 생성하는 오버 샘플링 변환기(32)의 변환 주기는 N개의 연속적인 샘플 동작의 집합으로 구성되고, 여기에서 N은 오버 샘플링 비율이다. 입력 신호와 기준 신호 간의 비율의 디지털 표현인 출력 데이터 스트림(Dout)은 스위치 제어기(42)에 공급되어 아날로그 스위치(22)의 동작을 지시한다. 각각의 샘플 동작 중에, 아날로그 스위치(22)는 2개의 연속 단계에 있는 샘플링 커패시터(C)를 기준 신호 단자(VH, VL) 중의 하나 및 입력 신호 단자(VI)에 접속한다. 스위치 제어기(42)는 디지털 데이터 스트림(Dout)에 포함된 정보를 이용하여 적당한 샘플링 시퀀스를 선택하여 VI 신호 소스로부터 취해진 총 전하가 실질적으로 제로로 되게 한다.
당업자라면 아날로그 스위치(22), 오버 샘플링 변환기(32), 샘플링 커패시터(C) 및 스위치 제어기(42)는 각종 구성을 이용하여 구현될 수 있다는 것을 알 것이다. 예를 들면, 샘플링 커패시터(C)는 오버 샘플링 변환기에 의해 요구되는 입력 및 기준 샘플링 동작뿐만 아니라 추가적인 스케일링 및 캘리브레이션 기능을 동시에 수행하는 한 세트의 커패시터로 표현될 수 있다. 마찬가지로, 아날로그 스위 치(22)는 동시 샘플링, 스케일링 및 캘리브레이션 기능을 지원하는 각종의 병렬 및 직렬 구성으로 된 복수의 물리적 스위치를 이용하여 구현될 수 있다.
본 발명의 A/D 변환기(100)의 예시적인 구성은 도 4에 도시되어 있다. A/D 변환기(100)는 샘플링 커패시터(Q), 피드백 루프에 적분 커패시터(Cf)를 가진 전압 증폭기(110), 비교기(120) 및 스위치 제어기(140)를 포함하고 있다. 아날로그 스위치(S1)는 기준 전압(VR)을 샘플링 커패시터(Ci)의 제1 단자에 공급하기 위해 설치되어 있다. 아날로그 스위치(S2)는 입력 전압(VI)을 샘플링 커패시터(Ci)의 제1 단자에 접속하기 위해 설치된다. 편의상, 접지 전위를 제2 기준 전압으로서 선택하였다(VL=0). 아날로그 스위치(S3)는 이 접지 전위를 샘플링 커패시터(C)의 제1 단자에 접속한다. 아날로그 스위치(S4, S5)는 샘플링 커패시터(Ci)의 제2 단자를 접지 단자 및 증폭기(110)에 각각 접속하기 위해 제공된다.
적분 커패시터(Cf), 전압 증폭기(110), 비교기(120) 및 아날로그 스위치(S4, S5)는 1차 델타 시그마 변조기를 구성한다. 증폭기(110)는 커패시터(Ci, Cf) 및 스위치(S4, S5)와 함께 아날로그 적분기의 스위치드 커패시터 구성을 형성한다. 설명의 간편성을 위해, 접지 전위는 적분기 및 비교기 회로에 대한 공통 모드 전압 기준으로서 선택된다.
증폭기(110)의 출력은 비교기(120)에 접속되고, 비교기(120)는 스위치 제어기(140)의 내부 클럭에 의해 발생된 클럭 신호(Clk)에 의해 제어되어 단일 비트 출 력 디지털 신호(Dout)를 생성한다. 특히, 비교기(120)가 Clk 신호에 의해 트리거될 때, 비교기(120)는 만일 증폭기(110)의 출력이 양수이면 출력 디지털 값 Dout=1을 생성하고, 만일 증폭기(110)의 출력이 음수이면 출력 값 Dout=0을 생성한다.
데이터 신호(Dout)는 스위치 제어기(140)에서 사용되어 1차 델타 시그마 변조기의 동작을 제어한다. 특히, 스위치 제어기(140)는 각 스위치를 제어하기 위한 스위치 구동 신호(S1-S5)를 생성한다. 또한, 데이터 스트림(Dout)은 변환 결과를 계산하기 위해 비교기(120)의 출력에 접속된 디지털 필터(도시 생략됨)에 의해 처리될 수 있다.
데이터 신호(Dout) 및 내부 클럭에 의해 생성된 내부 클럭 신호에 기초해서, 스위치 제어기(140)는 1차 델타 시그마 변조기를 제어하여 하나의 변환 주기의 N개의 연속적인 샘플 동작동안 입력 신호 소스로부터 취해진 총 전하를 실질적으로 제로로 유지시킨다.
A/D 변환기(100)의 샘플링 동작은 아래에서 설명된다. 내부 클럭 신호의 모든 펄스는 하기의 2단계 샘플링 동작 시퀀스를 개시시킨다.
1. 클럭 신호(Clk)를 이용하여 전압 비교기(120)를 트리거한다.
2. 스위치(S5)를 개방한다.
3. 스위치(S2)를 개방한다.
4. 스위치(S4)를 닫는다.
5. Dout=0이면 스위치(S3)를 닫고, Dout=1이면 스위치(S1)를 닫는다.
6. 제1 단계 샘플의 세틀링을 기다린다.
7. 스위치(S4)개방한다.
8. 스위치(S1, S3)를 개방한다.
9. 스위치(S5)를 닫는다.
10. 스위치(S2)를 닫는다.
11. 제2 단계 샘플의 세틀링을 기다린다.
상기 각 단계에 할당된 시간은 특수한 스위치드 커패시터 구성에 따라 결정될 수 있다.
이러한 샘플링 시퀀스 중에 적분 커패시터(Cf)에 이동된 전하량(QM)은 다음과 같다.
Dout=0일 때, QM = VI*Ci;
Dout=1일 때, QM = (VI - VR)*Ci
이러한 샘플링 시퀀스 중에 입력 신호 소스(VI)으로부터 취해진 전하량(dQ)은 다음과 같다.
Dout=0일 때, dQ = VI*Ci;
Dout=1일 때, dQ = (VI - VR)*Ci
샘플링 처리에서 N개의 연속적인 샘플링 동작 중에, N1 샘플링 동작 동안 Dout=1이고 N0=(N-N1) 샘플링 동작 동안 Dout=0이다. 그러므로, 각각의 N1 샘플링 동작에서는 기준 전압(VR)이 입력 전압(VI)과 함께 공급되고, 각각의 N0 샘플링 동작에서는 기준 전압(VL)(이 예에서는 접지 전위로 설정됨)이 입력 전압(VI)과 함께 공급된다. 따라서, N개의 연속적인 샘플링 동작의 집합 중에 적분 커패시터(Cf)로 이동된 총 전하(QMTOT)는,
QMTOT = N0*VI*Ci + N1*(VI-VR)*Ci = (N-N1)*VI*Ci + N1*Ci*(VI-VR)
QMTOT = (N*VI - N1*VR)*Ci
델타 시그마 변조기는 적분기에 누적되는 총 전하를 최소화시키도록 동작한다. 그러므로, 변조기의 분해능 내에서,
QMTOT = 0이면, N1 = N*VI/VR 이다.
그러므로, "1" 비트의 밀도를 표시하는 비율(N1/N)은 입력 신호와 기준 신호 간의 비율(VI/VR)의 정보를 포함한다. 따라서, 디지털 출력 데이터 스트림(Dout)은 이 정보를 스위치 제어기(40)에 제공한다.
따라서, 입력 신호 소스로부터 취해진 총 전하는 다음과 같이 계산될 수 있다.
dQTOT = N0*VI*Ci + N1*(VI-VR)*Ci = (N*VI - N1*VR)*Ci
그리고, 변환기의 분해능 내에서,
만일 N1 = N*VI/VR이면, dQTOT =0 이다.
그러므로, 입력 신호 소스로부터 취해진 총 전하는 실질적으로 제로이다.
당업자라면, 증폭기(110)의 출력과 비교기(120)의 입력 사이에 추가적인 적분기 스테이지를 가진 더 고차의 변조기에도 본 발명의 개념이 적용될 수 있다는 것을 이해할 것이다.
또한, 당업자라면, 본 발명의 기술이 단일 비트 디지털 데이터 스트림을 생성하는 오버 샘플링 변환기에만 한정되는 것이 아님을 인식할 것이다. 본 발명은 다중 비트 출력 데이터 스트림을 발생하는 변환기에도 또한 적용할 수 있다. 이 경우에, 다중 비트 출력 데이터 스트림은 이진수 가중(binary weighted) 또는 온도계 부호화(thermometer encoded) 스트림과 같은 복수의 단일 비트 데이터 스트림으로 변환될 수 있고, 이 데이터 스트림은 복수의 동등하게 가중된 입력 신호 샘플링 커패시터를 제어하기 위해 사용될 수 있다.
더 나아가, 여기에서 설명한 평균 입력 전류가 감소된 샘플링 전단 구성은 MASH 또는 대역 통과 변조기와 같은 다른 잘 알려진 델타 시그마 변조기와 함께 통합될 수 있다.
도 5는 평균 차동 입력 전류를 실질적으로 감소시키는 차동 전단 샘플링 구성을 가진 A/D 변환기(200)를 도시한 것이다. A/D 변환기(200)는 4개의 샘플링 커 패시터(C1-C4)의 제1 단자에 전압 VIP와 VIN에 의해 규정된 차동 입력 신호 및 전압 VRP와 VRN에 의해 규정된 차동 기준 신호를 공급하기 위한 16개의 아날로그 스위치(S01-S16)를 포함한다. 샘플링 커패시터(C1-C4)의 제2 단자는 12개의 아날로그 스위치(S21-S35), 차동 입력/차동 출력 전압 증폭기(210), 적분 커패시터(C21, C22) 및 전압 비교기(220)로 이루어진 차동 1차 델타 시그마 변조기에 접속된다.
전압 증폭기(210)는 차동 입력 신호를 공급하기 위한 한 쌍의 입력과, 차동 출력 신호를 생성하기 위한 한 쌍의 출력을 갖는다. 전압 증폭기(210)는 적분 커패시터(C21, C22)와 함께 차동 적분기 회로를 형성한다. 전압 비교기(220)는 스위치 제어기(210)에 의해 발생된 클럭 신호(Clk)에 의해 제어되어 1비트 디지털 데이터 스트림(Dout)을 생성한다. 특히, 비교기(120)가 Clk 신호에 의해 트리거될 때, 비교기는 증폭기(210)의 차동 출력이 양수이면 출력 디지털 값 Dout=1을 생성하고, 증폭기(210)의 출력이 음수이면 출력 디지털 값 Dout=0을 생성한다. 데이터 신호(Dout)는 스위치 제어기(240)에서 사용되어 각각의 스위치(S01-S16, S21-S35)를 제어하는 스위치 구동 신호(S01-S16, S21-S35)를 생성한다. 내부 클럭 신호를 이용하여 스위치 제어기(240)에 의해 발생된 제어 시퀀스는 입력 차동 신호의 N개의 연속적인 샘플을 제공하고, 입력 신호 소스로부터 취해진 총 차동 전하를 실질적으로 제로 레벨로 유지한다. 그러므로, 스위치 제어기(240)는 A/D 변환기(200)의 평균 입력 차동 전류를 실질적으로 제로 레벨로 감소시키도록 샘플링 시퀀스를 제어한다.
여기에서 설명한 A/D 변환기(200)가 1차 델타 시그마 변조기를 포함하고 있지만, 당업자라면 임의의 다른 변조기에도 본 발명의 개념이 적용될 수 있다는 것을 알 것이다. 또한, 본 발명의 개념 설명을 간단히 하기 위해, A/D 변환기(200)는 증폭기(210)의 입력 공통 모드 전압을 접지 전위로 설정한 경우로 도시하였다.
A/D 변환기(200)의 샘플링 동작은 뒤에서 설명된다. 내부 클럭 신호의 모든 펄스에서, 스위치 제어기(240)는 8개의 샘플링 단계로 구성된 하기의 시퀀스를 실행한다.
1. 신호 Clk를 이용하여 전압 비교기(220)를 트리거한다.
2. 스위치 S21, S25, S30, S34를 개방한다.
3. 스위치 S01, S04, S06, S11, S13, S16을 개방한다.
4. 스위치 S23, S27, S31, S35를 닫는다.
5. 스위치 S06, S11을 닫는다.
Dout=0이면, 스위치 S04 , S13을 닫는다.
Dout=1이면, 스위치 S01, S16을 닫는다.
6. 단계 1 샘플의 세틀링을 기다린다.
7. 스위치 S23, S27, S31, S35를 개방한다.
8. 스위치 S01, S04, S06, S11, S13, S16을 개방한다.
9. 스위치 S21, S26, S29, S34를 닫는다.
10. 스위치 S02, S15를 닫는다.
Dout=0이면, 스위치 S08 , S09을 닫는다.
Dout=1이면, 스위치 S05, S12를 닫는다.
11. 단계 2 샘플의 세틀링을 기다린다.
12. 스위치 S21, S26, S29, S34를 개방한다.
13. 스위치 S02, S05, S08, S09, S12, S15를 개방한다.
14. 스위치 S23, S27, S31, S35를 닫는다.
15. 스위치 S02, S15를 닫는다.
Dout=0이면, 스위치 S05, S12를 닫는다.
Dout=1이면, 스위치 S08, S09를 닫는다.
16. 단계 3 샘플의 세틀링을 기다린다.
17. 스위치 S23, S27, S31, S35를 개방한다.
18. 스위치 S02, S05, S08, S09, S12, S15를 개방한다.
19. 스위치 S22, S26, S29, S33을 닫는다.
20. 스위치 S07, S10을 닫는다.
Dout=0이면, 스위치 S04 , S13을 닫는다.
Dout=1이면, 스위치 S01, S16을 닫는다.
21. 단계 4 샘플의 세틀링을 기다린다.
22. 스위치 S22, S26, S29, S33을 개방한다.
23. 스위치 S01, S04, S07, S10, S13, S16을 개방한다.
24. 스위치 S23, S27, S31, S35를 닫는다.
25. 스위치 S07, S10을 닫는다.
Dout=0이면, 스위치 S01 , S16을 닫는다.
Dout=1이면, 스위치 S04, S13을 닫는다.
26. 단계 5 샘플의 세틀링을 기다린다.
27. 스위치 S23, S27, S31, S35를 개방한다.
28. 스위치 S01, S04, S07, S10, S13, S16을 개방한다.
29. 스위치 S22, S25, S30, S33을 닫는다.
30. 스위치 S03, S14를 닫는다.
Dout=0이면, 스위치 S05 , S12를 닫는다.
Dout=1이면, 스위치 S08, S09를 닫는다.
31. 단계 6 샘플의 세틀링을 기다린다.
32. 스위치 S22, S25, S30, S33을 개방한다.
33. 스위치 S03, S05, S08, S09, S12, S14를 개방한다.
34. 스위치 S23, S27, S31, S35를 닫는다.
35. 스위치 S03, S14를 닫는다.
Dout=0이면, 스위치 S08 , S09을 닫는다.
Dout=1이면, 스위치 S05, S12를 닫는다.
36. 단계 7 샘플의 세틀링을 기다린다.
37. 스위치 S23, S27, S31, S35를 개방한다.
38. 스위치 S03, S05, S08, S09, S12, S14를 개방한다.
39. 스위치 S21, S25, S30, S34를 닫는다.
40. 스위치 S06, S11을 닫는다.
Dout=0이면, 스위치 S01, S16을 닫는다.
Dout=1이면, 스위치 S04, S13을 닫는다.
41. 단계 8 샘플의 세틀링을 기다린다.
각각의 상기 단계에 할당된 시간은 특수한 스위치드 커패시터 구성에 따라 결정된다.
상기 제시된 적분기에 이동된 차동 전하량(QD)은,
만일 Dout=0이면, QD = -2*(C1+C2+C3+C4)*[(VIP-VIN)+(VRP-VRN)]이고;
만일 Dout=1이면, QD = -2*(C1+C2+C3+C4)*[(VIP-VIN)-(VRP-VRN)]이다.
만일,
Ceq = C1+C2+C3+C4,
V = VIP - VIN,
R = VRP - VRN
이면,
Dout=0일 때, QD = 2*Ceq*(-R-V)이고,
Dout=1일 때, QD = 2*Ceq*(R-V)이다.
샘플링 시퀀스 중에 입력 신호 소스 양극 단자(VIP)로부터 취해진 총 전하량(dQP)은,
만일 Dout=0이면, dQP = Ceq*(VIP-VRN)이고,
만일 Dout=1이면, dQP = Ceq*(VIP-VRP)이다.
샘플링 시퀀스 중에 입력 신호 소스 음극 단자(VIN)로부터 취해진 총 전하 량(dQN)은,
만일 Dout=0이면, dQN = Ceq*(VIN-VRP)이고,
만일 Dout=1이면, dQN = Ceq*(VIN-VRN)이다.
하나의 변환 주기를 표시하는 N개의 연속적인 샘플링 동작의 집합은 Dout=1일 때의 N1 동작과 Dout=0일 때의 N0=(N-N1) 동작을 포함하는 것으로 추정할 수 있다. 따라서, N개의 연속적 샘플링 동작 중에 적분기에 이동된 총 차동 전하는 다음과 같다.
QDTOT = 2*Ceq*[N1*(R-V) + (N-N1)*(-R-V)]
변조기 제어 루프는 적분기에 의해 누적되는 전하를 최소화하도록 동작하기 때문에, 시스템의 분해능 내에서, 다음과 같이 설명할 수 있다.
만일 QDTOT=0이면, N1 = 0.5*N*(1 + V/R) = 0.5*N*[1+(VIP-VIN)/(VRP-VRN)]이다.
이 관계식은 "1" 비트의 밀도를 표시하는 비율(N1/N)이 차동 입력 신호와 차동 기준 신호 사이의 비율(V/R)에 대한 정보를 포함한다는 것을 보여준다. 디지털 출력 데이터 스트림(Dout)은 이 정보를 스위치 제어기(240)에 제공하여 적당한 스위치 구동 신호를 생성하게 한다. N개의 연속적인 샘플 동작의 집합 중에 입력 신호 소스 양극 단자(VIP)로부터 취해진 총 전하(dQPTOT)는 다음과 같다.
dQPTOT = Ceq*[N*VIP - N1*VRP - (N - N1)*VRN]
dQPTOT = Ceq*0.5*N*[(VIP + VIN) - (VRP + VRN)].
유사하게, N개의 연속적인 샘플 동작의 집합 중에 입력 신호 소스 음극 단자(VIN)로부터 취해진 총 전하(dQNTOT)는 다음과 같다.
dQNTOT = Ceq*[N*VIN - N1*VRN - (N - N1)*VRP]
dQNTOT = Ceq*0.5*N*[(VIP + VIN) - (VRP + VRN)].
dQPTOT=dQNTOT이므로, N개의 연속적 샘플 동작의 집합 중에 입력 신호 소스로부터 취해진 평균 차동 전류는 시스템의 분해능 내에서 제로이다. 그러므로, 스위치 제어기(240)는 dQPTOT=dQNTOT로 되도록 샘플링 절차를 제어한다. 따라서, 본 발명의 샘플링 기술은 A/D 변환기(200)의 평균 입력 차동 전류를 제로 레벨로 감소시킨다.
당업자라면, 여기에서 설명한 샘플링 구성이 단일 비트 출력 데이터 스트림(Dout)뿐만 아니라 다중 비트 출력 데이터 스트림을 이용할 수 있고, 차동 적분기(210)의 출력과 비교기(220)의 입력 사이에 추가의 적분기 스테이지를 삽입함으로써 더 고차의 변조기로 집적될 수 있다는 것을 알 것이다. 또한, 여기에서 설명한 평균 입력 차동 전류를 감소시키기 위한 시스템은 MASH 변조기와 같은 다른 델타 시그마 변조기를 이용하여 구현될 수도 있다.
전술한 설명들은 본 발명의 태양들을 나타내고 묘사하고 있다. 추가적으로, 상기 설명은 양호한 실시예를 도시하고 묘사할 뿐이며, 앞에서도 언급한 바와 같이, 본 발명은 각종의 다른 결합, 수정 및 환경에서 이용할 수 있고, 여기에서 표 현된 본 발명의 개념의 범위 내에서 상기 설명의 교시 및/또는 관련 기술의 숙련 및 지식에 상응하여 변경 또는 수정이 가능하다.
상기 설명한 실시예들은 본 발명을 실시하는 최상의 모드를 설명하고 당업자가 상기 실시예 또는 기타의 실시예로 본 발명을 활용할 수 있게 하며, 본 발명의 특수한 응용 또는 사용을 위해 필요한 각종 수정을 행할 수 있게 하기 위한 것이다.
그러므로, 상기 설명은 본 발명을 여기에서 설명한 형태로 제한하는 의도는 없다. 또한, 첨부된 청구범위는 다른 실시예도 포함하는 것으로 해석되어야 한다.

Claims (36)

  1. 차동 아날로그 입력 신호를 샘플링하는 방법에 있어서,
    상기 차동 아날로그 입력 신호의 N회의 연속적인 샘플링 동작을 수행하는 단계를 포함하고, 상기 N회의 연속적인 샘플링 동작은,
    샘플링 장치를 이용하여 상기 차동 아날로그 입력 신호 및 제1 기준 신호에 대하여 N1회의 샘플링 동작을 수행하는 단계- N1은 N의 부분집합임 -와;
    상기 샘플링 장치를 이용하여 상기 차동 아날로그 입력 신호 및 제2 기준 신호에 대하여 N0회의 샘플링 동작을 수행하는 단계- N0는 N-N1과 같고, 상기 N1회의 샘플링 동작을 수행하는 단계 및 상기 N0회의 샘플링 동작을 수행하는 단계는 공동으로(collectively) 차동 아날로그 입력 신호 소스로부터 실질적으로 제로인 평균 차동 전류를 도출하고, 상기 차동 아날로그 입력 신호 소스는 상기 차동 아날로그 입력 신호를 제공하는 것임 -를 포함하고;
    상기 차동 아날로그 입력 신호는 상기 제1 기준 신호의 크기와 같거나 더 크고 상기 제2 기준 신호의 크기와 같거나 더 작은 크기를 갖고,
    N1은 N * (VI - VL) / (VH - VL)과 동일하고, VI는 상기 차동 아날로그 입력 신호의 크기이고, VL은 상기 제1 기준 신호의 크기이고, VH는 상기 제2 기준 신호의 크기인 것인 차동 아날로그 입력 신호 샘플링 방법.
  2. 제1항에 있어서, 상기 제1 기준 신호와 상기 제2 기준 신호 각각에 대한 상기 차동 아날로그 입력 신호의 상대적 크기에 관한 정보에 기초해서, 스위치 제어기를 이용하여 특정 집합의 접속 시퀀스를 생성하는 단계를 더 포함하는 차동 아날로그 입력 신호 샘플링 방법.
  3. 제1항에 있어서, 상기 샘플링 동작에 응답하여 상기 차동 아날로그 입력 신호를 디지털 신호로 변환하는 단계를 더 포함하는 차동 아날로그 입력 신호 샘플링 방법.
  4. 제3항에 있어서, 상기 샘플링 장치로서 델타 시그마 변조기를 이용하는 단계를 더 포함하고, 상기 델타 시그마 변조기는 상기 샘플링 동작을 수행하도록 결합된 샘플링 커패시터와, 상기 샘플링 커패시터로부터 샘플링된 신호를 수신하도록 결합된 적분 커패시터와, 상기 적분 커패시터에 결합된 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  5. 제4항에 있어서, 상기 델타 시그마 변조기는 복수의 샘플링 커패시터를 더 포함하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  6. 제4항에 있어서, 상기 델타 시그마 변조기는 복수의 적분 커패시터를 더 포함하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  7. 제2항에 있어서, 상기 샘플링 장치로서 델타 시그마 변조기를 이용하는 단계를 더 포함하고, 상기 델타 시그마 변조기의 출력 데이터 스트림은 디지털 신호를 포함하며, 상기 제1 기준 신호와 상기 제2 기준 신호 각각에 대한 상기 차동 아날로그 입력 신호의 상대적 크기에 관한 상기 정보는 상기 델타 시그마 변조기의 상기 출력 데이터 스트림으로부터 얻어지는 것인 차동 아날로그 입력 신호 샘플링 방법.
  8. 제3항에 있어서, 상기 디지털 신호는 다중 비트 디지털 신호를 형성하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  9. 제3항에 있어서, 상기 제1 기준 신호는 복수의 기준 신호를 포함하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  10. 제3항에 있어서, 상기 제2 기준 신호는 복수의 기준 신호를 포함하는 것인 차동 아날로그 입력 신호 샘플링 방법.
  11. 델타 시그마 변조기를 이용하여 차동 아날로그 입력 신호 소스로부터 실질적으로 제로인 평균 차동 전류를 도출하도록 차동 아날로그 입력 신호- 상기 차동 아날로그 입력 신호는 제1 기준 신호의 크기와 같거나 더 크고 제2 기준 신호의 크기와 같거나 더 작은 크기를 갖는 것임 -를 디지털 신호로 변환하는 방법에 있어서,
    상기 델타 시그마 변조기로부터 상기 디지털 신호에 대응하는 이진 출력을 얻는 단계와;
    상기 차동 아날로그 입력 신호의 N회의 연속적인 샘플링 동작 - 상기 N회의 연속적인 샘플링 동작은 N1회의 샘플링 동작 및 N0회의 샘플링 동작을 포함하고, N0는 N-N1과 동일함 - 을 수행하는 단계를 포함하고,
    상기 이진 출력이 제1 출력이면, 상기 N1회의 샘플링 동작이 수행되고,
    상기 N1회의 샘플링 동작은, 상기 차동 아날로그 입력 신호와 상기 제1 기준 신호 중의 하나를 샘플링하는 단계와, 그 다음에 상기 차동 아날로그 입력 신호와 상기 제1 기준 신호 중의 다른 하나를 샘플링하는 단계를 포함하고,
    상기 이진 출력이 제2 출력이면, 상기 N0회의 샘플링 동작이 수행되고,
    상기 N0회의 샘플링 동작은, 상기 차동 아날로그 입력 신호와 상기 제2 기준 신호 중의 하나를 샘플링하는 단계와, 그 다음에 상기 차동 아날로그 입력 신호와 상기 제2 기준 신호 중의 다른 하나를 샘플링하는 단계를 포함하고,
    N1은 N * (VI - VL) / (VH - VL)과 동일하고, VI는 상기 차동 아날로그 입력 신호의 크기이고, VL은 상기 제1 기준 신호의 크기이고, VH는 상기 제2 기준 신호의 크기인 것인 신호 변환 방법.
  12. 제11항에 있어서, 상기 이진 출력을 얻는 단계는 1) 상기 차동 아날로그 입력 신호의 샘플링과 상기 제1 기준 신호의 샘플링, 및 2) 상기 차동 아날로그 입력 신호와 상기 제2 기준 신호의 샘플링 중의 하나에 응답해서 이진 출력을 얻는 단계를 포함하는 것인 신호 변환 방법.
  13. 차동 아날로그 입력 신호를 고 정밀도 디지털 신호로 변환하는 방법에 있어서,
    저 정밀도 아날로그-디지털 변환기를 이용하여 저 정밀도 디지털 신호를 제공하도록 상기 차동 아날로그 입력 신호, 제1 기준 신호 및 제2 기준 신호를 샘플링하는 단계- 상기 차동 아날로그 입력 신호는 상기 제1 기준 신호의 크기와 같거나 더 크고 상기 제2 기준 신호의 크기와 같거나 더 작은 크기를 갖는 것임 -와;
    상기 저 정밀도 디지털 신호를 이용하여 고 정밀도 아날로그-디지털 변환기에서 고 정밀도 디지털 신호를 생성하도록 상기 차동 아날로그 입력 신호의 샘플링 및 고 정밀도 아날로그-디지털 변환기에 의한 상기 차동 아날로그 입력 신호의 아날로그-디지털 변환을 제어하는 스위칭 시퀀스를 구현하는 단계
    를 포함하고, 상기 고 정밀도 아날로그-디지털 변환기의 샘플링은 차동 아날로그 입력 신호 소스로부터 실질적으로 제로인 평균 차동 전류를 도출하고,
    상기 샘플링은 상기 차동 아날로그 입력 신호의 N회의 연속적인 샘플링 동작을 수행하는 것을 포함하고, 상기 N회의 연속적인 샘플링 동작은 N1회의 샘플링 동작 및 N0회의 샘플링 동작을 포함하고, N0는 N-N1과 동일하고,
    상기 N1회의 샘플링 동작은 상기 차동 아날로그 입력 신호 및 상기 제1 기준 신호에 대하여 수행되고,
    상기 N0회의 샘플링 동작은 상기 차동 아날로그 입력 신호 및 상기 제2 기준 신호에 대하여 수행되고,
    N1은 N * (VI - VL) / (VH - VL)과 동일하고, VI는 상기 차동 아날로그 입력 신호의 크기이고, VL은 상기 제1 기준 신호의 크기이고, VH는 상기 제2 기준 신호의 크기인 것인 신호 변환 방법.
  14. 제13항에 있어서, 상기 저 정밀도 아날로그-디지털 변환기로서 델타 시그마 변조기를 이용하는 단계를 더 포함하고, 상기 델타 시그마 변조기는 상기 샘플링 동작을 수행하도록 결합된 샘플링 커패시터와, 상기 샘플링 커패시터로부터 샘플링된 신호를 수신하도록 결합된 적분 커패시터와, 상기 적분 커패시터에 결합된 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 신호 변환 방법.
  15. 제14항에 있어서, 상기 델타 시그마 변조기는 복수의 샘플링 커패시터를 더 포함하는 것인 신호 변환 방법.
  16. 제14항에 있어서, 상기 델타 시그마 변조기는 복수의 적분 커패시터를 더 포함하는 것인 신호 변환 방법.
  17. 제13항에 있어서, 상기 고 정밀도 아날로그-디지털 변환기로서 델타 시그마 변조기를 이용하는 단계를 더 포함하고, 상기 델타 시그마 변조기는 상기 샘플링 동작을 수행하도록 결합된 샘플링 커패시터와, 상기 샘플링 커패시터로부터 샘플링된 신호를 수신하도록 결합된 적분 커패시터와, 상기 적분 커패시터에 결합된 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 신호 변환 방법.
  18. 제17항에 있어서, 상기 델타 시그마 변조기는 복수의 샘플링 커패시터를 더 포함하는 것인 신호 변환 방법.
  19. 제17항에 있어서, 상기 델타 시그마 변조기는 복수의 적분 커패시터를 더 포함하는 것인 신호 변환 방법.
  20. 제13항에 있어서, 상기 고 정밀도 디지털 신호를 이용하여 다중 비트 디지털 신호를 형성하는 단계를 더 포함하는 신호 변환 방법.
  21. 차동 아날로그 입력 신호를 고 정밀도 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서,
    제1 기준 신호와;
    제2 기준 신호- 상기 차동 아날로그 입력 신호는 상기 제1 기준 신호의 크기와 같거나 더 크고 상기 제2 기준 신호의 크기와 같거나 더 작은 크기를 갖는 것임 -와;
    상기 차동 아날로그 입력 신호, 상기 제1 기준 신호 및 상기 제2 기준 신호를 샘플링하고 그 샘플링에 기초하여 저 정밀도 디지털 신호를 제공하는 저 정밀도 아날로그-디지털 변환기와;
    상기 저 정밀도 디지털 신호에 기초한 스위칭 시퀀스에 의해 제어되는 고 정밀도 아날로그-디지털 변환기
    를 포함하고, 상기 스위칭 시퀀스는, 상기 고 정밀도 아날로그-디지털 변환기에 의한 상기 차동 아날로그 입력 신호, 상기 제1 기준 신호 및 상기 제2 기준 신호의 샘플링을 제어하고, 상기 고 정밀도 아날로그-디지털 변환기에 의한 상기 차동 아날로그 입력 신호의 아날로그-디지털 변환을 제어하여 고 정밀도 디지털 신호를 생성하고, 그 결과 상기 고 정밀도 아날로그-디지털 변환기는 차동 아날로그 입력 신호 소스로부터 실질적으로 제로인 평균 차동 전류를 도출하고, 상기 차동 아날로그 입력 신호 소스 상기 차동 아날로그 입력 신호를 제공하고,
    상기 고 정밀도 아날로그-디지털 변환기는 상기 차동 아날로그 입력 신호의 N회의 연속적인 샘플링 동작을 수행하고, 상기 N회의 연속적인 샘플링 동작은 N1회의 샘플링 동작 및 N0회의 샘플링 동작을 포함하고, N0는 N-N1과 동일하고,
    상기 N1회의 샘플링 동작은 상기 차동 아날로그 입력 신호 및 상기 제1 기준 신호에 대하여 수행되고,
    상기 N0회의 샘플링 동작은 상기 차동 아날로그 입력 신호 및 상기 제2 기준 신호에 대하여 수행되고,
    N1은 N * (VI - VL) / (VH - VL)과 동일하고, VI는 상기 차동 아날로그 입력 신호의 크기이고, VL은 상기 제1 기준 신호의 크기이고, VH는 상기 제2 기준 신호의 크기인 것인 아날로그-디지털 변환기.
  22. 제21항에 있어서, 상기 저 정밀도 아날로그-디지털 변환기는 델타 시그마 변조기를 포함하고, 상기 델타 시그마 변조기는,
    샘플링 커패시터와;
    상기 샘플링 커패시터로부터 샘플링된 신호를 수신하는 적분 커패시터와;
    상기 적분 커패시터에 결합된 전압 증폭기와;
    상기 증폭기의 출력을 수신하도록 구성된 비교기와;
    상기 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 아날로그-디지털 변환기.
  23. 제22항에 있어서, 상기 델타 시그마 변조기는 복수의 샘플링 커패시터를 더 포함하는 것인 아날로그-디지털 변환기.
  24. 제22항에 있어서, 상기 델타 시그마 변조기는 복수의 적분 커패시터를 더 포함하는 것인 아날로그-디지털 변환기.
  25. 제21항에 있어서, 상기 고 정밀도 아날로그-디지털 변환기는 델타 시그마 변조기를 포함하고, 상기 델타 시그마 변조기는,
    샘플링 커패시터와;
    상기 샘플링 커패시터로부터 샘플링된 신호를 수신하는 적분 커패시터와;
    상기 적분 커패시터에 결합된 전압 증폭기와;
    상기 증폭기의 출력을 수신하도록 구성된 비교기와;
    상기 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 아날로그-디지털 변환기.
  26. 제25항에 있어서, 상기 델타 시그마 변조기는 복수의 샘플링 커패시터를 더 포함하는 것인 아날로그-디지털 변환기.
  27. 제25항에 있어서, 상기 델타 시그마 변조기는 복수의 적분 커패시터를 더 포함하는 것인 아날로그-디지털 변환기.
  28. 제21항에 있어서, 상기 스위칭 시퀀스를 구현하는 스위치 제어기를 더 포함하는 아날로그-디지털 변환기.
  29. 제21항에 있어서, 상기 제1 기준 신호는 복수의 기준 신호를 포함하는 것인 아날로그-디지털 변환기.
  30. 제21항에 있어서, 상기 제2 기준 신호는 복수의 기준 신호를 포함하는 것인 아날로그-디지털 변환기.
  31. 제21항에 있어서, 상기 고 정밀도 디지털 신호는 다중 비트 디지털 신호를 포함하는 것인 아날로그-디지털 변환기.
  32. 삭제
  33. 차동 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서,
    상기 차동 아날로그 입력 신호와;
    복수의 기준 신호와;
    상기 아날로그-디지털 변환기로부터의 이진 출력과;
    상기 차동 아날로그 입력 신호의 N회의 연속적인 샘플링 동작을 수행하기 위한 샘플링 회로- 상기 N회의 연속적인 샘플링 동작은 N1회의 샘플링 동작 및 N0회의 샘플링 동작을 포함하고, N0는 N-N1과 동일함 -를 포함하고,
    상기 이진 출력이 제1 출력이면, 상기 샘플링 회로는 N1회의 샘플링 동작을 수행하고,
    상기 샘플링 회로는 상기 차동 아날로그 입력 신호와 제1 기준 신호- 상기 차동 아날로그 입력 신호는 상기 제1 기준 신호와 같거나 더 큰 것임 - 중의 하나를 샘플링하고, 그 다음에 상기 차동 아날로그 입력 신호와 상기 제1 기준 신호 중의 다른 하나를 샘플링하며;
    상기 이진 출력이 제2 출력이면, 상기 샘플링 회로는 N0회의 샘플링 동작을 수행하고,
    상기 샘플링 회로는 상기 차동 아날로그 입력 신호와 제2 기준 신호- 상기 차동 아날로그 입력 신호는 상기 제2 기준 신호와 같거나 더 작은 것임 - 중의 하나를 샘플링하고, 그 다음에 상기 차동 아날로그 입력 신호와 상기 제2 기준 신호 중의 다른 하나를 샘플링하고,
    상기 차동 아날로그 입력 신호, 상기 제1 기준 신호 및 상기 제2 기준 신호의 샘플링은 차동 아날로그 입력 소스로부터 실질적으로 제로인 평균 차동 전류를 도출하고, 상기 차동 아날로그 입력 소스는 상기 차동 아날로그 입력 신호를 제공하고,
    N1은 N * (VI - VL) / (VH - VL)과 동일하고, VI는 상기 차동 아날로그 입력 신호의 크기이고, VL은 상기 제1 기준 신호의 크기이고, VH는 상기 제2 기준 신호의 크기인 것인 아날로그-디지털 변환기.
  34. 제33항에 있어서, 상기 이진 출력은 1) 상기 차동 아날로그 입력 신호의 샘플링과 상기 제1 기준 신호의 샘플링, 및 2) 상기 차동 아날로그 입력 신호와 상기 제2 기준 신호의 샘플링 중의 하나에 응답해서 얻어지는 것인 아날로그-디지털 변환기.
  35. 삭제
  36. 제33항에 있어서, 상기 고 정밀도 아날로그-디지털 변환기는 델타 시그마 변조기를 포함하고, 상기 델타 시그마 변조기는,
    차동 아날로그 입력 신호를 샘플링하는 샘플링 커패시터와;
    상기 샘플링 커패시터로부터 샘플링된 신호를 수신하는 적분 커패시터와;
    상기 적분 커패시터에 결합된 전압 증폭기와;
    상기 증폭기의 출력을 수신하도록 구성된 비교기와;
    상기 증폭기로부터 수신된 신호에 기초해서 델타 시그마 변조기의 동작을 조절하는 복수의 아날로그 스위치를 포함하는 것인 아날로그-디지털 변환기.
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