KR20070069192A - 저감된 평균 입력 전류 및 저감된 평균 기준 전류를 갖는ａ/ｄ 컨버터 - Google Patents

Abstract

입력 신호 소스의 언밸런스한 노드에 의해 야기되는 평균 공통-모드 입력 전류를 저감하기 위해 아날로그 입력 신호를 샘플링하는 신규한 장치 및 방법이 개시된다. 제 1 노드 및 제 2 노드를 갖는 신호 소스에 의해 공급된 아날로그 입력 신호를 변환하는 A/D 변환 시스템은 기준 신호에 대하여 입력 신호를 샘플링하기 위해 제 1 노드에 결합되며, 제 1 샘플링 프로세스 동안에 제 1 노드로부터 취해진 실질적으로 제로인 전체 전하를 제공하도록 구성되는 제 1 샘플링 회로와, 기준 신호에 대하여 입력 신호를 샘플링하기 위해 제 2 노드에 결합되며, 제 2 샘플링 프로세스 동안에 제 2 노드로부터 취해진 실질적으로 제로인 전체 전하를 제공하도록 구성되는 제 2 샘플링 회로를 포함할 수 있다. 제 1 및 제 2 샘플링 회로에 의해 각각 생성된 제 1 및 제 2 입력 신호에 응답하여, 출력 회로는 공통-모드 거절을 제공할 수 있다.

A/D 변환, 샘플링 장치, 디지털 결합기, 공통 클록 생성기, 디지털 필터

Description

저감된 평균 입력 전류 및 저감된 평균 기준 전류를 갖는 Ａ/Ｄ 컨버터{ANALOG-TO-DIGITAL CONVERTER WITH REDUCED AVERAGE INPUT CURRENT AND REDUCED AVERAGE REFERENCE CURRENT}

발명의 배경

본 출원은 "SAMPLING CONFIGURATION WITH REDUCED AVERAGE INPUT CURRENT"란 제하로 2004년 10월 18일 출원되었고, 여기에 참고 자료로 포함되는 미국 가출원 제60/619,007호의 우선권을 주장한다.

관련 출원

여기에 참고 자료로 포함되는 "ANALOG SIGNAL SAMPLING SYSTEM AND METHOD HAVING REDUCED AVERAGE INPUT CURRENT"란 제하로, ------- 일 자로 출원된 미국 특허 출원 제 ------- 호.

여기에 참고 자료로 포함되는 "ANALOG SIGNAL SAMPLING SYSTEM AND METHOD HAVING REDUCED AVERAGE DIFFERENTIAL INPUT CURRENT"란 제하로, ------- 일 자로 출원된 미국 특허 출원 제 ------- 호.

본 개시는 A/D 컨버터에 관한 것이며, 더욱 상세하게는 A/D 변환 프로세스 동안에 평균 입력 전류가 저감되는 아날로그 입력 신호를 샘플링하기 위한 회로 및 방법에 관한 것이다. 또한, 본 개시는 A/D 변환 프로세스 동안에 평균 입력 전류 및 기준 전류가 저감된 아날로그 입력 신호를 생플링하기 위한 회로 및 방법에 관한 것이다.

통상적인 A/D 컨버터는 대응하는 디지털 신호로 변환하기 위해 아날로그 신호를 샘플링한다. 이러한 프로세스 동안에, 컨버터는 입력 신호를 로드(load)하고, 신호 소스의 임피던스에 따라 그 신호를 수정한다. 그러한 수정은 변환 프로세스 및 최종 결과의 정밀도에 직접적으로 영향을 끼친다. 저속 및 저-분해능 컨버터의 경우, 입력 신호 수정에 의해 야기된 에러는 현저하지 않고 안전하게 무시할 수 있다.

다른 한편으로, 센서 기술에서의 최근 발전, 컨버터 분해능 및 컨버터 속도에서의 개선으로 인해 그러한 에러가 변환 정밀도에서의 추가의 증가를 제한하는 상당한 인자가 되고 있다. 또한, 전력 소모를 저감하는 경향 및 이동 가능한 애플리케이션의 확장은 비교적 높은 소스 임피던스를 갖는 각종 센서의 사용을 퍼트리고 있다. 그러한 센서의 예는 중량 및 압력을 감시하는데 사용되는 하이-밸류(high-value) 저항 브리지(resistive bridge)가 있다.

동시에, 오버-샘플링(over-sampling) 컨버터 기술의 발전은 A/D 변환의 해상도를 24 비트 레벨까지 추진하였다. 통상적인 오버-샘플링 컨버터는 각 변환 사이클 동안 아날로그 입력 신호를 복수 회 샘플링하기 위하여 1 이상의 샘플링 커패시터를 포함하는 스위치된-커패시터 전단(front end) 회로를 사용한다. 각각의 샘플링 프로세스 동안에, 신호 소스와 컨버터 전단 커패시터 사이에서 특정량의 전하가 전달되어, 등가 입력 전류 플로우 결과를 낳는다. 이러한 이력 전류가 신호 소스 임피던스를 통과할 때, 원래의 입력 값을 변경하는 샘플링 에러를 생성하는 전압 변경을 야기한다.

입력 전류의 값은 샘플링 커패시터의 사이즈 및 샘플링 속도에 직접적으로 비례한다. 열 노이즈(thermal noise) 한정으로 인하여, 변환 분해능의 증가는 샘플링 커패시터의 사이즈의 실질적인 증가를 요구하고, 이는 대응하는 입력 전류의 증가 결과를 낳는다. 동시에, 전체 변환 속도에서의 임의의 증가는 입력 신호 샘플링 속도에서의 비례적인 증가를 야기하고, 이는 비례적인 증가 입력 전류의 결과를 낳는다.

이러한 문제점을 처리하기 위해 두 가지의 상이한 전략이 통상적으로 사용된다. 제 1 접근은 입력 신호 소스 임피던스를 포함하는 전단 샘플링 회로의 완전한 정착(컨버터의 정밀도 내에서)을 보장하는 것이다. 이는 달성이 매우 어려운 목적이고, 원하는 변환 정밀도 및 속도 증가로서는 비현실적이다. 센서의 소스 임피던스는 변환 속도와 분해능의 이용가능한 범위에 이론적 제한을 가한다. 실제 구성에 포함되는 필요한 신호 필터 커패시터 및 피할 수 없는 기생 용량은 그러한 범위를 추가로 한정한다. 이러한 접근의 예로는 본 주안점의 양수인인 "Linear Technology Corporation"에 의해 개발된 LTC^®2410 A/D 컨버터가 있다.

제 2 접근은 센서와 컨버터 사이에 개재된 증폭기와 격리 버퍼를 사용하는 것이다. 그러한 버퍼는 컨버터에 외장될 수 있거나, 컨버터 전단 샘플링 회로 내 에 일체화될 수 있다. 외부 버퍼를 사용하는 구성은 큰 융통성을 제공하지만, 측정 체인의 글로벌 정밀도를 유지하기 위해서는 유저에게 수용할 수 없는 큰 부담을 지운다. 또한, 그러한 구성은 추가적인 파워 공급 레일, 임계 파워 공급 시퀀싱 회로 및 부가적인 물리적 스페이스를 요구한다. 버퍼를 컨버터 전단 샘플링 회로 내에 일체화하면 이러한 문제를 부분적으로 해결한다. 하지만, 일체화된 버퍼는 A/D 컨버터 전체 정밀도 및 동작 범위를 한정한다. 이러한 접근의 예로는 본 주안점의 양수인인 "Linear Technology Corporation"에 의해 개발된 LTC^®2442 A/D 컨버터가 있다.

또한, 여러 실제 응용에서, A/D 컨버터 기준 신호는 레이시오메트릭(ratiometric) 방식으로 사용되는 비교적으로 높은 소스 임피던스 센서에 의해 생성될 수도 있다. 변환 프로세스 동안에 기준 소스로부터 A/D 컨버터에 의해서 취해진 전류는 변환 에러를 생성하는 소스 임피던스를 통과하여 지나간다. 통상적으로, 이러한 문제는 외부 기준 버퍼 회로를 사용하거나, 기준 신호 소스 임피던스를 제한함으로써 해결되어 왔다. 첫 번째 접근법은 변환 결과 정밀도와 반복을 심하게 제한하고, 두 번째 접근법은 A/D 컨버터의 응용 범위에 부당한 제한을 가한다.

따라서, A/D 변환 프로세스 동안에 입력 신호 소스와 기준 신호 소스로부터 취해지는 전하에 의해서 야기되는 평균 입력 전류와 평균 기준 전류를 저감하는 새로운 샘플링 기술에 대한 필요성이 존재한다. 여기에 참고 자료로 포함되는 "SYSTEM AND METHOD FOR SAMPLING ANALOG INPUT SIGNAL TO REDUCE AVERAGE DIFFERENTIAL INPUT CURRENT"란 제하로 ------- 일 자로 출원된 계류중인 출원 제 ------- 호는 차동 전단 샘플링 회로를 개시한다. 하지만, 그러한 차동 샘플링 회로는 입력 신호 소스의 두 노드에 존재하는 언밸런스 한 소스 저항을 통한 비(非)보상 변환 에러를 야기할 수 있는 평균 공통-모드 입력 전류를 실질적으로 저감할 수 없다.

평균 공통 모드 입력 전류가 A/D 변환 시스템의 정밀도에 현저한 영향을 끼치기 때문에, 평균 입력 전류를 저감하기 위한 샘플링 구성을 제공하는 것이 소망된다. 또한, 평균 기준 전류를 저감하기 위한 샘플링 구성을 제공하는 것이 매우 소망된다.

본 개시는 평균 입력 전류 및 평균 기준 전류를 저감하도록 아날로그 입력 신호를 샘플링하는 신규한 시스템 및 방법을 제공한다. 본 개시의 일 측면에 따르면, 제 1 및 제 2 노드를 갖는 신호 소스에 의해 공급되는 아날로그 입력 신호를 변환하기 위한 A/D 변환 시스템은, 기준 신호에 대하여 입력 신호를 샘플링하기 위해 제 1 노드에 결합되며 제 1 샘플링 프로세스 동안에 제 1 노드로부터 취해지는 실질적으로 제로인 전체 전하를 제공하도록 구성되는 제 1 샘플링 회로와, 기준 신호에 대하여 입력 신호를 샘플링하기 위해 제 2 노드에 결합되며 제 2 샘플링 프로세스 동안에 제 2 노드로부터 취해지는 실질적으로 제로인 전체 전하를 제공하도록 구성되는 제 2 샘플링 회로를 포함한다.

제 1 및 제 2 샘플링 회로에 의해 각각 생성된 제 1 및 제 2 출력 신호에 응답하여, 출력 회로는 차동 A/D 변환 결과를 제공할 수 있다. 특히, 출력 회로는 제 1 및 제 2 출력 신호를 결합하고 디지털 필터링을 수행할 수 있다.

본 개시의 일 실시예에 따르면, 출력 회로는 제 1 및 제 2 디지털 출력 신호가 상이한 값을 갖는 경우에 카운트(count)를 수정하는 카운터(counter)를 포함할 수 있다. 카운트는 제 1 및 제 2 디지털 출력 신호가 동일한 값은 갖는 경우에는 수정되지 않을 수 있다.

예컨대, 카운터는 제 1 출력 신호가 제 1 값을 갖고, 제 2 출력 신호가 제 2 값을 갖는 경우에 증가할 수 있고, 제 1 출력 신호가 제 2 값을 갖고, 제 2 출력 신호가 제 1 값을 갖는 경우에 감소할 수 있다.

본 개시의 다른 측면에 따르면, 제 1 샘플링 회로는 제 1 출력 신호를 생성하기 위해 제 1 샘플링 프로세스 동안에 대응하는 전하를 제공하기 위한 기준 신호 및 제 1 입력 전압에 응답하는 제 1 샘플링 장치를 포함할 수 있다. 제 1 스위칭 회로는 제 1 입력 전압 및 기준 신호를 샘플링 장치에 공급하기 위해 제공될 수 있다. 제 1 스위칭 회로는 제 1 샘플링 프로세스 동안에 제 1 노드로부터 샘플링 장치에 의해서 취해지는 실질적으로 제로인 전체 전하를 제공하도록 샘플링 장치에 제 1 입력 전압 및 기준 신호를 공급하기 위해 제 1 출력 신호에 따라 제어될 수 있다.

제 2 샘플링 회로는 제 2 출력 신호를 생성하기 위해 제 2 샘플링 프로세스 동안에 대응하는 전하를 제공하기 위한 기준 신호 및 제 2 입력 전압에 응답하는 제 2 샘플링 장치를 포함할 수 있다. 제 2 스위칭 회로는 제 2 입력 전압 및 기준 신호를 샘플링 장치에 공급하기 위해 제공될 수 있다. 제 2 스위칭 회로는 제 2 샘플링 프로세스 동안에 제 2 노드로부터 샘플링 장치에 의해서 취해지는 실질적으로 제로인 전체 전하를 제공하도록 샘플링 장치에 제 2 입력 전압 및 기준 신호를 공급하기 위해 제 2 출력 신호에 따라 제어될 수 있다.

본 개시의 방법에 따르면, 제 1 및 제 2 노드를 갖는 신호 소스로부터 공급되는 입력 아날로그 신호를 샘플링하기 위해 이하의 단계가 수행된다:

- 제 1 출력 신호를 생성하기 위해 제 1 노드로부터 공급되는 제 1 입력 신호를 샘플링하는 단계 - 여기서, 제 1 입력 신호는 제 1 노드로부터 취해지는 실질적으로 제로인 전체 전하를 제공하도록 기준 신호에 대하여 샘플링됨 - 와,

- 제 2 출력 신호를 생성하기 위해 제 2 노드로부터 공급되는 제 2 입력 신호를 샘플링하는 단계 - 여기서, 제 2 입력 신호는 제 2 노드로부터 취해지는 실질적으로 제로인 전체 전하를 제공하도록 기준 신호에 대하여 샘플링됨.

제 1 입력 신호를 샘플링하는 단계는 이하의 단계를 포함할 수 있다:

- 샘플 시퀀스의 수 N₁을 판정하는 단계 - 여기서, 제 1 기준 신호는 제 1 입력 신호의 샘플링 동안에 공급되는 N개의 샘플 시퀀스 사이에서 공급되어야 함 - 와,

- N₁ 샘플 시퀀스에서 제 1 입력 신호 및 제 1 기준 신호를 공급하는 단계와,

- N-N₁ 샘플 시퀀스에서 제 1 입력 신호 및 제 2 기준 신호를 공급하는 단계.

제 2 입력 신호를 샘플링하는 단계는 이하의 단계를 포함할 수 있다:

- 샘플 시퀀스의 수 M₁을 판정하는 단계 - 여기서, 제 1 기준 신호는 제 2 입력 신호의 샘플링 동안에 공급되는 M개의 샘플 시퀀스 사이에서 공급되어야 함 - 와,

- M₁ 샘플 시퀀스에서 제 2 입력 신호 및 제 1 기준 신호를 공급하는 단계와,

- M-M₁ 샘플 시퀀스에서 제 2 입력 신호 및 제 2 기준 신호를 공급하는 단계.

제 1 출력 신호는 N₁ 샘플 시퀀스에 대해 제 1 값을 갖고, N-N₁ 샘플 시퀀스에 대해 제 2 값을 가질 수 있다. 유사하게, 제 2 출력 신호는 M₁ 샘플 시퀀스에 대해 제 1 값을 갖고, M-M₁ 샘플 시퀀스에 대해 제 2 값을 가질 수 있다.

본 개시의 일 측면에 따르면, 제 1 기준 신호 노드로부터 취해지는 실질적으로 제로인 전하를 제공하도록 로컬 신호에 대하여 제 1 기준 신호를 샘플링하기 위하여 제 1 기준 신호 노드에 결합되는 제 1 샘플링 회로와, 제 2 기준 신호 노드로부터 취해지는 실질적으로 제로인 전하를 제공하도록 로컬 신호에 대하여 제 2 기준 신호를 샘플링하기 위하여 제 2 기준 신호 노드에 결합되는 제 2 샘플링 회로를 포함할 수 있다.

시스템은 제 1 및 제 2 기준 신호에 의해 규정되는 차동 기준 신호를 로컬 신호에 대하여 평가하기 위해 제 1 및 제 2 샘플링 회로에 의해서 생성되는 제 1 및 제 2 출력 신호에 각각 응답하는 제 1 출력 회로를 더 포함할 수 있다. 제 1 출력 회로는 디지털 결합 및 필터링을 수행할 수 있다.

또한, 시스템은 제 1 입력 신호 노드로부터 취해지는 실질적으로 제로인 전하를 제공하도록 로컬 신호에 대하여 제 1 입력 신호를 샘플링하기 위하여 제 1 입력 신호 노드에 결합되는 제 3 샘플링 회로와, 제 2 입력 신호 노드로부터 취해지는 실질적으로 제로인 전하를 제공하도록 로컬 신호에 대하여 제 2 입력 신호를 샘플링하기 위하여 제 2 입력 신호 노드에 결합되는 제 4 샘플링 회로를 포함할 수 있다. 제 3 및 제 4 샘플링 회로에 의해 생성되는 제 3 및 제 4 출력 신호 각각에 응답하여, 제 2 출력 회로는 제 1 및 제 2 입력 신호에 의해 규정되는 차동 입력 신호를 로컬 신호에 대하여 평가할 수 있다. 제 2 출력 회로는 디지털 결합 및 필터링을 수행할 수 있다.

제 3 출력 회로는 시스템의 출력 신호를 생생하기 위해 제 1 및 제 2 출력 회로의 출력 신호를 처리하도록 제공될 수 있다. 제 3 출력 회로는 차동 입력 신호와 차동 기준 신호 사이의 비율을 판정할 수 있다. 예컨대, 제 3 출력 회로는 분할기를 포함할 수 있다.

제 1 내지 제 4 샘플링 회로 및 제 1 내지 제 3 출력 회로는 최대 공통-모드 거절(rejection)을 달성하기 위해 동기화될 수 있다.

본 개시의 일 실시예에 따라, 로컬 신호는 제 1 및 제 2 로컬 신호에 의해 규정될 수 있다. 제 1 로컬 신호는 시스템에 공급되는 입력 신호 및 기준 신호 중의 최소의 신호를 초과하지 않는 신호일 수 있는 반면, 제 2 로컬 신호는 시스템에 공급되는 입력 신호 및 기준 신호 중의 최대 신호보다 작지 않을 수 있다.

예컨대, 제 1 샘플링 회로는 제 1 출력 신호를 생성하도록 대응하는 전하를 제공하기 위하여 제 1 기준 신호 및 로컬 신호에 응답하는 제 1 샘플링 장치와, 제 1 기준 신호 및 로컬 신호를 샘플링 장치에 공급하도록 제어가능한 제 1 스위칭 회로를 포함할 수 있다. 제 1 스위칭 회로는 제 1 기준 신호 노드로부터 샘플링 장치에 의해서 취해지는 실질적으로 제로인 전체 전하를 공급하도록 제 1 기준 신호 및 로컬 신호를 샘플링 장치에 공급하기 위해 제 1 출력 신호에 따라 제어될 수 있다.

다른 샘플링 회로는 로컬 신호에 대하여 샘플링되는 각각의 기준 신호 또는 입력 신호를 처리하는 유사한 소자를 포함할 수 있다.

본 개시의 방법에 따르면, 기준 신호를 사용하여 입력 신호를 샘플링하기 위해 이하의 단계가 수행될 수 있다:

- 기준 신호의 소스로부터 취해지는 실질적으로 제로인 전체 전하를 제공하기 위해 로컬 신호에 대하여 기준 신호를 샘플링하는 단계와,

- 입력 신호의 소스로부터 취해지는 실질적으로 제로인 전체 전하를 제공하기 위해 로컬 신호에 대하여 입력 신호를 샘플링하는 단계.

본 개시의 다른 측면에 따르면, 기준 신호를 사용하여 입력 신호를 변환하는 샘플링 시스템은 로컬 신호에 대하여 기준 신호를 샘플링하기 위한 기준 샘플링 구성과, 로컬 신호에 대하여 입력 신호를 샘플링하기 위한 입력 샘플링 구성을 포함한다.

기준 샘플링 구성은 기준 신호의 소스로부터 취해지는 실질적으로 제로인 전체 전하를 제공하도록 구성될 수 있는 반면, 입력 샘플링 구성은 입력 신호의 소스로부터 취해지는 실질적으로 제로인 전하를 제공하도록 구성될 수 있다.

본 개시의 일 실시예에 따르면, 기준 샘플링 구성은 제 1 출력 신호를 생성하도록 대응하는 전하를 제공하기 위해 기준 신호 및 로컬 신호에 응답하는 기준 샘플링 장치와, 기준 신호 및 로컬 신호를 기준 샘플링 장치에 공급하도록 제어가능한 기준 스위칭 회로를 포함할 수 있다. 기준 스위칭 회로는 기준 신호의 소스로부터 기준 샘플링 장치에 의해 취해지는 실질적으로 제로인 전하를 제공하도록 기준 신호 및 로컬 신호를 기준 샘플링 장치에 공급하기 위해 제 1 출력 신호에 따라 제어될 수 있다.

유사하게, 입력 샘플링 구성은 제 2 출력 신호를 생성하도록 대응하는 전하를 공급하기 위하여 입력 신호 및 로컬 신호에 응답하는 입력 샘플링 장치와, 입력 신호 및 기준 신호를 입력 샘플링 장치에 공급하도록 제어가능한 입력 스위칭 회로를 포함할 수 있다. 입력 스위칭 회로는 입력 신호의 소스로부터 입력 샘플링 장치에 의해 취해지는 실질적으로 제로인 전체 전하를 제공하도록 입력 신호 및 로컬 신호를 입력 샘플링 장치에 공급하기 위해 제 2 출력 신호에 따라 제어될 수 있다.

본 개시의 추가의 장점 및 측면은 본 개시를 실시하기 위하여 시도된 최선의 모드에 의해 본 개시의 실시예를 나타내고 기술한 후술하는 상세한 설명으로부터 당업자에게 자명해질 것이다. 기술하는 바와 같이, 본 개시는 다른 상이한 실시예가 가능하며, 몇몇 상세 사항은 각종의 명백한 사항에서 변형이 허용되며, 그 모두는 본 개시의 정신을 이탈하지 않는다. 따라서, 도면 및 기술은 근본적으로 설명을 위한 것이며, 한정적이지 않은 것으로 간주된다.

본 개시의 후술하는 상세한 설명은 이하의 도면과 연계하여 읽을 때 가장 잘 이해될 수 있을 것이며, 도면에서 특징부는 그 축적대로 도시할 필요는 없으며 관련 특징을 가장 잘 설명하도록 도시된다.

도 1은 본 개시의 샘플 동작(sample operation)에서 입력 신호 소스로부터 취해지는 전하를 설명하는 다이어그램.

도 2는 본 개시에 따라 입력 신호와 한 쌍의 기준 신호의 샘플링을 설명하는 다이어그램.

도 3a 및 도 3b는 본 개시의 A/D 변환 구성을 설명하는 다이어그램.

도 4는 본 개시의 A/D 컨버터의 실시예를 도시하는 다이어그램.

도 5는 평균 입력 전류를 저감시키는 샘플링 시스템을 설명하는 다이어그램.

도 6은 입력 신호 및 기준 신호 소스 양쪽에 대하여 실질적으로 제로의 평균 전류를 유지하는 A/D 변환 시스템을 설명하는 다이어그램.

본 개시는 오버-샘플링 A/D(over-sampling analog-to-digital) 컨버터를 예 로 하여 이루어진다. 하지만, 여기에 기술한 개념은 아날로그 신호의 샘플링을 사용하는 임의 유형의 컨버터에도 적용할 수 있다는 것은 자명할 것이다.

임의의 단일 샘플링 동작에서 입력 신호 소스로부터 요구되는 순간 전하(instantaneous charge)는 샘플링 동작 이전에 커패시터에 저장된 전하량뿐만 아니라 샘플링 커패시터의 사이즈에 비례한다. 예컨대, 도 1에 도시된 바와 같이, 샘플링 커패시터(C)의 하나의 노드(node)는 기준 전압, 예컨대 그라운드에 접속된다. 제 2 노드에는 스위치(S₁)를 통하여 전압(V₁)이 공급되거나, 스위치(S₂)를 통하여 전압(V₂)이 공급될 수 있다. 전압(V₁ 및 V₂)은 확립된 그라운드 레벨에 대하여 규정된다.

초기에 스위치(S₁)는 닫혀있고, 스위치(S₂)는 열려 있고, 샘플링 커패시터(C)에 저장된 전하(Q₁)는 이하로 상정한다:

Q₁ = V₁*C

제 2 상태에서, 스위치(S₁)는 열리고, 후속적으로 스위치(S₂)는 닫힌다. 이러한 프로세스의 마지막에, 샘플링 커패시터(C)는 이하의 축적된 전하(Q₂)를 가질 것이다:

Q₂ = V₂*C

이러한 샘플링 동작 동안에, 신호 소스(V₂)는 이하와 같이 산출될 수 있는 전하량(dQ)을 제공한다:

dQ = Q₂-Q₁ = (V₂-V₁)*C

도 2에 도시된 다른 예에서, 샘플링 커패시터(C)는 그라운드에 접속된 제 1 노드와, 스위치(S_I)를 통한 입력 전압(V_I)과, 스위치(S_L)를 통한 제 1 기준 전압(V_L)과, 스위치(S_H)를 통한 제 2 기준 전압(V_H)이 공급되는 제 2 노드를 갖는다. 임의의 주어진 시간에 세 개의 스위치(S_L, S_I, S_H) 중에서 하나만 닫히고, 나머지 두 개는 열린다.

입력 전압(V_I)의 제 1 샘플링 시퀀스는 제 1 상태에서 스위치(S_L)가 닫힌 채로 개시하고, 제 2 상태에서 스위치(S_I)가 닫힌 채로 계속된다. 입력 신호(V_I)로부터 취해지는 전하량(dQ_L)은 이하와 같다:

dQ_L = (V_I-V_L)*C

입력 전압(V_I)의 제 2 샘플링 시퀀스는 제 1 상태에서 스위치(S_H)가 닫힌 채로 개시하고, 제 2 상태에서 스위치(S_I)가 닫힌 채로 계속된다. 제 2 샘플링 시퀀스에서 입력 신호(V_I)로부터 취해지는 전하량(dQ_H)은 이하와 같다:

dQ_H = (V_I-V_H)*C

입력 신호(V_I)의 N개의 연속적인 샘플 시퀀스 세트에서, N_I 샘플 시퀀스는 제 1 유형이고, 나머지 N₀ = (N-N₁) 샘플 시퀀스는 제 2 유형이다. 특히, 샘플 시퀀스의 제 1 유형은 입력 신호(V_I)와 함께 기준 전압(V_H)의 공급과 관련될 수 있고, 제 2 유형은 입력 신호(V_I)와 함께 기준 전압(V_L)의 공급과 관련될 수 있다. 이 결과는 세트 N 내의 샘플 시퀀스의 두 유형의 연속 및 순서와 독립적이다. 따라서, N개의 연속적인 샘플 시퀀스 동안에 입력 신호 소스(V_I)로부터 취해지는 전체 전하량(dQ_N)은 이하와 같다:

dQ_N = N₁*(V_I-V_H)*C + N₀*(V_I-V_L)*C

dQ_N = N₁*(V_I-V_H)*C + (N-N₁)*(V_I-V_L)*C

dQ_N = N₁*(V_I-V_L)*C - N₁*(V_H-V_L)*C

이하의 조건이 부여되는 경우:

V_H >= V_I >= V_L (1)

N₁은 N 카운트의 분해능을 갖는 기준 신호(V_H-V_L)에 대한 입력 신호(V_I)의 디지털 표현으로서 선택될 수 있다. 이 관계는 이하와 같을 수 있다:

N₁ = N*(V_I-V_L)/(V_H-V_L) (2)

dQ_N의 상기 계산에서의 N₁ 값을 사용하여 이하를 얻을 수 있다:

dQ_N = 0

이 결과는 세트 N 내의 샘플 시퀀스의 두 유형의 연속 및 순서와 독립적이다.

이 관계의 정밀도는 N 카운트 표현 내의 기준 신호(V_H-V_I)에 대한 입력 신호(V_I)의 양자화(quantization) 정밀도에 의해서 한정된다. 그리하여, 본 발명에 따른 시스템 및 방법이 아날로그 신호 소스로부터 인출되는 전류를 실질적으로 제로로 저감시키는 동안, 그럼에도 불구하고, 일부 전류는 아날로그 신호 소스로부터 인출된다. 아날로그 신호 소스로부터 인출되는 전류량은 입력 신호의 양자화 정밀도에 의해 설정된 한계 내에 있는 것이 바람직하다.

(1)의 한정 내에서 그리고 (2)에 의해 표현된 바와 같은 V_H 및 V_L에 대한 V_I의 크기의 이전 또는 부수적 지식을 사용함으로써, 제안된 전략은 입력 신호 소스로부터 요구되는 평균 전하를 현저히 저감하는 것이 알려졌다. 이러한 저감은 입력 신호(2)의 디지털 표현의 분해능에 비례하며, 고 분해능 A/D 컨버터에 특히 유용하다.

이러한 제안의 즉각적인 실행은 도 3a에 도시된다. 샘플링 커패시터(#10)의 일 단자는 아날로그 스위치 블록(#20)을 통하여 입력 신호 단자(V_I) 및 기준 신호 단자(V_H 및 V_L)에 접속된다. 샘플링 커패시터(#10)의 다른 단자는 "고 정밀도 컨버터(#30)"에 접속된다. 입력 신호(V₁)의 크기는 "저 정밀도 ADC(#50)"에 의해서 기준 신호(V_H 및 V_L)에 대하여 평가된다. 이러한 컨버터는 각종의 잘 공지된 A/D 변 환 기술을 사용하여 실행될 수 있으며, 고 정밀도 컨버터(30)에 대한 그것의 상대적으로 낮은 정밀도로 인하여, 입력 신호(V_I)에 실질적인 로드를 나타내지 않는다. A/D 컨버터(#50)는 입력 신호(V_I 및 V_L)를 사용하여 입력 신호(V_I)의 등가의 디지털 표현(DLA)을 생성한다. 디지털 신호(DLA)는 등식 (2)에 의해 기술한 바와 같은 직렬 이진(binary) 스트림(stream)이며, N 카운트의 분해능을 갖는다. 컨버터(#50)에 의해 사용된 변환 방법에 따라, 그러한 스트림은 직접 생성되거나, 통상의 디지털 기술을 통하여 병렬 포맷으로부터 변환될 수 있다.

DLA 데이터 스트림은 아날로그 스위치 블록(#20)의 작동을 지시하기 위해서 스위치 컨트롤러(#40)에 의해 사용된다. 각각의 샘플 동작 동안에, 아날로그 스위치(#20)는 두 개의 연속적인 형태의 샘플링 커패시터(#10)를 기준 단자(V_H 및 V_L)의 하나와, 입력 신호 단자(V_I)에 접속시킨다. 스위치 컨트롤러(#40)는 변환 프로세스 동안에 V_I 신호 소스로부터 취해진 전체 전하가 실질적으로 제로가 되도록 디지털 데이터 스트림(DLA)에 포함된 정보를 사용하여 적절한 샘플링 시퀀스를 선택한다.

"고 정밀도" 컨버터(#30)는 DLA 데이터 스트림 내에 포함된 샘플링 시퀀스 정보와 함께 최소 N개의 연속적인 샘플링 스텝 동안 커패시터(#10) 상에서 샘플링된 전하를 사용하여 출력 데이터(D_out)를 생성한다. D_out는 입력 신호(V_I)의 고정밀도 표현이다.

전술한 설명에서, "고 정밀도" 및 "저 정밀도"는 두 컨버터에 의한 (전술한 바와 같이 고 정밀도 분해능을 위해 필요한 큰 커패시터에 대응하는) 입력 신호의 상이한 전위 로딩에 직접적으로 관련된 상대적인 용어이다. 여기에 정의된 바와 같은 용어 "저 정밀도" 및 "고 정밀도"는 단지 두 A/D 컨버터의 상대적인 관계를 기술하기 위한 것이며, 본 발명의 범주 또는 컨버터의 어느 하나를 특정 목적의 정밀도 범위로 한정하도록 의도되는 것은 아니다.

컨버터(#30 및 #50)의 동작은 동시적 및 동기화될 수 있거나, 컨버터(#50)가 샘플링 프로세스에서의 출력의 활용 이전의 임의의 시간에서 그것의 출력을 생성할 수 있다.

A/D 컨버터, 샘플링 커패시터, 아날로그 스위치 및 스위치 컨트롤러의 실행은 잘 알려지고, 기술 문헌에 널리 기술된다. 도 3a에 단일 장치로서 도시된 바와 같은 샘플링 커패시터는 오버 샘플링 커패시터에 의해서 필요한 입력 및 기준 샘플링 동작뿐만 아니라, 부가적인 스케일링(scaling) 및 캘리브레이션(calibration)을 동시에 수행하는 커패시터 세트의 실질적인 실행에 존재할 수 있다. 유사하게, 아날로그 스위치는 동시적인 샘플링, 스케일링 및 캘리브레이션 기능을 지원하는 각종 병렬 및 직렬 구성인 복수의 물리적인 스위치를 사용하여 실행될 수 있다.

또한, 단일의 "고 정밀도" 컨버터(#30)는 바람직하게는 복수의 샘플링 커패시터(C)에 접속되어, 각각의 대응하는 데이터 스트림 DLA의 각각을 수신하며, 여기서, 각각의 커패시터와 DLA를 생성하는 그것의 대응하는 "저 정밀도" 컨버터는 분명한 입력 신호를 샘플링한다. 컨버터(#30)는 복수의 커패시터의 아날로그 도메인 내의 각 전하를 조합하여, 다중 입력 신호 비율의 디지털 표현으로서 Dout을 생성 한다.

오버-샘플링 컨버터는 이러한 샘플링 구성이 도 3a의 컨버터(#50) 및 컨버터(#30) 양쪽의 기능을 동시에 수행할 수 있어서 매우 유익하다. 변환 프로세스 동안에, 그러한 컨버터는 입력 신호를 N회 샘플링하고(여기서, N은 오버-샘플 비율임), 변환 결과를 얻기 위해서 후속 처리되는 디지털 데이터의 스트림을 생성한다. 디지털 데이터의 이러한 스트림은 입력 신호와 기준 신호 사이의 비율에 관한 정보를 포함하고, 그러한 정보는 입력 신호 소스로부터 취해지는 평균 전하를 실질적으로 저감하기 위해서 샘플링 시퀀스를 제어하는데 사용될 수 있다.

본 발명에 따른 다른 제안된 구성을 도 3b에 도시한다. 도 3b는 아날로그 스위치(22), 샘플링 커패시터(C), 오버-샘플링 컨버터(32) 및 스위치 컨트롤러(42)를 포함하는 본 개시의 A/D 컨버터(10)의 구성 요소를 도시하는 다이어그램이다. 아날로그 스위치(22)는 샘플링 커패시터(C)의 일 단자를 입력 신호 단자(V_I) 및 기준 신호 단자(V_H 및 V_L)에 접속한다. 샘플링 커패시터(C)의 다른 단자는 오버-샘플링 컨버터(32)에 접속된다.

출력 데이터 스트림 Dout을 생성하는 오버-샘플링 컨버터(32)의 변화 사이클은 N회의 연속적인 샘플 동작 세트로 구성되며, 여기서, N은 오버-샘플링 비율이다. 입력 신호와 기준 신호 사이의 비율의 디지털 표현인 출력 데이터 스트림 Dout는 아날로그 스위치(22)의 동작을 지시하기 위해서 스위치 컨트롤러(42)에 공급된다. 각각의 샘플 동작 동안에, 아날로그 스위치(22)는 두 개의 연속적인 형태 의 샘플링 커패시터(C)를 기준 신호 단자(V_H 및 V_L)의 하나와, 입력 신호 단자(V_I)에 접속한다. 스위치 컨트롤러(42)는 V_I 신호 소스로부터 취해지는 전체 전하가 실질적으로 제로가 되도록 적절한 샘플링 시퀀스를 선택하기 위해서 디지털 데이터 스트림 Dout에 포함되는 정보를 사용한다.

당업자는 아날로그 스위치(22), 오버-샘플링 컨버터(32), 샘플링 커패시터(C), 및 스위치 컨트롤러(42)는 각종 구성으로 실시될 수 있다는 것을 이해할 것이다. 예컨대, 샘플링 커패시터(C)는 오버-샘플링 컨버터에 의해 요구되는 입력 및 기준 샘플링 동작뿐만 아니라, 부가적인 스케일링 및 캘리브레이션 기능을 동시에 수행하는 커패시터 세트로 나타낼 수 있다. 유사하게, 아날로그 스위치(22)는 동시적인 샘플링, 스케일링 및 캘리브레이션 기능을 지원하는 각종 병렬 및 직렬 구성의 복수의 물리적 스위치를 사용하여 실시될 수 있다.

본 개시의 A/D 컨버터의 예시적인 실시를 도 4에 도시한다. A/D 컨버터(100)는 샘플링 커패시터(C_i)와, 피드백 루프 내에 통합 커패시터(integrating capacitor)(C_f)를 갖는 전압 증폭기(110)와, 비교기(120)와, 스위치 컨트롤러(140)를 포함한다. 아날로그 스위치(S_I)는 샘플링 커패시터(C_i)의 제 1 노드에 기준 전압(V_R)을 공급하기 위해 설치된다. 아날로그 스위치(S₂)는 샘플링 커패시터(C_i)의 제 1 노드에 입력 전압(V_I)을 접속하기 위해 배치된다. 간략화를 위해, 그라운드 전위는 제 2 기준 전압(V_L=0)으로서 선택된다. 아날로그 스위치(S₃)는 그러한 그라 운드 전위를 샘플링 커패시터(C_i)의 제 1 노드에 접속한다. 아날로그 스위치(S₄ 및 S₅)는 샘플링 커패시터(C_i)의 제 2 노드를 증폭기(110)에 접속하도록 설치된다.

통합 커패시터(C_f), 전압 증폭기(110), 비교기(120) 및 아날로그 스위치(S₄ 및 S₅)는 1차 델타-시그마 모듈레이터(modulator)를 나타낸다. 커패시터(Q 및 C_f) 및 스위치(S₄ 및 S₅)와 함께 증폭기(110)는 아날로그 적분기의 스위치된-커패시터 실시를 나타낸다. 그라운드 전위는 적분기 및 비교기 회로에 대한 공통 모드 전압 기준으로서 선택된다.

증폭기(110)의 출력은 단일-비트 출력 디지털 신호 Dout를 생성하기 위해 스위치 컨트롤러(140)의 내부 클록에 의해서 생성되는 클록 신호(Clk)에 의해 제어되는 비교기(120)에 접속된다. 특히, 비교기(120)가 Clk 신호에 의해서 트리거될 때, 증폭기(110)의 출력이 포지티브인 경우 출력 디지털 값 Dout=1을 생성하며, 증폭기(110)의 출력이 네거티브인 경우 출력 값 Dout=0을 생성한다.

데이터 신호 Dout은 1차 델타-시그마 모듈레이터의 동작을 제어하기 위해 스위치 컨트롤러(140)에 의해 사용된다. 특히, 스위치 컨트롤러(140)는 각 스위치를 제어하기 위하여 스위치 동작 신호(S₁ 내지 S₅)를 생성한다. 또한, 데이터 스트림 Dout은 변환 결과를 계산하기 위해 비교기(120)의 출력에 접속된 디지털 필터(도시 생략)에 의해서 처리될 수 있다.

내부 클록에 의해 생성된 내부 클록 신호 및 데이터 신호 Dout에 기초하여, 스위치 컨트롤러(140)는 1차 델타-시그마 모듈레이터를 제어하여, 하나의 변환 사이클의 N개의 연속적인 샘플 동작에 대하여 입력 신호 소스로부터 취해지는 전체 전하를 실질적으로 제로로 유지한다.

A/D 변환 처리 동안 수행되는 A/D 컨버터(100)의 샘플링 동작을 이하에 기술한다. 내부 클록 신호의 모든 펄스는 후술하는 두-상태의 샘플링 동작 시퀀스를 개시한다.

1. 클록 신호 Clk를 사용하여 전압 비교기(120)를 트리거.

2. 스위치(S₅)를 개방.

3. 스위치(S₂)를 개방.

4. 스위치(S₄)를 폐쇄

5. Dout=0인 경우, 스위치(S₃)를 폐쇄하고, Dout=1인 경우, 스위치(S₁)를 폐쇄.

6. 제 1 상태 샘플의 정착을 대기.

7. 스위치(S₄)를 개방.

8. 스위치(S₁ 및 S₃)를 개방.

9. 스위치(S₅)를 폐쇄.

10. 스위치(S₂)를 폐쇄.

11. 제 2 상태 샘플의 정착을 대기.

상기 스텝의 각각에 할당된 시간은 특정의 스위치된 커패시터 실행에 따라서 결정될 수 있다.

그러한 샘플링 시퀀스 동안에 통합 커패시터(C_f)에 전달된 전하량(Q_M)은 이하와 같다:

Dout = 0인 경우, Q_M = V_I*C_i,

Dout = 1인 경우, Q_M = (V_{I -} V_R)*C_i.

그러한 샘플링 시퀀스 동안에 입력 신호 소스(V_I)로부터 취해진 전하량 (dQ)은 이하와 같다:

Dout = 0인 경우, dQ = V_I*C_i,

Dout = 1인 경우, dQ = (V_{I -} V_R)*C_i.

샘플링 프로세스 내의 N개의 연속적인 샘플링 동작 중에서, N₁ 샘플링 동작의 경우 Dout = 1이며, N₀ = (N-N₁) 샘플링 동작의 경우 Dout = 0이다. 그리하여, 각각의 N₁ 샘플링 동작에서, 기준 전압(V_R)은 입력 전압(V_I)와 함께 공급되며, 각각의 N₀ 샘플링 동작에서, 기준 전압(V₁)(이러한 특정 예에서는 그라운드 전위에 설정됨)은 입력 전압(V_I)과 함께 공급된다. 따라서, N개의 연속적인 샘플링 동작 세트 동안에 통합 커패시터(C_f) 내로 전달되는 전체 전하량(Q_MTOT)은 다음과 같다:

Q_MTOT = N₀*V_I*C_i + N₁*(V_I-V_R)*C_i = (N-N₁)*V_I*C_i*(V_I-V_R)

Q_MTOT = (N*V_I-N₁*V_R)*C_i

델타-시그마 모듈레이터는 적분기에 축적되는 전체 전하를 최소화시키도록 동작한다. 그리하여, 모듈레이터의 분해능 내에서,

Q_MTOT = 0인 경우, N₁ = N*V_I/V_R

그리하여, "1"비트의 밀도를 나타내는 비율 N₁/N은 입력 신호와 기준 신호 사이의 비율(V_I/V_R)에 대한 정보를 제공한다. 따라서, 디지털 출력 데이터 스트림 Dout는 그러한 정보를 스위치 컨트롤러(40)에 제공한다.

따라서, 입력 신호 소스로부터 취해지는 전체 전하는 다음과 같이 산출될 수 있다:

dQ_TOT = N₀*V_I*C_i + N₁*(V_I-V_R)*C_i = (N*V_I - N₁*V_R)*C_i

컨버터의 분해능 내에서,

N₁ = N*V_I/V_R인 경우, dQ_TOT = 0

따라서, 샘플링 프로세스 동안에 입력 신호 소스로부터 취해지는 전체 전하를 실질적으로 제로 레벨로 설정하기 위해서, 스위치 컨트롤러(40)는 N₁을 N*V_I/V_R과 동일하게 설정하기 위해 S₁ 내지 S₃를 스위치하고, 즉, 각각의 N₁ 샘플링 동작에서 입력 전압(V_I)과 함께 기준 전압(V_R)을 공급하고, 각각의 N-N₁ 샘플링 동작에서, 입력 전압(V_I)과 함께 기준 전압(V_L)(그라운드 전위로 설정됨)을 공급한다.

본 개시의 개념은 증폭기(110)의 출력과 비교기(120)의 입력 사이에 부가적인 적분기 스테이지(stage)를 가질 수 있는 고차(higher-order) 모듈레이터에도 적용할 수 있다는 것을 당업자는 이해할 수 있을 것이다.

또한, 개시된 기술은 단일-비트 디지털 데이터 스트림을 생성하는 오버-샘플링에 한정되지 않는다는 것을 당업자는 인식할 수 있을 것이다. 또한, 멀티-비트 출력 데이터 스트림을 생성하는 컨버터에도 적용할 수 있다. 그러한 경우, 다중-비트 출력 데이터 스트림은, 다중 등가 가중된 입력 신호 샘플링 커패시터를 제어하기 위해 사용될 수 있는, 2진 가중된(binary weighted) 또는 써모미터(thermometer) 인코딩된(encoded) 스트림과 같은 다중 단일 비트 데이터로 변환될 수 있다.

또한, 저감된 평균 입력 전류를 갖는 개시된 샘플링 프론트-엔드(front-end) 구성은 MASH 또는 밴드-패쓰(band-pass) 모듈레이터와 같은 다른 잘 공지된 델타-시그마 모듈레이터와 일체화될 수 있다.

전기한 바와 같이, 도 4의 샘플링 구성은 샘플링 프로세스 동안에 입력 신호로부터 취해지는 차동 전하를 실질적인 제로 레벨로 실질적으로 저감할 수 있다. 하지만, 입력 신호 소스의 두 노드에서 나타나는 소스 저항은 언밸런스 할 수 있다. 일부 실제 적용에서, 나머지 공통 모드 전류는 A/D 변환 시스템의 정밀도에 현저하게 영향을 끼친다.

A/D 변환 시스템(200)은 평균 입력 전류가 실질적으로 저감되게 허용한다. 시스템(200)은 A/D 컨버터(210 및 220)와 디지털 결합 및 필터링 회로(230)를 포함한다. 컨버터(210 및 220)의 각각은 도 3과 연계하여 전술한 방식으로 동작하여, 입력 신호 소스로부터 취해지는 실질적으로 제로인 전하를 제공함으로써 평균 입력 전류를 저감한다. 예컨대, 각각의 컨버터(210 및 220)는 도 4에 도시된 A/D 변환 구성에 의해서 실시될 수 있다.

A/D 변환 시스템(200)에는 입력 노드(V_IP 및 V_IN)를 통하여 두 입력 신호가 공급된다. 입력 전류를 제거하기 위해서, 컨버터(210)는 노드(V_IP)에 의해서 제공된 입력 전압(V_IP)을 샘플링하는 반면, 컨버터(220)는 노드(V_IN)에 의해서 제공된 입력 전압(V_IN)을 샘플링한다.

또한, A/D 변환 시스템(200)에는 기준 노드(V_RP 및 V_RN)를 통하여 두 기준 신호가 공급될 수 있다. 이들 기준 신호는 양 컨버터(210 및 220)에 결합된다.

변환 시스템(200)은 두 기준 신호(V_RP 및 V_RN) 사이에 존재하는 차동 입력 값(V_R)에 대하여 두 입력 신호(V_IP 및 V_IN) 사이에 존재하는 차동 입력 값(V_I)을 평가한다.

도 4에 도시된 바와 같이, 각각의 A/D 컨버터(210 및 220)는 샘플링 커패시터(C_i)와, 피드백 루프 내에 통합 커패시터(C_f)를 갖는 전압 증폭기(110)와, 비교기(120) 및 스위치 컨트롤러(140)를 포함할 수 있다. 각각의 컨버터에서, 아날로 그 스위치(S₁)는 샘플링 커패시터(C_i)에 기준 전압(V_RP)을 공급할 수 있고, 아날로그 스위치(S₃)는 샘플링 커패시터(C_i)에 기준 전압(V_RN)을 공급할 수 있다. 또한, 아날로그 스위치(S₂)는 샘플링 커패시터(C_i)에 컨버터(210) 내의 입력 전압(V_IP) 및 컨버터(220) 내의 입력 전압(V_IN)을 공급할 수 있다. 증폭기(110) 및 커패시터(C_i 및 C_f)와 함께 스위치(S₄ 및 S₅)는 아날로그 적분기의 스위치된-커패시터 실행을 나타낸다.

A/D 컨버터(210)에서, 스위치(S₁ 내지 S₅)는 노드(V_IP)로부터 취해지는 실질적인 제로 전하를 제공하기 위해서 기준 전압(V_RP, V_RN)에 대하여 입력 전압(V_IP)을 샘플링하기 위해 전술한 바와 같은 방식으로 스위치 컨트롤러(140)에 의해 제어될 수 있다. 유사한 방식에서, A/D 컨버터(220)의 스위치(S₁ 내지 S₅)는 노드(V_IN)로부터 취해지는 실질적인 제로 전하를 제공하기 위해서 기준 전압(V_RP, V_RN)에 대하여 입력 전압(V_IN)을 샘플링하기 위해 스위칭될 수 있다. 샘플링의 결과로서, A/D 컨버터(210)는 출력 신호 Doutp을 생성할 수 있고, A/D 컨버터(220)는 출력 신호 Doutn을 생성할 수 있다. 예컨대, 신호 Doutp 및 Doutn은 단일-비트 디지털 직렬 스트림일 수 있다.

디지털 출력 신호 Doutp 및 Doutn은 오버-샘플링 A/D 변환 기술에 적합한 방식으로 출력 신호의 디지털 결합 및 필터링을 수행하는 디지털 결합 및 필터링 회 로(230)에 공급된다. 디지털 결합 및 필터링 회로(230)는 신호 Doutp 및 Doutn의 논리 결합을 나타내는 디지털 출력 신호 Dout를 생성한다.

예컨대, 디지털 결합 및 필터링 회로(230)는 Doutp = 1이고 Doutn = 0인 경우 모든 클록 펄스에서 증가되며, Doutp = 0이고 Doutn = 1인 경우 모든 클록 펄스에서 감소하는 디지털 카운터(counter)를 사용하여 실행될 수 있다. Doutp = Doutn = 0, 또는 Doutp = Doutn = 1인 경우, 디지털 카운터는 클록 펄스에서 자신의 카운트를 변경하지 않는다.

디지털 결합 및 필터링 회로(230)가 높은 공통 모드 거절을 제공하기 위해 차동 입력 신호를 평가할 수 있도록 하기 위해, A/D 컨버터(210 및 220) 및 디지털 결합 및 필터링 회로(230)는 공통 동기화 메커니즘을 이용하여 동기화된다. 예컨대, A/D 컨버터(210 및 220) 및 디지털 결합 및 필터링 회로(230)는 각 유닛에 동기화 신호(sync)를 공급하는 공통 클록 생성기를 공유할 수 있다. 이들 동기화 신호는 A/D 컨버터(210 및 220)의 각 스위치 제어기(140) 내에서 클록 신호(Clk)를 생성하기 위해서, 그리고 디지털 결합 및 필터링 회로(230) 내에서 카운터 또는 다른 결합 및 필터링 메커니즘을 제어하는 클록 신호를 생성하기 위해서 활용될 수 있다.

A/D 변환 시스템(200)은 입력 신호 소스의 V_IP 및 V_IN 노드 양쪽에 대한 평균 입력 전류를 실질적으로 저감시킨다. 이는 평균 차동-모드 및 공통-모드 입력 전류가 감소되는 결과를 낳는다.

전술한 샘플링 회로는 샘플링 프로세스 동안에 이력 신호로부터 취해지는 전체 전하를 실질적으로 제로 레벨로 저감한다. 하지만, 이러한 샘플링 구성은 기준 신호의 단자로부터 취해지는 전하를 저감하지는 않는다. 일부 실제 응용에서, 기준 노드로부터 취해지는 전류는 A/D 변환 시스템의 정밀도에 현저하게 영향을 미친다.

도 6은 모든 입력 신호 노드 및 모든 기준 신호 노드로부터 취해진 전류를 실질적으로 제로 레벨로 저감하는 A/D 변환 시스템(300)의 블록도를 도시한다. A/D 변환 시스템(300)은 A/D 컨버터(310, 320, 410 및 420), 디지털 결합 및 필터링 회로(330 및 430) 및 분할기(500)를 포함한다.

각각의 컨버터(310, 320, 410 및 420)는 각각의 신호 소스 단자로부터 취해지는 실질적으로 제로인 전하를 제공함으로써 평균 입력 전류를 저감하기 위해, 도 3과 연계하여 전술한 방식으로 동작한다. 예컨대, 각각의 컨버터(310, 320, 410 및 420)는 도 4에 도시된 A/D 변환 구성에 의해 실시될 수 있다.

A/D 변환 시스템(300)에는 입력 노드(V_IP 및 V_IN)를 통하여 두 입력 신호가 공급된다. 이들 입력 신호는 컨버터(410 및 420)에 각각 결합된다.

또한, A/D 변환 시스템(300)에는 기준 노드(V_RP 및 V_RN)를 통하여 두 기준 신호가 공급된다. 이들 기준 신호는 컨버터(310 및 320)에 각각 결합된다. 예컨대, 기준 신호(V_R)는 차동 기준 신호(V_RP-V_RN)일 수 있다.

변환 시스템(300)은 두 기준 신호(V_RP 및 V_RN) 사이에 존재하는 차동 기준 값(V_R)에 대하여 두 입력 신호(V_IP 및 V_IN) 사이에 존재하는 차동 입력 값(V_I)을 평가한다.

또한, 각각의 컨버터(310, 320, 410 및 420)에는 외부 센서의 파라미터를 제한하는 제약과 같은 물리적 제약에 의해서 파라미터가 제한되지 않는 로컬 소스에 의해서 생성될 수 있는 로컬 기준 신호(V_H 및 V_L)가 공급된다. 로컬 기준 신호의 소스는 A/D 변환 정밀도의 임의의 손실 없이 컨버터(310, 320, 410 및 420)에 의해 요구되는 전류를 제공하도록 선택될 수 있다.

로컬 기준 신호의 값은 입력 레벨(V_IP 및 V_IN) 및 기준 레벨(V_RP 및 V_RN)의 전체 기대 범위에 걸쳐 컨버터(310, 320, 410 및 420)의 동작을 가능하게 하도록 선택될 수 있다. 예컨대, 로컬 기준 신호(V_L)의 레벨은 임의의 입력 신호(V_IP 및 V_IN) 및 기준 신호(V_RP 및 V_RN)의 최소 레벨보다 높지 않을 수 있으며, 로컬 기준 신호(V_L)의 레벨은 임의의 입력 신호(V_IP 및 V_IN) 및 기준 신호(V_RP 및 V_RN)의 최대 레벨보다 낮지 않을 수 있다.

컨버터(310)는 기준 신호 소스의 V_RP 단자로부터 실질적으로 제로의 평균 전류를 인출하기 위해서 로컬 기준 신호(V_H 및 V_L)에 대하여 기준 신호(V_RP)를 샘플링한다. 컨버터(320)는 기준 신호 소스의 V_RN 단자로부터 실질적으로 제로의 평균 전류를 인출하기 위해서 로컬 기준 신호(V_H 및 V_L)에 대하여 기준 신호(V_RN)를 샘플링 한다. 컨버터(410)는 입력 신호 소스의 V_IP 단자로부터 실질적으로 제로의 평균 전류를 인출하기 위해서 로컬 기준 신호(V_H 및 V_L)에 대하여 입력 신호(V_IP)를 샘플링한다. 최종적으로, 컨버터(420)는 입력 신호 소스의 V_IN 단자로부터 실질적으로 제로의 평균 전류를 인출하기 위해서 로컬 기준 신호(V_H 및 V_L)에 대하여 입력 신호(V_IN)를 샘플링한다.

도 4에 도시된 바와 같이, 각각의 A/D 컨버터(310, 320, 410 및 420)는 샘플링 커패시터(C_i)와, 피드백 루프 내에 통합 커패시터(C_f)를 갖는 전압 증폭기와, 비교기(120)와, 스위치 컨트롤러(140)를 포함한다. 각각의 컨버터에서, 아날로그 스위치(S₁)는 로컬 기준 전압(V_H)을 샘플링 커패시터(C_i)에 공급하고, 아날로그 스위치(S₂)는 기준 전압(V_L)을 샘플링 커패시터(C_i)에 공급할 수 있다. 또한, 아날로그 스위치(S₂)는 샘플링 커패시터(C_i)에 컨버터(310) 내의 기준 전압(V_RP)과, 컨버터(320) 내의 기준 전압(V_RN)과, 컨버터(410) 내의 입력 전압(V_IP)와, 컨버터(420) 내의 입력 전압(V_IN)을 공급할 수 있다. 스위치(S₄ 및 S₅)는 증폭기(110) 및 커패시터(C_i 및 C_f)와 함께, 아날로그 적분기의 스위치된-커패시터 실시를 나타낸다.

A/D 컨버터(310)에서, 스위치(S₁ 내지 S₅)는 기준 신호 소스의 V_RP 단자로부터 취해지는 실질적으로 제로의 전하를 공급하기 위해, 로컬 기준 신호(V_H 및 V_L)에 대하여 기준 신호(V_RP)를 샘플링하기 위해 전술한 바와 같은 방식으로 스위치 컨트롤러(140)에 의해 제어될 수 있다. 유사한 방식으로, 컨버터(320)는 기준 신호 소스의 V_RN 단자로부터 취해지는 실질적으로 제로의 전하를 공급하기 위해, 로컬 기준 신호(V_H 및 V_L)에 대하여 기준 신호(V_RN)를 샘플링하기 위해 제어될 수 있다. 또한, 컨버터(410)의 스위치(S₁ 내지 S₅)는 입력 신호 소스의 V_IP 단자로부터 취해지는 실질적으로 제로의 전하를 공급하기 위해, 로컬 기준 신호(V_H 및 V_L)에 대하여 입력 신호(V_IP)를 샘플링하기 위해 제어될 수 있다. 마지막으로, 컨버터(420)의 스위치(S₁ 내지 S₅)는 입력 신호 소스의 V_IN 단자로부터 취해지는 실질적으로 제로의 전하를 공급하기 위해, 로컬 기준 신호(V_H 및 V_L)에 대하여 입력 신호(V_IN)를 샘플링하기 위해 제어될 수 있다.

샘플링의 결과로서, 컨버터(310)는 출력 신호 DoutRp를 생성할 수 있고, 컨버터(320)는 출력 신호 DoutRn를 생성할 수 있고, 컨버터(410)는 출력 신호 DoutIp를 생성할 수 있고, 컨버터(420)는 출력 신호 DoutIn를 생성할 수 있다. 예컨대, 신호 DoutRp, DoutRn, DoutIp 및 DoutIn은 단일-비트 디지털 직렬 스트림일 수 있다.

디지털 출력 신호 DoutRp 및 DoutRn은 로컬 기준 신호(V_H 및 V_L)에 대하여 차동 기준 신호(V_RP - V_RN)를 평가하기 위하여 오버-샘플링 A/D 변환 기술에 적합한 방식으로 출력 신호의 디지털 결합 및 필터링을 수행하는 디지털 결합 및 필터링 회로(330)에 공급된다. 디지털 출력 신호 DoutIp 및 DoutIn은 로컬 기준 신호(V_H 및 V_L)에 대하여 차동 기준 신호(V_IP - V_IN)를 평가하기 위하여 유사한 방식으로 출력 신호의 디지털 결합 및 필터링을 수행하는 디지털 결합 및 필터링 회로(430)에 공급된다. 디지털 결합 및 필터링 회로(330 및 430)는 디지털 출력 신호 DoutR 및 DoutI를 각각 생성한다.

예컨대, 디지털 결합 및 필터링 회로(330)는 DoutRp = 1이고 DoutRn = 0인 경우 모든 클록 펄스에서 증가되며, DoutRp = 0이고 DoutRn = 1인 경우 모든 클록 펄스에서 감소하는 디지털 카운터를 사용하여 실행될 수 있다. DoutRp = DoutRn = 0, 또는 DoutRp = DoutRn = 1인 경우, 디지털 카운터는 클록 펄스에서 자신의 카운트를 변경하지 않는다. 디지털 결합 및 필터링 회로(430)는 DoutIp = 1이고 DoutIn = 0인 경우 모든 클록 펄스에서 증가되며, DoutIp = 0이고 DoutIn = 1인 경우 모든 클록 펄스에서 감소하는 디지털 카운터를 사용하여 실행될 수 있다. DoutIp = DoutIn = 0, 또는 DoutIp = DoutIn = 1인 경우, 디지털 카운터는 클록 펄스에서 자신의 카운트를 변경하지 않는다.

디지털 분할기 회로(500)는 디지털 신호 DoutR 및 DoutI를 처리하고, 차동 입력 신호(V_IP - V_IN)와 차동 기준 신호(V_RP - V_RN) 사이의 비율을 산출한다. 이러한 비율은 변환 결과 Dout를 나타낼 수 있다.

높은 공통-모드 신호 거절을 달성하기 위해, A/D 컨버터(310, 320, 330 및 340), 디지털 결합 및 필터링 회로(330 및 430), 및 디지털 분할기(500)는 공통 동기화 메커니즘을 사용하여 동기화될 수 있다. 예컨대, A/D 컨버터(310, 320, 330 및 340), 디지털 결합 및 필터링 회로(330 및 430) 및 디지털 분할기(500)는 각 유닛에 동기화 신호(sync)를 공급하는 공통 클록 생성기를 공유할 수 있다. 이들 동기화 신호는 A/D 컨버터(310, 320, 410 및 420)의 각각의 스위치 컨트롤러(140) 내에서 클록 신호(Clk)를 생성하고, 디지털 결합 및 필터링 회로(330 및 430) 내에서 다른 결합 및 필터링 메커니즘 또는 카운터를 제어하는 클록 신호를 생성하기 위해서 활용될 수 있다.

그리하여, 도 5에 도시된 A/D 변환 구성은 입력 신호 소스 단자 V_IP 및 V_IN 양쪽과, 기준 신호 소스 단자 V_RP 및 V_RN 양쪽에 대하여 거의 제로인 평균 전류를 유지하고, 이들 단자를 구동하는 소스 저항값의 매우 넓은 범위에 대하여 높은 평균 A/D 변환 정밀도를 제공한다.

상기 기술은 본 발명의 태양을 설명하고 기술한다. 또한, 개시는 바람직한 실시예만을 도시하고 기술하였지만, 전술한 바와 같이, 본 발명은 각종 다른 조합, 변형 및 환경에서 사용할 수 있으며, 여기에 나타낸 바와 같은 본 발명의 개념의 범주 및/또는 관련 분야의 기술 또는 지식 내에서 수정 또는 변형이 이루어질 수 있다는 것을 이해해야 한다.

또한, 여기에 기술한 실시예는 본 발명을 실시하는데 알려진 최선의 모드를 설명하도록 의도되고, 또한 다른 당업자가 본 발명의 특정 응용 또는 이용에 의해 요구되는 각종 다른 실시예 및 변형예로 본 발명을 실시할 수 있게 하도록 의도되었다.

따라서, 그러한 기술은 본 발명을 여기에 기술한 형태로 한정하도록 의도되는 것이 아니다. 또한, 첨부한 청구의 범위는 다른 실시예를 포함하도록 해석된다.

Claims (32)

1. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동(differential) 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법으로서,

   제 1 샘플링 장치로부터 상기 제 1 아날로그 입력 신호에 대응하는 이진 출력(binary output)을 획득하는 단계와,

   상기 제 1 샘플링 장치로부터의 이진 출력이 0인 경우,

   상기 제 1 아날로그 입력 신호와 제 1 기준 신호 중 하나를 샘플링한 후, 상기 아날로그 신호와 상기 제 1 기준 신호 중 나머지 하나를 샘플링하는 단계와,

   상기 제 1 샘플링 장치로부터의 이진 출력이 1인 경우,

   상기 제 1 아날로그 신호와 제 2 기준 신호 중 하나를 샘플링한 후, 상기 아날로그 신호와 상기 제 2 기준 신호 중 나머지 하나를 샘플링하는 단계와,

   제 2 샘플링 장치로부터 상기 제 2 아날로그 입력 신호에 대응하는 이진 출력을 획득하는 단계와,

   상기 제 2 샘플링 장치로부터의 이진 출력이 0인 경우,

   상기 제 2 아날로그 입력 신호와 상기 제 1 기준 신호 중 하나를 샘플링한 후, 상기 아날로그 신호와 상기 제 1 기준 신호 중 나머지 하나를 샘플링하는 단계와,

   상기 제 2 샘플링 장치로부터의 이진 출력이 1인 경우,

   상기 제 1 아날로그 신호와 상기 제 2 기준 신호 중 하나를 샘플링한 후, 상기 아날로그 신호와 상기 제 2 기준 신호 중 나머지 하나를 샘플링하는 단계와,

   여기서, 상기 제 1 샘플링 장치와 상기 제 2 샘플링 장치 각각은 제 1 아날로그 입력 소스와 제 2 아날로그 입력 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

   상기 제 1 샘플링 장치의 샘플링에 기초하여, 상기 제 1 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 단계와,

   상기 제 2 샘플링 장치의 샘플링에 기초하여, 상기 제 2 아날로그 입력 신호를 제 2 디지털 신호로 변환하는 단계와,

   디지털 결합기(digital combinder)를 사용하여 상기 제 1 디지털 신호와 상기 제 2 디지털 신호를 결합하여 디지털 출력 신호를 획득하는 단계를 포함하는 차동 아날로그 입력 신호의 변환 방법.
2. 제 1 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로 및 상기 디지털 결합기의 동작을 동기화하는 단계를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
3. 제 2 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로 및 상기 디지털 결합기 사이에 공통 클록 생성기(common clock generator)를 공유하여 동기화하는 단계를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
4. 제 1 항에 있어서, 필터링된 디지털 출력 신호를 획득하기 위하여 상기 디지털 출력 신호를 디지털 필터를 사용하여 필터링하는 단계를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
5. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동 아날로그 입력 신호를 고-정밀도의 디지털 신호로 변환하는 방법으로서,

   상기 제 1 아날로그 입력 신호, 제 1 기준 신호 및 제 2 기준 신호를 샘플링하는 단계 - 상기 샘플링은 제 1 저 정밀도 A/D 컨버터를 사용하며, 상기 샘플링은 제 1 저 정밀도 디지털 신호를 제공하기 위해 사용되며, 상기 제 1 아날로그 신호는 상기 제 1 기준 신호의 크기 이상이고 상기 제 2 기준 신호의 크기 이하인 크기를 가짐 - 와,

   상기 제 1 아날로그 입력 신호의 샘플링과, 제 1 고 정밀도 디지털 신호를 생성하기 위하여 제 1 고 정밀도 A/D 컨버터에 의한 제 1 아날로그 신호의 A/D 변환을 제어하는 제 1 스위칭 시퀀스를 상기 제 1 고 정밀도 A/D 컨버터 내에서 실행하기 위해 상기 제 1 저 정밀도 디지털 신호를 사용하는 단계와,

   상기 제 2 아날로그 입력 신호, 상기 제 1 기준 신호 및 상기 제 2 기준 신호를 샘플링하는 단계 - 상기 샘플링은 제 2 저 정밀도 A/D 컨버터를 사용하며, 상기 샘플링은 제 2 저 정밀도 디지털 신호를 제공하기 위해 사용되며, 상기 제 2 아날로그 신호는 상기 제 1 기준 신호의 크기 이상이고 상기 제 2 기준 신호의 크기 이하인 크기를 가짐 - 와,

   상기 제 2 아날로그 입력 신호의 샘플링과, 제 2 고 정밀도 디지털 신호를 생성하기 위하여 제 2 고 정밀도 A/D 컨버터에 의한 상기 제 2 아날로그 입력 신호의 A/D 변환을 제어하는 제 2 스위칭 시퀀스를 상기 제 2 고 정밀도 A/D 컨버터 내에서 실행하기 위해 상기 제 2 저 정밀도 디지털 신호를 사용하는 단계와,

   여기서, 상기 제 1 고 정밀도 샘플링 장치와 상기 제 2 고 정밀도 샘플링 장치 각각은 상기 제 1 아날로그 입력 신호와 상기 제 2 아날로그 입력 신호를 제공하는 제 1 아날로그 입력 소스와 제 2 아날로그 입력 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

   디지털 결합기를 사용하여 상기 제 1 고 정밀도 디지털 신호 및 상기 제 2 고 정밀도 디지털 신호를 결합하여 상기 디지털 출력 신호를 획득하는 단계를 포함하는 차동 아날로그 입력 신호의 변환 방법.
6. 제 5 항에 있어서, 상기 제 1 저 정밀도 A/D 컨버터로서 델타-시그마 모듈레이터를 사용하는 단계 - 상기 델타-시그마 모듈레이터는 상기 샘플링 동작을 수행하기 위해 결합되는 샘플링 커패시터와, 상기 샘플링 커패시터로부터 샘플링된 신호를 수신하기 위해 결합되는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
7. 제 5 항에 있어서, 상기 제 1 고 정밀도 A/D 컨버터로서 델타-시그마 모듈레이터를 사용하는 단계 - 상기 델타-시그마 모듈레이터는 상기 샘플링 동작을 수행하기 위해 결합되는 샘플링 커패시터와, 상기 샘플링 커패시터로부터 샘플링된 신호를 수신하기 위해 결합되는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
8. 제 5 항에 있어서, 상기 제 2 저 정밀도 A/D 컨버터로서 델타-시그마 모듈레이터를 사용하는 단계 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 더 포함하는 것인 차동 아날로그 입력신호 변환 방법.
9. 제 5 항에 있어서, 상기 제 2 고 정밀도 A/D 컨버터로서 델타-시그마 모듈레이터를 사용하는 단계 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 더 포함하는 것인 차동 아날로그 입력신호 변환 방법.
10. 제 5 항에 있어서, 상기 제 1 고 정밀도 디지털 신호 및 상기 제 2 고 정밀도 디지털 신호를 사용하여 멀티-비트 디지털 출력 신호를 형성하는 단계를 더 포함하는 것인 차동 아날로그 입력신호 변환 방법.
11. 제 5 항에 있어서, 필터링된 디지털 출력 신호를 획득하기 위하여 상기 디지털 출력 신호를 디지털 필터를 사용하여 필터링하는 단계를 더 포함하는 것인 차동 아날로그 입력 신호의 변환 방법.
12. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동 아날로그 입력 신호를 고-정밀도 디지털 신호로 변환하는 시스템으로서,

    상기 제 1 아날로그 입력 신호, 제 1 기준 신호 및 제 2 기준 신호를 샘플링하는 제 1 저 정밀도 A/D 컨버터 - 상기 샘플링은 제 1 저 정밀도 디지털 신호를 제공하기 위해 사용되며, 상기 제 1 아날로그 신호는 상기 제 1 기준 신호의 크기 이상이고 상기 제 2 기준 신호의 크기 이하인 크기를 가짐 - 와,

    제 1 스위칭 시퀀스를 실행하기 위해 상기 제 1 저 정밀도 디지털 신호를 사용하는 제 1 고 정밀도 A/D 컨버터 - 상기 제 1 스위칭 시퀀스는 상기 제 1 아날로그 입력 신호, 상기 제 1 기준 신호 및 상기 제 2 기준 신호의 샘플링과, 제 1 고 정밀도 디지털 신호를 생성하기 위해 제 1 고 정밀도 A/D 컨버터에 의한 상기 제 1 아날로그 신호의 A/D 변환을 제어함 - 와,

    상기 제 2 아날로그 입력 신호, 상기 제 1 기준 신호 및 상기 제 2 기준 신호를 샘플링하는 제 2 저 정밀도 A/D 컨버터 - 상기 샘플링은 제 2 저 정밀도 디지털 신호를 제공하기 위해 사용되며, 상기 제 2 아날로그 신호는 상기 제 1 기준 신호의 크기 이상이고 상기 제 2 기준 신호의 크기 이하인 크기를 가짐 - 와,

    제 2 스위칭 시퀀스를 실행하기 위해 상기 제 2 저 정밀도 디지털 신호를 사용하는 제 2 고 정밀도 A/D 컨버터 - 상기 제 2 스위칭 시퀀스는 상기 제 2 아날로그 입력 신호, 상기 제 1 기준 신호 및 상기 제 2 기준 신호의 샘플링과, 제 2 고 정밀도 디지털 신호를 생성하기 위해 제 2 고 정밀도 A/D 컨버터에 의한 상기 제 2 아날로그 신호의 A/D 변환을 제어함 - 와,

    여기서, 상기 제 1 고 정밀도 샘플링 장치 및 상기 제 2 고 정밀도 샘플링 장치 각각은 상기 제 1 아날로그 입력 신호와 상기 제 2 아날로그 입력 신호를 각각 공급하는 제 1 아날로그 입력 소스 및 제 2 아날로그 입력 소스로부터 실질적으로 제로인 평균 전류를 얻으며,

    상기 제 1 고 정밀도 디지털 신호와 상기 제 2 고 정밀도 디지털 신호를 결합하여 결합된 디지털 신호를 획득하는 디지털 결합기를 포함하는 것인 시스템.
13. 제 12 항에 있어서, 상기 제 1 저 정밀도 A/D 컨버터는 델타-시그마 모듈레이터 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 포함 하는 것인 시스템.
14. 제 12 항에 있어서, 상기 제 2 저 정밀도 A/D 컨버터는 델타-시그마 모듈레이터 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 포함하는 것인 시스템.
15. 제 12 항에 있어서, 상기 제 1 고 정밀도 A/D 컨버터는 델타-시그마 모듈레이터 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 포함하는 것인 시스템.
16. 제 12 항에 있어서, 상기 제 2 고 정밀도 A/D 컨버터는 델타-시그마 모듈레이터 - 상기 델타-시그마 모듈레이터는 적분 커패시터와, 상기 커패시터에 결합되는 전압 증폭기와, 상기 증폭기의 출력을 수신하도록 구성된 비교기와, 상기 델타-시그마 모듈레이터의 동작을 조정하는 복수의 아날로그 스위치를 포함함 - 를 포함하는 것인 시스템.
17. 제 12 항에 있어서, 상기 디지털 출력 신호는 멀티-비트 차동 디지털 신호를 포함하는 것인 시스템.
18. 제 12 항에 있어서, 필터링된 디지털 출력 신호를 획득하기 위해 상기 디지털 출력 신호를 필터링하는 디지털 필터를 더 포함하는 것인 시스템.
19. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동 아날로그 입력 신호를 디지털 출력 신호로 변환하는 A/D 컨버터로서,

    차동 아날로그 입력 신호와,

    복수의 기준 신호와,

    상기 A/D 컨버터로부터의 이진 출력 - 상기 이진 출력은 상기 제 1 아날로그 입력 신호에 대응함 - 과,

    제 1 샘플링 장치와,

    제 2 샘플링 장치와,

    여기서, 상기 이진 출력이 0인 경우,

    상기 제 1 샘플링 장치를 사용하여 상기 제 1 아날로그 입력 신호와 제 1 기준 신호 중 하나를 샘플링한 후, 상기 제 1 샘플링 장치를 사용하여 상기 아날로그 신호와 상기 제 1 기준 신호 중 나머지 하나를 샘플링하며,

    상기 샘플링 장치로부터의 상기 이진 출력이 1인 경우,

    상기 제 2 샘플링 장치를 사용하여 상기 제 1 아날로그 신호와 제 2 기준 신 호 중 하나를 샘플링한 후, 상기 제 2 샘플링 장치를 사용하여 상기 제 1 아날로그 신호와 상기 제 2 기준 신호 중 나머지 하나를 샘플링하며,

    상기 제 2 샘플링 장치로부터의 이진 출력 - 상기 이진 출력은 상기 제 2 아날로그 입력 신호에 대응함 - 을 획득하며,

    상기 제 2 샘플링 장치로부터의 이진 출력이 0인 경우,

    상기 제 2 아날로그 입력 신호와 상기 제 1 기준 신호 중 하나를 샘플링한 후, 상기 아날로그 신호와 상기 제 1 기준 신호 중 나머지 하나를 샘플링하며,

    상기 제 2 샘플링 장치로부터의 이진 출력이 1인 경우,

    상기 제 2 샘플링 장치를 사용하여 상기 제 1 아날로그 신호와 상기 제 2 기준 신호 중 하나를 샘플링한 후, 상기 샘플링 장치를 이용하여 상기 아날로그 신호와 상기 제 2 기준 신호 중 나머지 하나를 샘플링하며,

    여기서, 상기 제 1 샘플링 장치와 상기 제 2 샘플링 장치 각각은 제 1 아날로그 입력 소스와 제 2 아날로그 입력 소스로부터 실질적으로 제로인 평균 전류를 각각 얻으며,

    상기 제 1 샘플링 장치의 샘플링에 기초하여 상기 제 1 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 중간 A/D 컨버터와,

    상기 제 2 샘플링 장치의 샘플링에 기초하여 상기 제 2 아날로그 입력 신호를 제 2 디지털 신호로 변환하는 제 2 중간 A/D 컨버터와,

    상기 제 1 디지털 신호와 상기 제 2 디지털 신호를 결합하여 디지털 출력 신호를 획득하는 디지털 결합기를 포함하는 것인 A/D 컨버터.
20. 제 19 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로 및 상기 디지털 결합기의 동작은 동기화되는 것인 A/D 컨버터.
21. 제 20 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로 및 상기 디지털 결합기의 동작을 동기화하는 공통 클록 생성기를 더 포함하는 것인 A/D 컨버터.
22. 제 19 항에 있어서, 필터링된 디지털 신호를 획득하기 위해 상기 디지털 출력 신호를 필터링하는 디지털 필터를 더 포함하는 것인 A/D 컨버터.
23. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동 입력 신호와, 제 1 기준 신호와 제 2 기준 신호 사이의 차를 포함하는 차동 기준 신호를 디지털 출력 신호로 변환하는 방법으로서,

    제 1 샘플링 장치로부터 이진 출력을 획득하는 단계 - 상기 이진 출력은 상기 제 1 입력 신호에 대응함 - 와,

    상기 제 1 샘플링 장치로부터의 상기 이진 출력이 0인 경우,

    상기 제 1 입력 신호와 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 입력 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    상기 제 1 샘플링 장치로부터의 상기 이진 출력이 1인 경우,

    상기 제 1 입력 신호와 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 입력 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    제 2 샘플링 장치로부터 이진 출력을 획득하는 단계 - 상기 이진 출력은 상기 제 2 입력 신호에 대응함 - 와,

    상기 제 2 샘플링 장치로부터의 상기 이진 출력이 0인 경우,

    상기 제 2 입력 신호와 상기 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 입력 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    상기 제 2 샘플링 장치로부터의 상기 이진 출력이 1인 경우,

    상기 제 2 입력 신호와 상기 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 입력 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    여기서, 상기 제 1 샘플링 장치와 상기 제 2 샘플링 장치 각각은 제 1 입력 소스와 제 2 입력 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

    상기 제 1 샘플링 장치의 샘플링에 기초하여 상기 제 1 입력 신호를 제 1 디지털 신호로 변환하는 단계와,

    상기 제 2 샘플링 장치의 샘플링에 기초하여 상기 제 2 입력 신호를 제 2 디지털 신호로 변환하는 단계와,

    상기 제 1 디지털 신호와 상기 제 2 디지털 신호를 결합하여, 제 1 디지털 결합기를 사용하여 제 1 중간 결합된 디지털 출력 신호를 획득하는 단계와,

    제 3 샘플링 장치로부터 이진 출력을 획득하는 단계 - 상기 이진 출력은 제 1 기준 신호에 대응함 - 와,

    상기 제 3 샘플링 장치로부터의 이진 출력이 0인 경우,

    상기 제 1 기준 신호와 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 기준 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    상기 제 3 샘플링 장치로부터의 이진 출력이 1인 경우,

    상기 제 1 기준 신호와 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 기준 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    제 4 샘플링 장치로부터 이진 출력을 획득하는 단계 - 상기 이진 출력은 상기 제 2 기준 신호에 대응함 - 와,

    상기 제 4 샘플링 장치로부터의 이진 출력이 0인 경우,

    상기 제 2 기준 신호와 상기 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 기준 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    상기 제 4 샘플링 장치로부터의 이진 출력이 1인 경우,

    상기 제 2 기준 신호와 상기 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 기준 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하는 단계와,

    여기서, 상기 제 3 샘플링 장치와 상기 제 4 샘플링 장치의 각각은 제 1 기준 소스와 제 2 기진 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

    상기 제 3 샘플링 장치의 샘플링에 기초하여 상기 제 1 기준 신호를 제 3 디지털 신호로 변환하는 단계와,

    상기 제 4 샘플링 장치의 샘플링에 기초하여 상기 제 2 기준 신호를 제 4 디지털 신호로 변환하는 단계와,

    제 2 중간 결합된 디지털 출력 신호를 얻기 위하여 제 2 디지털 결합기를 사용하여 상기 제 3 디지털 신호와 제 4 디지털 신호를 결합하는 단계와,

    상기 디지털 출력 신호를 얻기 위해 제 3 디지털 결합기를 사용하여 상기 제 1 중간 결합된 디지털 출력 신호와 상기 제 2 중간 결합된 디지털 출력 신호를 결합하는 단계를 포함하는 차동 입력 신호 및 차동 기준 신호의 변환 방법.
24. 제 23 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로, 상기 제 3 샘플링 회로, 상기 제 4 샘플링 회로, 상기 제 1 디지털 결합기, 상기 제 2 디지털 결합기 및 상기 제 3 디지털 결합기의 동작을 동기화하는 단계를 더 포함하는 것인 차동 입력 신호 및 차동 기준 신호의 변환 방법.
25. 제 24 항에 있어서, 상기 제 1 샘플링 회로와, 상기 제 2 샘플링 회로와, 상기 제 3 샘플링 회로와, 상기 제 4 샘플링 회로와, 상기 제 1 디지털 결합기와, 상기 제 2 디지털 결합기와, 상기 제 3 디지털 결합기 사이에 공통 클록 생성기를 공유함으로써 동기화하는 단계를 더 포함하는 것인 차동 입력 신호 및 차동 기준 신호의 변환 방법.
26. 제 23 항에 있어서, 필터링된 디지털 출력 신호를 얻기 위하여 디지털 필터를 사용하여 상기 디지털 출력 신호를 필터링하는 단계를 더 포함하는 것인 차동 입력 신호 및 차동 기준 신호의 변환 방법.
27. 제 23 항에 있어서, 상기 제 3 디지털 결합기는 디지털 분할기를 포함하는 것인 차동 입력 신호 및 차동 기준 신호의 변환 방법.
28. 제 1 아날로그 입력 신호와 제 2 아날로그 입력 신호 사이의 차를 포함하는 차동 입력 신호와, 제 1 기준 신호와 제 2 기준 신호 사이의 차를 포함하는 차동 기준 신호를 디지털 출력 신호로 변환하는 A/D 컨버터로서,

    이진 출력을 제공하기 위해 사용되는 제 1 샘플링 장치 - 상기 이진 출력은 상기 제 1 입력 신호에 대응함 - 와,

    여기서, 상기 제 1 샘플링 장치로부터의 상기 이진 출력이 0인 경우,

    상기 제 1 입력 신호와 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 입력 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하며,

    상기 제 1 샘플링 장치로부터의 상기 이진 출력이 1인 경우

    상기 제 1 입력 신호와 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 입력 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하며,

    이진 출력을 제공하기 위해 사용되는 제 2 샘플링 장치 - 상기 이진 출력은 상기 제 2 입력 신호에 대응함 - 와,

    여기서, 상기 제 2 샘플링 장치로부터의 상기 이진 출력이 0인 경우,

    상기 제 2 입력 신호와 상기 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 입력 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하며,

    상기 제 2 샘플링 장치로부터의 상기 이진 출력이 1인 경우,

    상기 제 2 입력 신호와 상기 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 입력 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하고,

    여기서, 상기 제 1 샘플링 장치와 상기 제 2 샘플링 장치 각각은 제 1 입력 소스와 제 2 입력 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

    여기서, 상기 A/D 컨버터는 상기 제 1 샘플링 장치의 샘플링에 기초하여 상기 제 1 입력 신호를 제 1 디지털 신호로 변환하도록 구성되며,

    여기서, 상기 A/D 컨버터는 상기 제 2 샘플링 장치의 샘플링에 기초하여 상기 제 2 입력 신호를 제 2 디지털 신호로 변환하도록 구성되며,

    상기 제 1 디지털 신호와 상기 제 2 디지털 신호를 결합하여, 제 1 중간 결합된 디지털 출력 신호를 획득하는 제 1 디지털 결합기와,

    이진 출력을 제공하도록 사용되는 제 3 샘플링 장치 - 상기 이진 출력은 제 1 기준 신호에 대응함 - 와,

    여기서, 상기 제 3 샘플링 장치로부터의 이진 출력이 0인 경우,

    상기 제 1 기준 신호와 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 기준 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하며,

    상기 제 3 샘플링 장치로부터의 이진 출력이 1인 경우,

    상기 제 1 기준 신호와 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 1 기준 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하고,

    이진 출력을 제공하도록 사용되는 제 4 샘플링 장치 - 상기 이진 출력은 상 기 제 2 기준 신호에 대응함 - 와,

    여기서, 상기 제 4 샘플링 장치로부터의 이진 출력이 0인 경우,

    상기 제 2 기준 신호와 상기 제 1 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 기준 신호와 상기 제 1 로컬 신호 중 나머지 하나를 샘플링하며,

    상기 제 4 샘플링 장치로부터의 이진 출력이 1인 경우,

    상기 제 2 기준 신호와 상기 제 2 로컬 신호 중 하나를 샘플링한 후, 상기 제 2 기준 신호와 상기 제 2 로컬 신호 중 나머지 하나를 샘플링하고,

    여기서, 상기 제 3 샘플링 장치와 상기 제 4 샘플링 장치 각각은 제 1 기준 소스와 제 2 기진 소스 각각으로부터 실질적으로 제로인 평균 전류를 얻으며,

    여기서, 상기 A/D 컨버터는 상기 제 3 샘플링 장치의 샘플링에 기초하여 상기 제 1 기준 신호를 제 3 디지털 신호로 변환하도록 구성되며,

    여기서, 상기 A/D 컨버터는 상기 제 4 샘플링 장치의 샘플링에 기초하여 상기 제 2 기준 신호를 제 4 디지털 신호로 변환하도록 구성되며,

    제 2 중간 결합된 디지털 출력 신호를 획득하기 위하여 상기 제 3 디지털 신호와 상기 제 4 디지털 신호를 결합하는 제 2 디지털 결합기와,

    상기 디지털 출력 신호를 획득하기 위해 상기 제 1 중간 결합된 디지털 출력 신호와 상기 제 2 중간 결합된 디지털 출력 신호를 결합하는 제 3 디지털 결합기를 포함하는 것인 A/D 컨버터.
29. 제 28 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로, 상기 제 3 샘플링 회로, 상기 제 4 샘플링 회로, 상기 제 1 디지털 결합기, 상기 제 2 디지털 결합기 및 상기 제 3 디지털 결합기의 동작은 동기화되는 것인 A/D 컨버터.
30. 제 29 항에 있어서, 상기 제 1 샘플링 회로, 상기 제 2 샘플링 회로, 상기 제 3 샘플링 회로, 상기 제 4 샘플링 회로, 상기 제 1 디지털 결합기, 상기 제 2 디지털 결합기, 상기 제 3 디지털 결합기의 동작을 동기화하는 공통 클록 생성기를 더 포함하는 것인 A/D 컨버터.
31. 제 28 항에 있어서, 필터링된 디지털 출력 신호를 획득하기 위해 상기 디지털 출력 신호를 필터링하는 디지털 필터를 더 포함하는 것인 A/D 컨버터.
32. 제 28 항에 있어서, 상기 디지털 결합기는 디지털 분할기를 포함하는 것인 A/D 컨버터.

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