JP3530587B2 - 可変利得入力ステージを備える信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、入力として検
出または受信された可変量に応答して、可変出力信号を
発生する処理回路に関するものである。本発明は、特に
信号に可変の増幅／減衰率を付与するステージまたは入
力センサーに関するものであり、とりわけ、その入力の
上流に、可変利得回路が配置される信号処理回路に関す
るものである。

【０００２】

【従来の技術】周知のように、信号処理回路の上流に
は、スイッチ可能な利得素子、または、より一般的に
は、可変利得素子が設けられる。特に、レンジのスイッ
チを行う電圧計の例は誰でも精通している。一般的に
は、処理回路に固有のダイナミック・レンジより広い範
囲にわたって、一定したＳＮ比の確保が所望される場合
において、スイッチ可能な利得素子と、信号処理回路と
の組み合わせが用いられる。

【０００３】信号処理回路の上流においてスイッチ可能
な利得ステージを利用する場合、欠点の生じる可能性が
ある。実際、さまざまなタイプの回路において、感度レ
ンジをスイッチする毎に、出力信号に、望ましくない値
または過渡状態（今後、単に過渡と言うこともある。）
を示すことになる。レンジの変更に伴うこのような過渡
状態は、回路の先行状態を累積する「メモリ効果」を持
つコンデンサまたは巻線のようなコンポーネントから所
定の回路が構成されると、システム的に生じることにな
る。こうした状態におけるメモリ効果を有する回路は、
状態変数（バリアブル）に依存した回路、または、伝達
特性が状態変数に依存した回路と言われる。

【０００４】伝達特性が状態変数に依存する回路、換言
すれば、メモリ効果を有する回路の場合、レンジのスイ
ッチングができるのは、レンジの変更の後毎に、出力信
号が利用される前に、回路に安定化のための時間が与え
られる場合に限られる。

【０００５】メモリ効果を有するアナログ回路は、時流
にのったものである。実際、現在のほとんどのアナログ
・フィルタには、先行状態の記憶を保持する誘導または
容量コンポーネントが含まれている。一方、例えば、シ
グマ・デルタ変換器または位相または周波数ロック・イ
ン・システムのような、大部分の精密アナログ回路は、
異なるコンポーネントを形成する精度、応答時間または
通過帯域の間における妥協に基づくものである。

【０００６】すなわち、ロック・イン増幅器の場合、信
号を周囲ノイズと区別するやり方で、極めて限定した帯
域幅において信号を検出するため、信号の既知の周期性
が利用される。一方、シグマ・デルタ変調器の場合、製
造精度に関する所定の公差が、オーバ・サンプリング、
及び、所定の要求に従って拒絶されるエラーを考慮した
定量化反作用(quantified retroaction)によって、補償
される。

【０００７】本発明の目的をより明確に定義できるよう
にするには、メモリ効果を有する回路の伝達特性及び機
能特性の特徴をより明確に示すことが有効である。

【０００８】メモリ効果のないアナログ処理回路の機能
特性については、一定の係数及び量子化器の、任意の、
ただし、確立された組み合わせ（おそらく、極めて複雑
な）の形で解説することが可能である。これによって、
この伝達特性が決まり、入力時における瞬時信号の知識
によって、所定の瞬間における回路の出力信号が完全に
決まることになる。

【０００９】一方、メモリ効果を有するアナログ回路の
場合、出力回路の値は、特定の瞬間における入力信号だ
けによって決まるのではなく、こうした特定の瞬間に先
行する他の瞬間における入力信号によっても決まること
になる。メモリ効果を有する回路の場合、回路のメモリ
効果がその伝達特性に影響する。換言すれば、メモリ効
果を有する回路素子の場合、所定の瞬間における入力信
号の値から出力信号の値を決定することを可能にする、
係数と量子化器の組み合わせは、先行する瞬間における
入力信号の値の関数である。メモリ効果を有する回路素
子は、従って、一般に、関数の観点から、一定の係数と
量子化器から成る組み合わせによって特性が決まるが、
この場合、これに先行する瞬間の記憶を保持する、状態
変数と呼ばれる可変要素が追加される。アナログ・フィ
ルタの場合、極性と同じ数の状態変数が存在する点に留
意すべきである。

【００１０】従って、回路素子のメモリ効果（記憶）
は、状態変数によって保持されるということができる。
実際の回路において、こうした記憶を保持する要素は、
コンデンサ及びインダクタンスである。回路の状態変数
は、従って、コンデンサの端末における電圧、巻線にお
ける電流、または、両方の組み合わせによって決まる。
さらに、信号経路に配置される全ての容量及び全てのイ
ンダクタンスが、一種の積分器を構成し、従って、回路
素子のメモリ効果は、積分器によってもたらされるとい
うことができる点に留意されたい。

【００１１】こうしたメモリ効果を有する回路の特定の
例が、既述のように、シグマ・デルタ変換器である。

【００１２】図１を参照する。図１は、シグマ・デルタ
変換器の動作の基本原理を説明するため、積分器２０
２、コンパレータ２０３、１ビット・デジタル／アナロ
グ変換器２０４、デジタル低域通過フィルタ２０５、信
号組み合わせ装置２０６を備えた一次シグマ・デルタ・
アナログ／デジタル変換器２０１を示す。Ａ／Ｄ変換器
２０１には、さらに、入力端子２０７、出力端子２０
８、及び、データ端子２０９が設けられている。

【００１３】アナログ入力信号が、入力端子２０７に加
えられ、信号組み合わせ装置２０６を介して、積分器２
０２に供給される。コンパレータ２０３は、ナイキスト
周波数ｆ_N（最高の信号周波数の２倍）よりＮ倍高いサ
ンプリング周波数ｆ_sで、積分器２０２からの信号にサ
ンプリングを施す。Ｎは、オーバ・サンプリング係数と
呼ばれる。コンパレータ２０３の出力において、アナロ
グ入力信号の粗（１ビット）推定値が、オーバ・サンプ
リング率で得られるようになる。データ端子２０９から
のビット・ストリームとして得られるこれらの推定値
は、Ｄ／Ａ変換器２０４によってアナログ形式に変換さ
れ、信号組み合わせ回路２０６によってアナログ入力信
号から減算される。コンパレータ２０３の出力からのビ
ット・ストリームには、デジタル形式によるアナログ入
力値と、量子化エラーまたは量子化ノイズとしても知ら
れるデジタル・エラー信号とから構成される情報が含ま
れている。

【００１４】ビット・ストリームの情報を分析するた
め、変換器２０１は、線形システムとしてモデル化する
ことが可能であり、この場合、コンパレータの出力は、
ｙ（ｔ）＝ｃｘ（ｔ）＋ｒ（ｔ）として線形化すること
ができるが、ここで、ｘ（ｔ）はコンパレータの入力、
ｙ（ｔ）はその出力、ｃは線形化されたコンパレータの
利得である。量子化ノイズまたはエラーｒ（ｔ）は、線
形モデルともとの非線形伝達との間のエラーを表してい
る。データ端子２０９からの変換器の出力は、端子２０
７に加えられる入力信号ｉ（ｔ）、及び、積分器の伝達
関数ｇ（ｔ）の周波数領域の表現である、Ｉ（ｓ）及び
Ｇ（ｓ）によって、また、量子化エラーｒ（ｔ）のスペ
クトル密度であるＲ（ｓ）によって、次のように表現す
ることが可能である： Ｙ（ｓ）＝［（ｃＧ（ｓ））／（１＋ｃＧ（ｓ））］．Ｉ（ｓ）＋ ［１／（１＋ｃＧ（ｓ））］．Ｒ（ｓ）

【００１５】この式から明らかなように、積分器または
一次低域通過フィルタを表す伝達関数Ｇ（ｓ）の利用に
よって、ビット・ストリームＹ（ｓ）の低周波数成分に
おける量子化ノイズを最小限に抑えることが可能にな
る。この場合、ベース帯域における周波数ついては、下
記によって近似させることができる： Ｙ（ｓ）＝Ｉ（ｓ）＋１／（１＋ｃＧ（ｓ））．Ｒ
（ｓ）

【００１６】従って、Ｉ（ｓ）は、歪みを生じることが
なく、量子化ノイズＲ（ｓ）は、高域通過フィルタ１／
（１＋ｃＧ（ｓ））によって伝達されるので、帯域幅の
周波数に関する量子化ノイズの最大減衰、及び、帯域幅
を超える周波数に関する減衰の漸減が実現する。この効
果は、「ノイズ整形」と呼ばれる。ビット・ストリーム
における高周波数のエラーは、デジタル低域通過フィル
タ２０５によって抑制される。さらに、シグマ・デルタ
変換器２０１のダイナミック・レンジは、図１に示す積
分器２０２の代わりに、第２の、すなわち、より高次の
積分器、または、第２の、すなわち、より高次の低域通
過フィルタに置き換えるか、または、２つ以上のこうし
た積分器またはフィルタを縦続接続することによって改
善することが可能である。

【００１７】マルチ・レンジ信号変換器は、２つ以上の
入力レンジを備える変換器であり、各レンジは、変換器
が許容できる入力信号の最大値によって決まる。こうし
た変換器の概要が、古典的なＡ／Ｄ変換器ブロック２１
１、信号組み合わせ装置２１２、２１３、及び、反転ブ
ロック２１４を備えたアナログ／デジタル変換器２１０
によって、図２に示されている。アナログ信号Ｖ_inは、
信号組み合わせ回路２１２において、利得Ｇによって増
幅される。増幅された信号Ｇ・Ｖ_inは、Ａ／Ｄブロック
２１１によってデジタル出力信号に変換される。出力信
号Ｂは、引き続き、信号組み合わせ装置２１３におい
て、利得Ｇの逆値で増幅されるので、その出力からアナ
ログ入力信号Ｖ_inを表すデジタル信号Ｂ／Ｇが生じるこ
とになる。

【００１８】変換器２１０の異なるレンジは、選択可能
な利得Ｇの異なる値に対応しており、各レンジの定量化
ステップ数は同じである（この数は、Ａ／Ｄブロック２
１１の変換アルゴリズムによって決まる）。このため、
異なるレンジにおける定量化ステップのサイズは、入力
信号の最大値に正比例している。従って、低分解能のレ
ンジでは、最大振幅の信号を大きい定量化ステップで変
換することが可能であり、一方、高分解能のレンジで
は、ステップが細かくなるが、振幅の小さい信号の変換
が可能になる。

【００１９】直接または２進重み付け変換器の精度及び
線形性は、基本的に、そのトランジスタ、抵抗、及び、
容量といった、その重み付けコンポーネントの整合公差
によって制限される。このため、統合直接Ａ／Ｄ変換器
の場合、１０００〜２５０ｐｐｍより優れた精度が得ら
れない、換言すれば、デジタル分解能は１０〜１２ビッ
トである。

【００２０】しかし、間接または補間変換器は、その時
間に関した補間動作のため、コンポーネントの整合公差
による制限を受けない、相対精度を有している。従っ
て、分解能及び相対精度が重要な考慮事項となる用途に
おいては、１６ビットの分解能を備えたシグマ・デルタ
変換器がよく用いられる。

【００２１】しかし、シグマ・デルタ変換器は、メモリ
効果を有する回路であり、このため、複数の入力レンジ
を備えた信号変換器を必要とする用途には、現在のとこ
ろ用いられていない。さらに正確にいえば、入力信号の
レンジ範囲が、シグマ・デルタ変換器によって変更され
る場合、その出力信号には、追加ノイズが生じる。整流
（コンミュテイション）ノイズと呼ばれるこのノイズ
は、積分機能の実行時に、シグマ・デルタ変換器２０１
の積分器２０２が、入力信号と出力信号の間における定
量化エラーを累算するという事実から生じるものであ
る。シグマ・デルタ変換器が、既存のマルチ・レンジ変
換器に用いられることになると、この累算定量化エラー
と用いられる範囲の利得Ｇとが、掛け合わせられること
になる。変換器の範囲、従って、Ｇの値が、変更される
と、積分器の重要性は、変わるが、その内容は変わらな
い。

【００２２】積分器の内容が変化しないという事実は、
積分プロセスに不整合を生じ、この結果、ビット・スト
リームに積分器によって生じる整流ノイズが見受けられ
るようになる。

【００２３】

【発明が解決しようとする課題】本発明の目的は、従っ
て、可変利得の変更の後毎に、過渡状態による信号の妨
害を生じることなく、可変利得回路と連係して機能する
ことが可能な状態変数によってその伝達特性が決まる回
路を提供することにある。

【００２４】

【課題を解決するための手段】本発明によれば、入力と
して検出または受信する可変量に応答して、可変出力信
号を発生する処理回路を提供することによって、この目
的を達成することが可能である。前記処理回路は、信号
に可変増幅／減衰率の付与をするステージと連係する
か、または、前記付与を行う入力センサーを備えてお
り、前記処理回路は、さらに、状態変数によって決まる
応答特性を示し、通常、前記増幅／減衰率の修正によっ
て生じる過渡状態を抑制するための手段が設けられてい
る。その過渡状態を抑制するための前記手段は、増幅／
減衰率の前記修正に正比例するように、前記状態変数の
値を修正することを特徴としている。

【００２５】過渡状態を抑制するための上記手段のおか
げで、過渡状態を引き起こすことなく、増幅／減衰率を
変更することが可能になる。さらに、こうした増幅／減
衰率のおかげで、その機能レンジが、常に、ＳＮ比、並
びに、エネルギ（これ、すなわち、何であれ、入力とし
て検出または受信をする量の強度）消費に関して、最適
に近い回路を得ることが可能になる。

【００２６】本発明の有効な変形によれば、入力信号か
らの出力信号に加算または減算を施して、組み合わせ信
号を発生する信号組み合わせ手段と、前記組み合わせ信
号の時間的値を表した量を記憶するためのエラー記憶手
段を備えた、前記組み合わせ信号を積分して、積分信号
を発生するための積分手段と、前記積分信号と１つ以上
の既定レベルの比較を行って、前記出力信号を発生する
ための比較手段と、前記出力信号を表したフィードバッ
ク信号を前記組み合わせ手段に供給するためのフィード
バック手段と、前記入力信号を所望の利得によって増幅
するための手段と、第１の値と少なくとも第２の値の間
において、前記増幅／減衰率を変更するための範囲設定
手段と、前記出力信号を前記増幅／減衰率の逆値で増幅
するための手段と、前記増幅／減衰率が前記第１の値か
ら前記第２の値に変更される際、前記記憶されている量
に、前記第２の値と前記第１の値の比を掛けるノイズ補
償手段から構成される、可変入力信号を可変出力信号に
変換するためのシグマ・デルタ変換器を構成する処理回
路が提供される。

【００２７】変換器の入力範囲を変更する際に、積分器
に記憶されている定量化エラーに、新しい利得と古い利
得の比を掛けることによって、もしそうでなければ整流
ノイズを生じることになる、積分プロセスにおける不整
合が回避される。

【００２８】本発明のもう１つの態様によれば、入力信
号からの出力信号を表すフィードバック信号に加算また
は減算を施して、組み合わせ信号を発生する信号組み合
わせ手段と、前記組み合わせ信号の時間的値を表した量
を記憶するためのエラー記憶手段を備えた、前記組み合
わせ信号を積分して、積分信号を発生するための積分手
段と、前記積分信号と１つ以上の既定レベルの比較を行
って、前記出力信号を発生するための比較手段と、前記
出力信号を表したフィードバック信号を前記組み合わせ
手段に供給するためのフィードバック手段と、前記出力
信号をある増幅／減衰率よって増幅し、前記フィードバ
ック信号を発生するための手段と、第１の値と少なくと
も第２の値の間において、前記増幅／減衰率を変更する
ための範囲設定手段から構成される、可変入力信号を可
変出力信号に変換するためのシグマ・デルタ変換器を構
成する処理回路が提供される。

【００２９】積分器において累積される定量化エラー
は、選択される特定の範囲の利得とは関係がなくなるの
で、シグマ・デルタ変換器の出力信号に生じる整流ノイ
ズが回避される。

【００３０】本発明の他の特性及び利点については、例
示のためだけに示され、添付の図面に関連して作成され
た、後続の詳細な説明を読むことによって明らかになる
であろう。

【００３１】

【実施例】図３は、本発明によるアナログ回路の原理に
関する概略図である。図３には、基本的に４つのブロッ
ク、すなわち、信号の処理を行う回路２、増幅／減衰を
行う第１の可変利得ステージ４、利得制御手段及び過渡
状態抑制手段を混合したブロック６、信号をもとのレベ
ルに戻すために増幅／減衰を行う第２の可変利得ステー
ジ８が含まれている。用途によっては、ブロック８が他
の回路に内包される可能性もある点に留意すべきであろ
う。例えば、電気抵抗ミリアンペア計の場合、レンジ・
セレクタの位置を知る上で考慮すべき測定スケールを決
定するのは、オペレータである。

【００３２】一般的な動作原理は、次の通りである。ま
ず、処理すべき信号が、ライン１０によって、第１の増
幅／減衰ステージ４の入力に供給され、ステージ４は、
入力された信号に応答し、出力として、振幅が標準化さ
れた信号をライン１２に送り出す。増幅／減衰ステージ
４は、利得制御手段による制御を受けることが予定され
ている。図３には、採り得る利得のさまざまな値が、Ｋ
₀、Ｋ₁、．．．、Ｋ_nで示されている。さらに明らかに
なるように、この利得は、離散値の集合の形をとる可能
性もあるし（従って、スイッチ可能な利得として論じら
れる）、あるいは、所定の間隔にわたって連続して変動
する可能性もある。

【００３３】増幅／減衰ステージ４によって増幅される
信号は、ライン１２を介して、信号処理回路２の入力に
供給される。入力される信号に応答し、回路２は、出力
として、処理済みの信号をライン１４に送り出す。この
信号に加えられる処理は、既知のあらゆるタイプが可能
である（フィルタリング、分析、アナログ／デジタル変
換等）。

【００３４】さらに図３において明らかなように、ライ
ン１６が、ライン１４のノード１５とブロック６の間に
延びている。ライン１６は、利得制御手段（６）により
ステージ４からの利得を変更しなければならない瞬間が
決定され得るように、処理回路２から出力として供給さ
れる信号のレベルをブロック６の利得制御手段（６）に
加える働きをする。当業者には明らかなように、処理回
路２からの出力信号のレベルを制御する代わりに、第１
ステージ４からの、または、図３の概略図における他の
個所からの出力信号を入力として、そのレベルを測定す
ることも可能である。

【００３５】図３の場合、利得制御手段（６）の動作原
理は、次の通りである： 所定の瞬間におけるライン１
６の信号レベルが、一定の率（例えば、回路２のダイナ
ミック・レンジ全体の９０％）を超えると、あるいは、
所定の率（例えば、ダイナミック・レンジの２５％）未
満になると、利得制御手段が応答し、利得を変更して、
処理回路２の入力における信号レベルを処理回路２が許
容可能な最大値にできる限り近い値に戻して２つの増幅
／減衰ステージ４及び８を制御する。

【００３６】このため、図３には、利得制御手段６を２
つの増幅／減衰ステージ４及び８に結合する２つのライ
ン１８及び２０が示されている。２つのライン１８及び
２０は、それぞれ、ステージ４及び８に制御信号を供給
し、そして、これらに応答してステージ４及び８は、そ
れぞれ、その利得を変更することになる。利得制御手段
及び増幅／減衰ステージは、第１ステージ４の利得が、
所定の比率で変化する場合、第２のステージ８の利得を
第１ステージの比率とは逆の比率で変化させるやり方
で、協働するように設けられている。こうした構成は、
例えば、処理すべき信号が、フィルタリングを施すのが
望ましいオーディオ信号の場合には、重要である。それ
にもかかわらず、既述のように、第２の増幅／減衰ステ
ージ８は、既述の測定計器のように、明示的に存在する
ものではない。

【００３７】その動作について、これまでに解説した図
３の構成要素は、当該技術の熟練者にとって既知のとこ
ろであり、多数の変形に従って形成することが可能であ
り、次に解説することになる、本発明による過渡状態抑
制手段の適用分野は、図３に示す特定の変形に完全に限
定されるものではない。

【００３８】本発明による過渡状態抑制手段がなけれ
ば、信号処理回路２にメモリ効果があると、増幅ステー
ジの利得が修正される毎に、その動作が妨害される。利
得をスイッチすると、出力信号に過渡状態が生じ、回路
２が安定するまで、出力信号の利用が不可能になる。第
１ステージ４の利得が、漸次変動する場合、出力信号に
過渡状態自体が観測されることはないが、それにもかか
わらず、こうした信号には、第１ステージ４の利得変動
によって生じる、望ましくない成分が含まれる。

【００３９】このような実際の状態を改善するため、図
３のモジュール６には、さらに、本発明に従って、利得
制御手段と連係し、ライン２２を介して、本発明に従っ
て過渡状態を抑制する手段の制御を保証するシーケンサ
が設けられている。こうした過渡状態抑制手段について
は、図５及び６に関連して、さらに詳細に後述すること
にする。

【００４０】既述のように、過渡状態抑制手段は、増幅
／減衰ステージ４の利得が変化する毎に、処理回路２の
状態変数の値を修正するために設けられている。さら
に、状態変数の修正は、第１のステージ４の利得変動に
正比例するように実施される。経験から明らかなよう
に、状態変数のこうした修正によって、処理回路２の出
力信号における過渡状態及び望ましくない成分をほぼ完
全に消失させることが可能になる。

【００４１】本発明の原理については、概略説明済みで
あるが、まだ、過渡状態抑制手段によって、処理回路２
の状態変数の値を十分に修正することができるようにす
る、正確な働きについては説明をしていない。過渡状態
抑制手段が得られる特定の形態は、処理回路２の特定の
性質によって決まる。次に、メモリ効果を有する２つの
特定の回路例に関連して、本発明による過渡状態抑制手
段の２つの特殊な実施例について解説することにする。

【００４２】図４に概略を示す回路は、図３において信
号処理のブロック２によって大まかに示された第１の特
定の回路例を構成している。図４の概略図は、（演算相
互コンダクタンス増幅器及び容量（ＯＴＡ−Ｃ）をオプ
ションとして利用した）２次連続帯域通過／低域通過フ
ィルタを表している。こうしたタイプのフィルタは、当
業者にとって既知である。そのようなフィルタは、アナ
ログ形式の信号処理に広く用いられている。

【００４３】図４の回路には、第１の増幅／減衰ステー
ジ（図３）によって供給される、フィルタリングを施し
た信号を受信するための入力ライン１２、及び、交互
に、低域通過フィルタリングを施した信号または帯域通
過フィルタリングを施した信号を供給するために用いる
ことを意図した２つの出力ライン１４ａ及び１４ｂが含
まれている。

【００４４】図４において明らかなように、回路２は、
それぞれ、２４ａ及び２４ｂで表示された、容量Ｃ１及
びＣ２の２つのコンデンサを含む。コンデンサ２４ａ及
び２４ｂは、それぞれ、回路のノード（それぞれ、２６
ａ及び２６ｂで表示）とアースの間に接続されている。
この図において明らかなように、ノード２６ａ及び２６
ｂは、それぞれ、相互コンダクタンス増幅器（それぞ
れ、２８ａ及び２８ｂで表示）の下に配置されている。
ここに示す回路には、回路のメモリ効果を与えるコンデ
ンサ２６ａ及び２６ｂが設けられている。従って、本例
の場合、本発明に従って、過渡状態抑制手段によって修
正しなければならない状態変数は、上述の２つのコンデ
ンサにおけるそれぞれの電荷である。

【００４５】図５には、本発明に従って、過渡状態抑制
手段を備えた、図４のコンデンサの一方である２４ａま
たは２４ｂが示されている。

【００４６】図４に既に示されている図５の構成要素
は、同様の参照番号が付されている。すなわち、容量Ｃ
のコンデンサ２４は、コンデンサ２４ａ、２４ｂの一方
を表し、ノード２６は、ノード２６ａ、２６ｂの一方を
表し、相互コンダクタンス増幅器２８は、相互コンダク
タンス増幅器２８ａ、２８ｂの一方を表している。

【００４７】図５に示す他の構成要素は、本発明による
過渡状態抑制手段の一部を形成している。この第１の例
の過渡状態抑制手段は、２の累乗の比率で変化するさま
ざまな離散的値をとり得る利得を持つ増幅／減衰ステー
ジによって、図４の回路入力における信号の振幅が既に
標準化されている場合に対応するするものである。本例
の場合、こうした手段には、コンデンサ２４と同じ容量
Ｃを備えるコンデンサ３０、及び、演算増幅器３２、及
び、それぞれ、φ１、φ１ｂ、φ１ｃ、Ｓ１、Ｓ２、Ｓ
３、及び、Ｓ４で表示の７つのスイッチが含まれてい
る。

【００４８】当業者には明らかなように、図５の回路
は、コンデンサ切り換えタイプである。スイッチは、シ
ーケンサ（図３に関連して既述）が既知の方法で発生す
る制御信号によってされ得る。そのシーケンサは利得制
御手段（図３に６で表示）が発生する制御信号に応答す
る。シーケンサによって発生される制御信号は、不図示
の伝送ラインによって、異なるスイッチに供給される。

【００４９】過渡状態抑制手段は、従って、２の累乗に
従って状態変数の値を修正するために設けられている。
まず、コンデンサ２４の端子間の電圧を２で割ることを
可能にするスイッチング・シーケンスについて説明する
ことにする。コンデンサ２４の端子間における電圧を１
の累乗を超える２の累乗で割るには、必要な回数だけ、
２で割る手順を繰り返せば十分である。

【００５０】本発明による過渡状態抑制手段が、不動作
状態の場合、換言すればフィルタのに位置する増幅／減
衰ステージの利得が変化しない場合、スイッチφ１及び
φ１ｂは閉じているが、他の全てのスイッチは、開いて
いる。

【００５１】利得制御手段が、利得を２で割るために制
御信号を送る瞬間に、過渡状態抑制手段を制御するシー
ケンサが作動する。シーケンサは、スイッチφ１及びφ
１ｂを開き、スイッチφ１ｃ及びスイッチＳ１及びＳ２
を閉じるため、まず、第１の制御信号を発生する。この
スイッチ動作の結果は、第１のコンデンサ２４及びその
内容が回路の残りの部分から分離されるということであ
る。さらに、スイッチφ１ｃを閉じることには、その電
荷が一定に保たれるようにして、増幅器３２の出力と仮
想アースの間にコンデンサ２４を接続するという効果が
ある。そして、スイッチＳ１及びＳ２を閉じることに
は、第２のコンデンサ３０の完全な放電を生じさせると
いう効果がある。

【００５２】次に、シーケンサは、スイッチφ１ｃ及び
スイッチＳ１及びＳ２を開き、スイッチＳ３及びＳ４を
閉じるために第２の制御信号を送り、２つのコンデンサ
２４及び３０を並列に接続する。この条件下では、２つ
のコンデンサの端子間における電圧が等しくなるよう、
コンデンサ２４に蓄えられた電荷の半分が、コンデンサ
３０に送り込まれる。こうした電荷の転送には、コンデ
ンサ２４に保持された状態変数の値を２で割るという効
果がある。最後に、シーケンサは、スイッチを初期状態
にリセットする（φ１及びφ１ｂを除く、全てのスイッ
チが開く）よう、第３の制御信号を送る。

【００５３】コンデンサ２４の端子間における電圧を２
倍にするために利用されるスイッチング・シーケンスに
ついて、説明する。既述のように、利得の変化がない場
合、スイッチφ１及びφ１ｂが閉じ、他の全てのスイッ
チは開いている。

【００５４】利得制御手段が、利得を２倍に増すため
に、制御信号を送る瞬間、過渡状態抑制手段を制御する
シーケンサが、作動する。シーケンサは、まず、上述の
２で割るシーケンスの第１の制御信号と同じ、第１の制
御信号を発生する。この制御信号により、スイッチφ１
及びφ１ｂを開き、スイッチφ１ｃを閉じる。既述のよ
うに、こうしたスイッチング動作の第１の結果は、コン
デンサ２４及びその内容が回路の残りの部分から分離さ
れるということである。さらに、スイッチφ１ｃを閉じ
ると、最初は、その電荷が一定に保たれたまま、増幅器
３２の出力と仮想アースの間にコンデンサ２４が接続さ
れる。

【００５５】次に、シーケンサは、スイッチＳ２及びＳ
３を閉じるために第２の制御信号を送る。こうした条件
下で、演算増幅器３２は、コンデンサ３０の端子間にお
ける電圧が、コンデンサ２４の端子間における電圧に等
しくなるまで、コンデンサ３０の充電を行う。コンデン
サ３０の容量は、コンデンサ２４の容量と同じであり、
コンデンサ２４と同じ電荷を蓄えている。

【００５６】次に、シーケンサは、スイッチＳ２及びＳ
３を開き、スイッチＳ１及びＳ４を閉じるため、第３の
制御信号を送る。こうした条件下において、コンデンサ
３０に蓄えられた電荷によって、増幅器３２の反転入力
レベルの電位が修正され、これに応答して、反転入力の
電位が再びアースの電位になるまで、コンデンサ２４に
電荷が供給される。この後者の作用によって、コンデン
サ２４の端子間における電圧は２倍になる。シーケンサ
は、最後に、スイッチをその初期状態にリセットする
（φ１及びφ１ｂを除く全てのスイッチが開く）ため、
第４の制御信号を送る。

【００５７】容易に分かるように、今説明した回路例に
おけるように、修正すべき状態変数が、コンデンサの端
子間における電圧である場合、コンデンサ切り換え手法
を用いることができ。こうした技法を用いる場合、本発
明による過渡状態抑制手段の働きは、次のように要約す
ることができる： − レンジ変更の瞬間に、回路の残りの部分からメモリ
効果を有する全てのコンポーネントを切断する； − 次に、状態変数の値を適切なやり方で変更する； − 最後に、回路の入力において利得が変化すると、メ
モリ効果を有するコンポーネントを回路の残りの部分に
再接続する。

【００５８】本発明による過渡状態抑制手段がない場合
に観測される、過渡状態妨害の持続時間に比べて、上記
のスイッチング・シーケンスは、はるかに短い時間でも
って実行することができる。処理回路の通過帯域が十分
に高く制限されている多くの場合において、過渡状態抑
制手段によって信号に生じるカット・オフは、おそら
く、感知不能であろう。処理すべき信号が搬送波変調の
形で生じる特殊な場合、状態変数の変化は、搬送波の１
またはいくつかの周期内において生じる可能性がある。

【００５９】上述の実施例は、２の累乗による状態変数
の値の修正に限られる。次に、図４の回路に用いるのに
も適するが、所定の範囲内の係数による状態変数の変更
を可能ならしめる、本発明の第２の実施例による過渡状
態抑制手段について解説することにする。

【００６０】図６には、本発明による過渡状態抑制手段
の第２の実施例が示されている。本例の場合、過渡状態
抑制手段は、図４の容量Ｃ２を有するコンデンサ２４ｂ
に関連した状態変数の値を変更するために用いられる。
図４に示される部分に対応する、図６に示すコンポーネ
ントの参照番号は、同じになっている。

【００６１】図６の回路は、入力における電流の大きさ
と制御信号の振幅との積に等しい大きさの電流を出力と
して生じるブロック３５を含む。このブロック３５は、
その入力５０における電流ＩのＫ倍に等しい電流ＫＩを
その出力６０から発生し、また、入力５０をアース電位
に維持するよう機能する。ブロック３５は、可変比電流
ミラーを付加することによって、「Ｔｈｅ Ｃｕｒｒｅ
ｎｔ Ｃｏｎｖｅｙｏｒ；Ｈｉｓｔｏｒｙ Ａｎｄ Ｐ
ｒｏｇｒｅｓｓ」と題して、Ａｄｅｌ Ｓ．Ｓｅｄｒａ
がＩＳＣＡＳ １９８９で提案した方法で構成すること
が可能である。

【００６２】この過渡状態抑制手段の動作原理は、単純
である。これらには、２つの同一のコンデンサが含まれ
ており、２つのうちの第１のコンデンサ（例えば、コン
デンサ２４）が、所与の瞬間に、図４の回路におけるコ
ンデンサ２４ｂの機能を果たす。任意の所与の係数で状
態変数の値を修正することが望まれる場合、第１のコン
デンサは、ブロック３５を通じて放電する。ブロック３
５は、その強度が第１のコンデンサの放電によって生じ
る電流の強度に所与の係数Ｋを掛けた値に等しい電流
を、出力として供給する。ブロック３５の出力電流は、
第２のコンデンサの充電のために利用され、動作の終了
時には、第２のコンデンサの端子間に、第１のコンデン
サの端子間に既に存在した電圧に前記所与の係数を掛け
た値に等しい電圧が生じることになる。この動作が終了
すると、スイッチング動作によって、コンデンサ２４が
当初占めていた位置において、コンデンサ２４′を回路
に結合することが可能になる。

【００６３】２４及び２４′で表示の２つの同一コンデ
ンサ、及び、ブロック３５に加えて、図６の回路には、
図５のスイッチ１に対応するスイッチ１、及び、一連の
スイッチ対Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、
Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ
６ｂ、Ｓ７ａ、及び、Ｓ７ｂが含まれている。コンデン
サ２４はスイッチＳａと連係しており、一方、コンデン
サ２４′は、スイッチＳｂと連係している。最後に、抵
抗３７は、状態変数の値の修正時に、コンデンサの放電
を制動するため、乗算器３５の入力に組み合わされる。

【００６４】増幅／減衰ステージの利得に変化がなけれ
ば、スイッチφ１が閉じる。ここで、利得の変更に先立
って、フィルタに結合されていたのが、コンデンサ２４
であると仮定する。この場合、スイッチＳ１ａが閉じ、
スイッチＳ１ｂは開く。さらに、スイッチＳ３ａ、Ｓ４
ａ、Ｓ６ａ、及び、Ｓ７ａも開き、スイッチＳ２ａは閉
じる。さらに、コンデンサ２４′を完全な放電状態に保
つため、スイッチＳ２ｂ及びＳ７ｂが閉じ、スイッチＳ
３ｂ、Ｓ４ｂ、及び、Ｓ６ｂは開く点に留意されたい。

【００６５】所与の係数で利得を修正するため、利得制
御手段が制御信号を送り出す瞬間に、過渡状態抑制手段
を制御するシーケンサは作動する。シーケンサは、一方
ではスイッチφ１を開き、コンデンサ２４を回路の残り
の部分から切断するために、第１の制御信号を発生し、
他方では、フィルタの入力における利得を修正を加える
べき所与の係数に対応する信号をブロック３５に対して
送り出す。

【００６６】次に、スイッチＳ４ａ、Ｓ７ａ、Ｓ２ｂ、
及び、Ｓ６ｂが閉じ、そしてスイッチＳ２ａが開く。こ
の条件下において、コンデンサ２４は、ブロック３５の
入力における抵抗３７を介して放電をする。さらに、乗
算器３５の出力として供給される全ての電流が、コンデ
ンサ２４′に記憶される。この条件下において、コンデ
ンサ２４′に累積することになる電荷が、コンデンサ２
４が当初蓄えていた電荷に比例するは、明らかである。
さらに、ブロック３５の増倍係数Ｋは、利得制御手段が
利得を制御した係数によって決まるので、コンデンサ２
４′の電荷とコンデンサ２４の電荷との比は、利得を変
化させた率に等しくなる。

【００６７】この動作が完了すると、シーケンサは、ス
イッチＳ１ｂを閉じ、コンデンサ２４′と回路を接続す
るようにスイッチφ１を閉じるため、制御信号を送り出
す。

【００６８】最後に、この第２の実施例の場合、過渡状
態抑制手段を制御する論理回路に、２つのコンデンサ２
４及び２４′のうちのどちらが、所与の瞬間に回路と結
合されているかを記憶しておくための手段を設ける必要
があるという点を明示しておきたい。利得の変化する瞬
間にシーケンサが発生する制御信号のシーケンスは、回
路に結合されているのが、コンデンサ２４とコンデンサ
２４´のいずれであるかによって、同じでない。

【００６９】上述の実施例では、周知のコンデンサ切り
換え技法を利用したが、例えば、電流切り換え技法のよ
うな他の技法を利用することも可能である。

【００７０】図７には、本発明のもう１つの応用例が示
されている。図７に概略を示す構成は、本例の場合、容
量タイプであるセンサーが入力において検知する可変量
に応答して、変更可能な信号を出力として供給するため
に設けられている。

【００７１】図７を参照すると明らかなように、この構
成には、まず、２つのコンデンサを備えた容量センサー
１１０が含まれている。センサー１１０の出力は、一般
にシグマ・デルタ帯域通過変調器によって構成可能な処
理回路インターフェイス１２０の入力に結合される。シ
グマ・デルタ変調器１２０は、パルス密度が変調された
ビット列を供給する。こうしたビット列は、クロック１
６０からライン１８０で供給される時間ベース信号によ
って動作する同期デジタル検出モジュール１３０に供給
される。モジュール１３０は、これに応答して、該構成
の出力信号を構成するデジタル信号を送り出す。処理回
路１２０によって生じるビット列は、また、パルス密度
変調信号から始まるアナログ出力信号を発生するため、
低域通過フィルタに続く基本的に同期検出器として機能
するモジュール１４０にも供給される。図７に示す例の
場合、モジュール１４０によって生じるアナログ信号
は、さらに、例えば、センサー１１０を平衡状態に維持
するように、フィードバック・ループを構成させるため
にライン１７０によってセンサー１１０に送られる。

【００７２】容量センサー１１０は２つのコンデンサか
ら構成される。このコンデンサは可動導電性ブレードが
双方に共通の可動アーマチュアを構成するタイプであ
る。こうした構成の場合、可動ブレードを変位させる
と、２つのコンデンサのそれぞれの容量が変動する。２
つのコンデンサのこうした容量変動は、一般に、可動ブ
レードの電荷または電位の測定時に、２つのコンデンサ
のそれぞれの固定アーマチュアに印加される２つの電圧
を同じ値ではあるが、符号が逆になるようにすることに
よって測定される。こうした構成の場合、測定信号の強
度、すなわちセンサーの前記感度は、固定アーマチュア
に印加される電位の絶対値に比例する。

【００７３】ここまで解説してきた図７の機能略図の一
部に対応する構成は、既知の構成要素によって形成する
ことが可能である。こうした構成の特定の例が、特許文
書ＥＰ ０ ５９０ ６５８に解説の力測定構成であ
る。しかし、１９９３年３月のＩＥＥＥ Ｊｏｕｎａｌ
ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
Ｖｏｌ．２８，Ｎｒ．３に記載のＳｔｅｐｈｅｎ Ａ．
Ｊａｎｔｚｉ他による「Ａ Ｆｏｕｒｔｈ−Ｏｒｄｅｒ
Ｂａｎｄｐａｓｓ ｓｉｇｍａ−ｄｅｌｔａＭｏｄｕ
ｌａｔｏｒ」と題する論文に解説の変調器を利用するの
がとりわけ有利な可能性がある。

【００７４】センサー１１０のダイナミック・レンジ
が、処理回路１２０に関連したダイナミック・レンジよ
り広い状態において、いま説明した構成を利用できるよ
うにするため、センサーの入力信号レベルによって制御
されるセンサー感度の変更技法を用いることが可能であ
る。この技法は、完全に、図３の例に関連して説明した
制御利得の変更技法に対応するものである。容量センサ
ーの感度を変化させるためには、既述のところに従っ
て、センサーの固定アーマチュアに印加される電圧を変
更すれば十分である。

【００７５】この趣意で、図７の構成には、さらに、図
３においてブロック６で示された手段と同じ機能を果た
すモジュール１５０が含まれている。モジュールまたは
ブロック１５０は、ライン１５４の助けを借りて、処理
回路１２０の出力レベルをチェックし、センサー１１０
の感度を変更しなければならない瞬間を決定する。図７
には、さらに、ブロック１５０が、容量センサー１１０
の固定アーマチュアに関する２つの基準電位を供給する
ために設けられたブロック１００を制御できるようにす
る制御ライン１５６が示されている。

【００７６】処理回路１２０に記憶が含まれる場合、図
３の構成の場合のように、センサーの感度を変更する
と、過渡状態が生じることになる。本発明によれば、図
７の構成は、図５または図６に関連して解説のものと全
く同様のやり方で形成することが可能な過渡抑制手段
（ライン１９０で表示）を備えている。

【００７７】次に図８を参照すると、信号組み合わせ手
段２２１、積分器２２２、コンパレータ２２３、フィー
ドバック手段２２４、入力信号増幅手段２２５、レンジ
設定手段２２６、出力信号増幅手段２２７、及び、ノイ
ズ補償手段２２８を備えた、マルチ・レンジ・シグマ・
デルタ変換器２２０の概要が示されている。入力信号増
幅手段２２５は、４つのコンデンサ２２９、２３０、２
３１、及び、２３２から構成される。コンデンサ２２
９、２３０、２３１、及び、２３２の電極の１つが、そ
れぞれ、スイッチ２３３、２３４、２３５、及び、２３
６の片側に接続されている。

【００７８】積分器２２２は、コンデンサ２３８がその
反転入力とその出力の間に接続された演算増幅器２３７
から構成される。積分器２２２は、その出力にコンデン
サ２２９〜２３２と２５７の間に蓄積された電荷の時間
に関した積分を表すアナログ電圧を発生する。スイッチ
２３３、２３４、２３５、及び、２３６のもう一方の側
は、スイッチ２３９を介して、共に、演算増幅器２３７
の非反転入力に接続される。２つの端子２４０及び２４
１は、これらの端子に生じるアナログ電圧Ｖ_inが、コン
デンサ２２９、２３０、２３１、及び、２３２の１つ以
上に印加されるようにするため、２つのスイッチ２４２
及び２４３を介して、入力信号増幅手段２２５に接続さ
れる。コンデンサ２２９、２３０、２３１、及び、２３
２は、それぞれ同じ値Ｃ_inを有している。

【００７９】レンジ設定手段２２６は、スイッチ制御装
置２４４と、スイッチ２３３、２３４、２３５、及び、
２３６から構成される。データ・バス２４５は、シグマ
・デルタ変換器２２０の所望の入力信号の利得Ｇを示す
信号をスイッチ制御装置２４４に供給する。スイッチ制
御装置２４４はそれぞれ、スイッチ２３３、２３４、２
３５、及び、２３６の動作を制御するための４つの出力
２４４ａ、２４４ｂ、２４４ｃ、及び２４４ｄを備えて
いる。バス２４５から受信する利得信号に基づいて、ス
イッチ２３３、２３４、２３５、及び、２３６は、コン
デンサ２２９、２３０、２３１、及び、２３２のうち任
意の１つまたはこれらを並列に組み合わせたものに接続
して、それらに端子２４０と２４１の間の入力電圧Ｖ_in
を印加する。並列に接続されたコンデンサの組み合わせ
の電極間に蓄積された電荷Ｑ_inは、従って、入力信号の
所望の増幅に従って、Ｃ_in・Ｖ_in、２Ｃ_in・Ｖ_in、３Ｃ
_in・Ｖ_in、または、４Ｃ_in・Ｖ_inに等しくなるであろ
う。

【００８０】もう１つのコンデンサ２４５が、２つのス
イッチ２４６及び２４７を介して、コンデンサ２３８と
並列に接続されている。コンデンサ２４５の両方の電極
は、さらに２つのスイッチ２４８及び２４９を介して、
手頃なアース電源にも接続されている。ノイズ補償手段
２２８は、バス２４５からの利得信号が値を変化させる
と、これを検出し、その出力２５０ａ、２５０ｂ、２５
０ｃ、及び、２５０ｄを介して、それぞれ、スイッチ２
４６、２４７、２４８、及び、２４９の動作を制御する
ことにより、コンデンサ２３８及び２４５を互いに並列
に、または、演算増幅器２３７とアースの間で直列にす
る利得検出及びスイッチ制御装置２５０から構成され
る。

【００８１】コンパレータ２２３は、演算増幅器２３７
の出力における電圧レベルと、選択された基準電圧、こ
の場合は、アース電源との比較を行う。演算増幅器の出
力電圧がゼロ・ボルトを超えるか、または、未満である
かによって、コンパレータはその出力から＋１または−
１の値のビットを送り出す。Ｙで表示の、従って、コン
パレータ２２３によって生じたデータ・ビット・ストリ
ームの場合、論理的に低のビットに対する論理的に高の
ビットの密度が、端子２４０と２４１の間に印加される
アナログ入力電圧Ｖ_inを表している。

【００８２】フィードバック手段２２４は、ビット検出
及びスイッチ制御装置２５１、２つの端子２５２及び２
５３、スイッチ２３９、２５４、２５５、及び、２５
６、値Ｃ_refのコンデンサ２５７、及び、電源Ｖ_ref（不
図示）から構成される。制御装置２５１は、それぞれ、
スイッチ２５４及び２５５の動作を制御するための出力
２５１ａ及び２５１ｂを備えている。スイッチ２５４及
び２５５が閉じると、コンデンサ２５７の電極に電圧Ｖ
_refが印加されて、Ｃ_ref・Ｖ_refに等しい電荷Ｑ_{r ef}が生
じることになる。コンパレータ２２３の出力に生じるビ
ットが、＋１か、あるいは、−１かによって、電荷Ｑ
_refの積分は、正または負になる。電荷Ｑ_in±Ｑ_refの差
は、コンデンサ２３８の電極間に蓄積され、従って、演
算増幅器２３７によって積分される。

【００８３】最後に、出力信号増幅手段２２７は、コン
パレータ２２３の出力において生じるビット・ストリー
ムＹに含まれたデジタル情報に、バス２４５からの利得
Ｇの逆値を掛けるための論理装置から構成される。Ｘで
表示の、この計算によって生じるデジタル・ワードは論
理装置２２７の出力から供給される。

【００８４】入力信号に関連した電荷Ｑ_inがフィードバ
ックによって送り込まれる電荷Ｑ_{re f} の絶対値未満であ
る限り、シグマ・デルタ変換器２２０の安定性は保証さ
れる。この状態によって、シグマ・デルタ変換器２２０
の入力範囲が設定され、入力信号の許容可能な最大電圧
が、Ｖ_inmax＝Ｖ_ref・（Ｃ_ref／Ｎ^*Ｃ_in）によって絶対
値として得られるが、ここで、Ｎは、選択された範囲に
関して入力電圧Ｖ_inが印加されるコンデンサの数であ
る。従って、スイッチ２３３、２３４、２３５、及び、
２３６を制御して、対応する数のコンデンサ２２９、２
３０、２３１、または、２３２を選択することによっ
て、利得１、２、３、または、４で、入力信号Ｖ_inのサ
ンプリングを行うことが可能である。

【００８５】本発明のこの実施例の場合、入力信号と選
択される利得の乗算は、シグマ・デルタ変換器の入力分
岐の利得をプログラミングすることによって行われる。
この実施例におけるシグマ・デルタ・ループの消耗は、
第１の概算において、選択される利得とは無関係であ
る。変換器２２０の消耗は、選択される利得とは無関係
な、フィードバックによって送り込まれる電荷Ｑ_refに
直接関連している。同様に、積分器の偏差も、選択され
る利得とは無関係であり、従って、変換器２２０の全入
力信号範囲に関して最適になるように選択することがで
きる。

【００８６】本発明の他の実施例の場合、入力信号と所
望の利得の乗算は、別様に、例えば、プログラム可能な
電流ミラー、または、コンデンサ２２９、２３０、２３
１、及び、２３２以外の能動素子が選択される他の回路
によって実施することが可能である。

【００８７】また、本発明の他の実施例の場合、選択さ
れる利得が、１を超えるか、または、１未満になる可能
性もあれば、図８の正の整数（１、２、３、及び、４）
以外の値をとる可能性もあるのは明らかである。しか
し、利得の値として、正の整数を用いることによって、
論理装置２２７によって実施される除算の操作が単純化
される。論理装置２２７によって生じるデジタル・ワー
ドの除算に関わるのが、ワード内における単純なビット
のシフトになるように、選択される利得の値は、２の累
乗に相当する（すなわち、利得は、４、２、１、１／
２、１／４、．．．といった値をとることができる）の
が望ましい。

【００８８】積分器２２２は、アナログ入力信号と、ア
ナログ形式に再変換されたデジタル出力信号を累算す
る。例えば、入力信号レンジが、利得１にセットされる
場合、電圧Ｖ_inは、コンデンサ２２９、２３０、２３
１、または、２３２の１つに印加されるだけである。演
算増幅器２３７の出力における電圧Ｖ_ampは、Ｖ_amp＝∫
tiＧ・（Ｖ_in・Ｃ_in−Ｘ・Ｖ_ref・Ｃ_ref）になるが、こ
こで、Ｇは、１に等しく、Ｑ_inと±Ｑ_ref の間の差は、
コンデンサ２３８の電極間に蓄積される。時間ｔ１にお
いて、利得が値１から値２に変更されると、電圧Ｖ
_inが、コンデンサ２２９、２３０、２３１、または、２
３２のうちのもう１つにも印加される。この瞬間におけ
る電圧Ｖ_ampは、∫ti２（Ｖ_in・Ｃ_in−Ｘ・Ｖ_ref・Ｃ
_ref ）になる。しかし、この瞬間にコンデンサ２３８に
よって蓄積されている電荷は、やはり、∫ti（Ｖ_in・Ｃ
_in−Ｘ・Ｖ_ref・Ｃ_ref）に等しく、従って、積分器の表
示とその内容の間に不整合が生じる。

【００８９】積分器２２２の内容を新しいレンジに適合
させ、この不整合によって生じる整流ノイズを回避する
ため、スイッチ制御装置２５０は、瞬間的にスイッチ２
４７及び２４８を閉じ、これによって、コンデンサ２３
８と同じ程度までコンデンサ２４５に充電を行う。次
に、スイッチ２４７及び２４８が開き、その後、スイッ
チ２４６及び２４９が閉じる。この結果、コンデンサ２
４５は、放電し、その電荷は、コンデンサ２３８の電極
に転送される。コンデンサ２４５の値が、コンデンサ２
３８の値と同じになるように選択される場合、積分器２
２２によって蓄積される電荷は、∫ti２（Ｖ_in・Ｃ_in−
Ｘ・Ｖ_ref・Ｃ_ref）と同等になり、それに累積されるエ
ラーは、選択される利得の倍増を補償するため、倍にな
る。

【００９０】次に、利得が、時間ｔ２において、値２か
ら値１に減少するものと仮定する。時間ｔ２の直前にお
いて、コンデンサ２２９、２３０、２３１、または、２
３２のうちの２つが並列に接続され、コンデンサ２３８
によって蓄積される電荷が、∫ti2 （Ｖ_in・Ｃ_in−Ｘ・
_ref・Ｃ_ref）に等しくなる。時間ｔ２において、電圧Ｖ
_inは、これらのコンデンサの１つだけに印加される。こ
の瞬間における電圧Ｖ_amp は、∫ti（Ｖ_in・Ｃ_in−Ｘ・
Ｖ_ref・Ｃ_ref）に等しいはずである。しかし、この瞬間
にコンデンサ２３８によって蓄積されている電荷は、や
はり、２（Ｖ_in・Ｃ_in−Ｘ・Ｖ_ref・Ｃ_ref）に等しい。
この不整合を補償するため、スイッチ制御装置２５０
は、まず、スイッチ２４８及び２４９を瞬間的に閉じる
ことによって、コンデンサ２４５の放電を生じさせる。
次に、スイッチ２４６及び２４７が閉じ、コンデンサ２
４５とコンデンサ２３８が並列に接続される。コンデン
サ２４５の値が、コンデンサ２３８の値と同じになるよ
うに選択される場合、コンデンサ２３８の電極間に蓄積
される電荷は、半分になる。次に、コンデンサ２４５
は、積分器２２２から切断される。積分器２２２によっ
て蓄積される電荷は、∫ti（Ｖ_in・Ｃ_in−Ｘ・Ｖ_ref・
Ｃ_ref）と同等になり、それに累積されるエラーは、選
択される利得の半減を補償するため、半分になる。

【００９１】図８のシグマ・デルタ変換器は、積分器に
累積されたエラーに、新たに選択される利得と既に選択
された利得の比Ｒを掛けることによって、信号入力範囲
の変化によって生じる整流ノイズを補償することができ
る、特定の方法例を示すものである。この操作は、異な
る順次利得間の関係Ｒが、一定の場合、実施に必要な操
作は、累積エラーのＲによる乗算または除算だけである
ため、より簡便に実現することが可能になる。さらに、
こうした変換器において２の累乗の利得が用いられるこ
とによって、論理装置２２７が実施する算術演算が単純
化されるので、Ｒの値は、便宜上、２に等しくなるよう
にすることができる。図８のコンデンサ２３８及び２４
５の利用によって、こうした実現の実際の例が得られ
る。

【００９２】図８に関連して解説のシグマ・デルタ変換
器は、アナログ入力電圧をデジタル出力ワードに変換す
るが、本発明によるシグマ・デルタ変換器は、この応用
例に限定されるものではない。例えば、本発明は、容量
が測定され、可変出力信号に変換される応用例に適用す
ることも可能である。この場合、コンデンサ２２９、２
３０、２３１、及び、２３２の代わりに、入力信号の選
択された利得に基づいて、測定される容量に印加される
４つの所定の値を備えた電圧源を用いることが可能であ
る。

【００９３】本発明のシグマ・デルタ変換器に対する入
力信号は、積分器、この場合には、可調整電流増幅器か
ら成る入力信号増幅手段、または、抵抗器ネットワーク
に、交互に、直接供給されるアナログ電流とすることが
可能である。当該技術の熟練者には、他のバリエーショ
ン及び可能性のある適用例が明らかであろう。

【００９４】ｎビットのデジタル量をｍビットのデジタ
ル量に変換するためのマルチ・レンジ・シグマ・デルタ
変換器２７１を含むオーバ・サンプリング・デジタル／
アナログ変換器２７０の概略を示す図９には、本発明の
もう１つの応用例が例示されている。シグマ・デルタ変
換器２７１に加えて、オーバ・サンプリング・デジタル
／アナログ変換器２７０は、デジタル補間フィルタ２７
２、デジタル／アナログ変換器２７３、及び、アナログ
低域通過フィルタ２７４から構成される。

【００９５】ｎビットのデジタル・ワードから成る入力
信号Ｘが、補間フィルタ２７２に供給される。まず、補
間フィルタ２７２において、信号Ｘの補間が行われ、次
に、周波数ｆ_sでサンプリングが行われるが、ここで、
ｆ_sは、入力信号Ｘのナイキスト周波数ｆ_N よりはるか
に高い。引き続き説明するように、シグマ・デルタ変換
器２７１は、補間フィルタからの信号Ｘ１を切り取って
（truncate）ｍビットのデジタル・ワードから成る信号
Ｘ２にする、クロック周波数ｆ_s で動作するデジタル・
ノイズ整形器として利用される（ここで、ｎ＞ｍ）。切
り取りによって生じるノイズは、従って、サンプリング
周波数ｆ_s より高い周波数へリジェクト（rejecte ）さ
れる。より高い周波数にリジェクトされた切り取られた
ノイズを除去するため低域通過フィルタに通す前に、切
り取られたワードＸ２は、デジタル／アナログ変換器２
７３によってアナログ信号Ｖ１に変換される。

【００９６】入力信号のレンジの分解能を最大にするた
め、オーバ・サンプリング・デジタル／アナログ変換器
２７０は、また、シグマ・デルタ変換器２７１及びＤ／
Ａ変換器２７３に選択された利得Ｇを付与するためのバ
ス２７５を具備している。シグマ・デルタ変換器２７１
において、信号Ｘ１に利得Ｇを掛けることによって、信
号Ｘ２は、Ｄ／Ａ変換器２７３の入力レンジにより緊密
に整合する。信号Ｘ２をアナログ形式に変換してから、
Ｇで割ると、フィルタリングを施した出力信号Ｖ_out
は、デジタル入力信号Ｘを表すことになる。

【００９７】デジタル・ノイズ整形器の動作原理を説明
するため、次に、積分器２８１、切り取り器２８２、及
び、減算ブロック２３を備えたシグマ・デルタ変換器
（デジタル・ノイズ整形器）２８０の概要を示す、図１
０を参照する。積分器２８１は、デジタル・レジスタ２
８４及び加算ブロック２８５から構成される。ｎビット
のデジタル信号Ｘ_inが変換器２８０に供給される。簡単
に説明を加える。ｍビットのＹ_out 信号（ここで、ｎ＞
ｍ）が、信号Ｘ_inから減じられ、結果生じるｎビットの
信号Ｘ_diffが、積分器２８１に供給される。積分は、先
行クロック・サイクルにおけるレジスタ２８４の出力を
信号Ｘ_diffに加算し、現クロック・サイクル時に、結果
生じる合計をレジスタに一時的に記憶する。積分器から
のｎビットの信号Ｘ_intは、切り取られて、信号Ｘ_intの
ｍ個の最上位ビットから成る出力信号Ｙ_outが生じる。
信号Ｙ_outは、また、減算ブロック２８３によって入力
信号Ｘ_inから減じられたフィードバック信号をもたら
す。

【００９８】図１のシグマ・デルタ変換器と図１のデジ
タル・ノイズ整形器を比較することによって明らかなよ
うに、アナログ入力信号がｎビットのデジタル信号に置
換され、積分器２０２が純粋デジタル積分器２８１に置
換され、コンパレータ２０３が、切り取り器２８２に置
換される。Ｄ／Ａ変換器２０４の出力は、信号Ｙ_outに
置換され、これが、バスＸ_int が切り取り器２８２によ
って２つの部分に分割されるので、物理的回路を必要と
しない。最後に、信号組み合わせ装置２０６は、減算ブ
ロック２８３に置換される。

【００９９】こうして明らかなように、図１０のデジタ
ル・ノイズ整形器２８０は、機能的に、図１のシグマ・
デルタ変換器２０１と同等である。デジタル・ノイズ整
形器２８０は、ｎビットの信号Ｘ_inの補間及びオーバ・
サンプリングを行って、入力信号Ｘ_inのｍビット推定値
をもたらす出力信号Ｙ_outを発生する。サンプリング・
プロセスで生じる量子化エラーは、シグマ・デルタ変換
を実施するために用いられる積分器によって、より高い
周波数にリジェクトされる。

【０１００】図１０において、信号Ｘ_intのｍの最上位
ビットＹ_msbが、減算ブロック２８３によって、ｎビッ
トの入力信号Ｘ_inから減じられ、積分器２８１が、結果
生じる信号にＸ_intを加算する。これは、信号Ｘ_int の
（ｎ−ｍ）の最下位ビットＹ_lsbを信号Ｘ_inに直接加算
するのと同等である。図１１には、この単純化が実施さ
れたデジタル・ノイズ整形器２９０が示されている。デ
ジタル・ノイズ整形器２９０は、デジタル・レジスタ２
８４、切り取り器２８２、及び、図１の加算ブロック２
８５から構成されるが、本発明のこの実施例の場合、信
号Ｙ_msb へのオーバフローが生じ、このため、切り取り
器Ｙ_out の出力に転送されるまで、最下位ビットＹ_lsb
が累算される。

【０１０１】図８に示すシグマ・デルタ変換器２２０の
場合のように、シグマ・デルタ変換器２９０は、その入
力信号と出力信号の間における変換エラーを記憶する。
多重入力信号レンジを必要とする用途の場合、入力信号
の利得を変更すると、積分器の表示と、その内容の間に
不整合が生じるが、これは、変換エラーに新利得と旧利
得の比を掛けることによって回避することができる。

【０１０２】図１２には、図１１の変換器と、２つの乗
算ブロック２９１及び２９２から構成される、図９のマ
ルチ・レンジ・シグマ・デルタ変換器２７１の実施例が
示されている。乗算ブロック２９１は、入力信号Ｘ_inに
バス２７５からの選択された利得信号Ｇ（ｋ）を掛け
る。利得Ｇ（ｋ）の値は、変換器２７１の選択された入
力信号範囲に従って変更することが可能である。入力信
号Ｘ_inと出力信号Ｙ_outの間のエラーは、選択されたレ
ンジに基づく利得で、デジタル累算器２８４に累算され
るので、入力信号のレンジが変わると、記憶される変換
エラーに整流ノイズが混入する。この整流ノイズを回避
するため、乗算ブロック２９２は、信号Ｙ_lsb に、新利
得Ｇ（ｋ）と旧利得Ｇ（ｋ−１）の比を掛けるため、切
り取り器２８２と加算ブロック２８５の間のフィードバ
ック経路に配置される。

【０１０３】本発明にとって必須ではないが、利得の値
を２の累乗に制限すると、この乗算の実施が単純化され
る。この場合、デジタル・ワードＸ_in及びＹ_lsb のそれ
ぞれにおけるビット位置を適合する位置数だけシフトす
ることができる。好都合なことには、これは、シフト・
レジスタを用いることによって実施可能であり、利得信
号Ｇ（ｋ）、及び、Ｇ（ｋ）／Ｇ（ｋ−１）によって、
ビット位置のシフト範囲が決まる。

【０１０４】次に、積分手段２２２、コンパレータ２２
３、及び、シグマ・デルタ変換器２２０の出力信号増幅
手段２２７を備えたシグマ・デルタＡ／Ｄ変換器３００
の概略を示す図１３に関連して、本発明のもう１つの実
施例について解説することにする。これらのコンポーネ
ントの動作については、図８に関連して既述のところで
ある。さらに、シグマ・デルタ変換器３００は、信号組
み合わせ手段３０１、フィードバック信号増幅手段３０
２、レンジ設定手段３０３、及び、フィードバック手段
３０４から構成される。

【０１０５】フィードバック信号増幅手段３０２は、４
つのコンデンサ３０５、３０６、３０７、及び、３０８
から構成される。コンデンサ３０５、３０６、３０７、
及び、３０８の電極の一方が、それぞれ、スイッチ３０
９、３１０、３１１、及び、３１２の片側に接続されて
いる。スイッチ３０９、３１０、３１１、及び、３１２
のもう片側は、共に、スイッチ２５６を介して演算増幅
器２３７の非反転入力に接続されている。端子２５２及
び２５３に生じる電圧Ｖ_ref は、コンデンサ３０５、３
０６、３０７、及び、３０８の１つ以上に印加される。
コンデンサ３０５、３０６、３０７、及び、３０８は、
それぞれ、同じ値Ｃ_ref であることが望ましい。

【０１０６】レンジ設定手段３０３は、スイッチ制御装
置３１３、及び、スイッチ３０９、３１０、３１１、及
び、３１２から構成される。スイッチ制御装置３１３
は、それぞれ、スイッチ３０９、３１０、３１１、及
び、３１２の動作を制御するための４つの出力３１３
ａ、３１３ｂ、３１３ｃ、及び、３１３ｄを備えてい
る。スイッチの動作は、コンデンサ３０５、３０６、３
０７、及び、３０８の任意の１つまたは組み合わせが、
並列に接続されて、電圧Ｖ_ref が印加されるように、バ
ス２４５からの利得信号に基づいて、選択的に制御され
る。並列に接続されたコンデンサの電極間に蓄積される
電荷は、従って、バス２４５に生じる利得に従って、Ｃ
_ref・Ｖ_ref、２Ｃ_ref・Ｖ_ref、３Ｃ_ref・Ｖ_ref、また
は、４Ｃ_ref・Ｖ_refに等しくなる。

【０１０７】端子２４０と２４１の間に生じる入力信号
Ｖ_inは、スイッチ２４２及び２４３によって、値Ｃ_inの
コンデンサ３１４に印加される。Ｖ_in ^*Ｃ_inに等しい電
荷Ｑ_{i n}が、コンデンサＣ_in の電極間に生じることにな
る。この電荷は、スイッチ２３９を介して、演算増幅器
２３７の非反転入力に印加される。

【０１０８】フィードバック手段３０４は、制御装置３
１５、端子２５２、及び、２５３、スイッチ２３９、２
５４、２５５、及び、２５６、及び、電圧源Ｖ_ref から
構成される。制御装置３１５は、コンパレータ２２３か
らのビット・ストリームにおけるデジタル情報に、バス
２４５における利得の逆値を掛けることによって得られ
る、出力信号増幅手段２２７におけるデジタル・ワード
を検出する。制御装置３１５は、それぞれ、スイッチ２
５４及び２５５の動作を制御するための出力３１５ａ及
び３１５ｂを備えている。

【０１０９】コンパレータ２２３の出力に生じるビット
が、＋１か、あるいは、−１かということ、及び、所望
の利得Ｇに従って、スイッチ２５４及び２５５の動作を
制御することによって、電荷Ｇ・Ｑ_refには、正または
負の積分が施される。電荷Ｑ_{i n}±Ｇ・Ｑ_refが、コンデ
ンサ２３８の電極間に蓄積され、従って、演算増幅器２
３７によって積分されることになる。

【０１１０】図８に関連して前述のように、シグマ・デ
ルタ変換器３００は、電荷Ｑ_inがフィードバック電荷Ｑ
_ref の絶対値未満である限り安定している。絶対値とし
て、入力信号Ｖ_inの許容可能な最大電圧は、Ｖ_inmax＝
Ｖ_ref・（Ｎ・Ｃ_ref／Ｃ_in ）によって得られるが、こ
こで、Ｎは、フィードバック電圧Ｖ_ref が印加されるコ
ンデンサの数である。従って、入力信号Ｖ_inに関する入
力信号レンジは、並列に接続されたコンデンサ３０５、
３０６、３０７、及び、３０８の数Ｎに従って選択する
ことが可能である。

【０１１１】前述のように、積分器２２２のコンデンサ
２３８は、アナログ入力信号と、アナログ形式に再変換
されたデジタル出力信号の間の差を累算する。入力信号
レンジが変更された瞬間、入力信号Ｖ_inとコンデンサ２
３８に蓄積された定量化エラーとの不整合のために、図
８に示すシグマ・デルタ変換器２２０に整流ノイズが混
入した。このノイズは、蓄積された定量化エラーに新利
得と旧利得の比を掛けることによって回避された。

【０１１２】しかし、図８に示す本発明の実施例の場
合、積分器２２２は、選択される利得とは関係なく、定
量化エラーを累算する。入力信号範囲の選択は、シグマ
・デルタ変換器３００の入力分岐ではなく、そのフィー
ドバック分岐の利得をプログラミングすることによって
行われるので、演算増幅器２２２の出力Ｖ_amp は、Ａ
（∫^t1ｅ（ｔ）．ｄｔ）に等しいが、ここで、Ａは、入
力信号Ｖ_inの固定利得を表している。入力信号の利得
と、シグマ・デルタ変換器の積分器に累算されたエラー
との間における不整合、及び、これによって、結果生じ
る整流ノイズは、従って、回避されることになる。

【０１１３】図１３のシグマ・デルタ変換器３００は、
ｎビットのデジタル信号をｍビットのデジタル信号に変
換するデジタル・ノイズ整形器の形で実現することも可
能である。図１４には、デジタル累算器２８４、及び、
図１２の加算ブロック２８５、さらに、プログラマブル
切り取り器３２１を備えた、こうしたシグマ・デルタ変
換器３２０の概略が示されている。信号Ｙ_lsb におけ
る、従って、その相補信号Ｙ_msb におけるビット数は、
それに付与される選択利得Ｇの値に応答して、切り取り
器３２１によって変更されるので、変換器３２１のフィ
ードバック分岐のプログラミングが可能になる。入力信
号レベルが弱い場合、変換器３２１の感度は、累算され
る最下位ビット数を減らすことによって、従って、信号
Ｘ１の最上位ビットに対して、これらのビットをより迅
速にオーバフローさせることによって、高めることが可
能である。累算器は、常に、変換器３２０について選択
されるレンジには関係なく、入力信号Ｘ_inと出力信号Ｙ
_out の間の差を累算するので、選択レンジの変更時に、
累算器２８４に記憶されるデジタル値を更新する必要が
ない。

【０１１４】図１４のシグマ・デルタ変換器３２０に
は、図１２に示すシグマ・デルタ変換器２７１と比べる
と、より簡単に実現されるという利点があるのは、明ら
かである。

【０１１５】閉ループをなすオーバ・サンプリング・デ
ジタル／アナログ変換器３３０の概略を表した、図１５
には、本発明のシグマ・デルタ変換器のもう１つの応用
例が示されている。オーバ・サンプリングＤ／Ａ変換器
３３０は、Ｄ／Ａ変換器３３１及び積分ブロック３３２
から構成される直接分岐と、アナログ／デジタル変換器
３３３から構成されるフィードバック分岐を備えてい
る。低域通過フィルタ３３４は、積分器３３２の出力に
おける電圧から高周波ノイズを除去する。全てのサーボ
・システムの場合と同様、シグマ・デルタ変換器３３０
の精度は、本質的に、そのフィードバック分岐によって
決まる。シグマ・デルタ変換器３３０は、精密なＡ／Ｄ
変換器３３３及びより基本的なＤ／Ａ変換器３３１を用
いて、実現することができる。従って、マルチ・レンジ
用途の場合、例えば、図８及び１３に関連して解説のよ
うな本発明のシグマ・デルタ変換器は、Ａ／Ｄ変換器３
３３に用いるのが理想的に適している。

【０１１６】本発明のシグマ・デルタ変換器のＳＮ比が
最良になるようにするには、選択される利得を最適化す
ることが望ましい。選択利得が大きすぎる場合、入力信
号またはフィードバック信号が所定の振幅で通過する
と、変換器の飽和が生じる。この結果、信号に「クリッ
ピング」が生じ、出力信号に歪みが生じる。一方、選択
利得が小さすぎる場合、変換器の機能は、分解能が不十
分になり、ＳＮ比が低くなる。

【０１１７】図１６には、図８のシグマ・デルタ変換器
２２０、及び、利得コントローラ３４０の概略が示され
ているが、同じ原理を本発明の他の実施例に用いられる
利得コントローラの実現に適用することも可能である。
利得コントローラ３４０は、信号Ｖ_inの振幅を測定する
が、そのエネルギを交互に測定することも可能である。
この測定された振幅に従って、コントローラ３４０は、
シグマ・デルタ変換器２２０による入力信号範囲の設定
における利用に備えて、バス２４５における利得Ｇの値
を増減させる。当該技術の熟練者には簡単に実現できる
ので、コントローラ３４０についての詳細な説明は行わ
ないが、例えば、しきい値検出器を備えた混合アナログ
／デジタル回路、コンパレータ、シュミット・トリガ、
低域フィルタ、及び、低分解能Ａ／Ｄ変換器の全て、ま
たは、いずれかから構成することが可能であり、こうし
た回路によって、入力信号レベルが検証され、その結
果、変換器２２０の範囲選択手段に対して、選択された
範囲を表す信号を送ることによって、変換器２２０の感
度が調整される。

【０１１８】図１７には、図８のシグマ・デルタ変換器
２２０が、変換器２２０の出力における信号レベルを測
定する、利得制御装置３５０によって制御される、代替
実施例が示されている。必要とされる回路構成は、ほぼ
完全にデジタルであるため、これによって、利得コント
ローラ２２０は、図１６における利得コントローラ３４
０の追加アナログ回路構成の利用を回避する。

【０１１９】最後に、当該技術の熟練者には明らかなよ
うに、本発明の適用分野は、可変利得入力ステージを含
む回路に限定されるものではなく、一般に、検知される
入力量の振幅を予測可能に変えることができ、その変更
が、利得の変化に匹敵する効果を及ぼす全ての構成に拡
張される。一般的には、本発明は、信号の振幅が、妨
害、処理回路特性の変化等の結果生じる利得の変化に匹
敵する、予測可能または検出可能な変更を受ける場合に
は、やはり適用可能であると言うこともできる。

【図面の簡単な説明】

【図１】 既存のシグマ・デルタ変換器の略ブロック図
である。

【図２】 既存のマルチ・レンジ変換器の略ブロック図
である。

【図３】 可変利得（または増幅／減衰率）を有する入
力ステージに関連した、本発明によるアナログ信号処理
回路の基本概略図である。

【図４】 本発明による処理回路の一例を構成する連続
２次帯域通過／低域通過フィルタの概略図である。

【図５】 本発明の第１の特定の実施例に従って、図４
の２つのフィルタ・コンデンサの一方と連係する過渡抑
制手段を示す図である。

【図６】 本発明の第２の特定の実施例に従って、図４
のフィルタのコンデンサ２４ｂと連係する過渡抑制手段
を示す図である。

【図７】 容量検出に関連した、本発明による処理回路
の基本概略図である。

【図８】 本発明による多重入力範囲を備えたシグマ・
デルタ・アナログ／デジタル変換器の略回路図である。

【図９】 多重入力範囲を備えた、開ループのオーバ・
サンプリング・デジタル／アナログ変換器の略回路図で
ある。

【図１０】 ｎビットのデジタル信号をｍビットのデジ
タル信号に変換するためのシグマ・デルタ変換器の概略
図である。

【図１１】 図１０のシグマ・デルタ変換器の単純化さ
れた略図である。

【図１２】 図９のデジタル／アナログ変換器に用いら
れる、本発明によるシグマ・デルタ変換器の概略図であ
る。

【図１３】 本発明による多重入力範囲を有するもう１
つのシグマ・デルタ・アナログ／デジタル変換器の略回
路図である。

【図１４】 本発明に従って、ｎビットのデジタル信号
をｍビットのデジタル信号に変換するもう１つのシグマ
・デルタ変換器の概略図である。

【図１５】 本発明によるシグマ・デルタ変換器から構
成される、閉ループのオーバ・サンプリング・デジタル
／アナログ変換器の略ブロック図である。

【図１６】 本発明によるシグマ・デルタ変換器に用い
られる利得制御システムの略ブロック図である。

【図１７】 本発明によるシグマ・デルタ変換器に用い
られる自動利得制御システムの略ブロック図である。

【符号の説明】

２…信号処理回路、４…第１の可変利得ステージ、６…
利得制御手段・過渡抑制手段混合ブロック、８…第２の
可変利得ステージ、２４…コンデンサ、２８…相互コン
ダクタンス増幅器、３０…コンデンサ、３２…演算増幅
器、３５…乗算器、３７…抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エンリケ・マルセロ・ブルーメンクラン ツ スイス国 シイエイチ−2000 ヌーシャ テル・リュ デ パルク・73 (56)参考文献 特開 昭52−153480（ＪＰ，Ａ) 特開 平２−170723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 15/08 H03G 1/00 - 3/34 H03M 3/04

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力として検出する、または、受信する
   可変量に応答して、可変出力信号を発生し、信号に可変
   増幅／減衰率を付与するステージと連係しているか、ま
   たは、そうした付与を行う入力センサー（４、１００）
   を備え、さらに、特に状態変数によって決まる応答特性
   を示すシグマ・デルタ帯域通過変調器において、前記可
   変増幅／減衰率の修正によって通常生じることになる過
   渡状態を抑制するための手段が含まれ、その過渡状態を
   抑制するための手段が、可変増幅／減衰率の前記修正に
   正比例するように、前記状態変数の値を修正することを
   特徴とするシグマ・デルタ帯域通過変調器。
2. 【請求項２】 可変利得増幅／減衰を施す入力ステージ
   を備え、応答特性が状態変数によって決まる、可変入力
   信号に応答して可変出力信号を発生するシグマ・デルタ
   変換器において、前記入力ステージの利得を修正するこ
   とによって通常生じる過渡状態を抑制するための手段が
   含まれ、その過渡状態の抑制手段が、前記利得の修正に
   正比例するように前記状態変数の値を修正することを特
   徴とするシグマ・デルタ変換器。
3. 【請求項３】 請求項１記載のシグマ・デルタ帯域通過
   変調器において、可変入力信号を可変出力信号に変換す
   るシグマ・デルタ変換器を備え、このシグマ・デルタ変
   換器が、 前記入力信号からの前記出力信号に加算または減算を施
   して、組み合わせ信号が得られる信号組み合わせ手段
   （２２１）と、 前記組み合わせ信号の時間的値を表す量を記憶するため
   のエラー記憶手段（２３８）を備え、積分信号を発生す
   るように前記組み合わせ信号を積分する積分手段と、 前記積分信号と１つ以上の既定のレベルを比較して、前
   記出力信号を発生する比較手段と、 前記出力信号を表すフィードバック信号を前記組み合わ
   せ手段に供給するフィードバック手段と、 第１の値と少なくとも第２の値の間において、前記増幅
   ／減衰率を変更するための範囲設定手段（２２６）と、 前記増幅／減衰率の逆値によって前記出力信号を増幅す
   るための手段（２７）と、 前記増幅／減衰率が、前記第１の値から前記第２の値に
   変更される場合、前記記憶されている量に、前記第２の
   値と前記第１の値の比をかけるためのノイズ補償手段
   （２８）を有することを特徴とするシグマ・デルタ帯域
   通過変調器。
4. 【請求項４】 請求項３記載のシグマ・デルタ帯域通過
   変調器を含むオーバ・サンプル値デジタル／アナログ変
   換器（２７０）はデジタル入力信号のサンプリングを行
   って、ｎビットのサンプル値信号を供給するための補間
   フィルタ（２７２）と、 前記デジタル入力信号を表したアナログ信号を供給する
   基本デジタル／アナログ変換器（２７３）が設けられて
   いて、 前記シグマ・デルタ変換器（２７１）が、前記ｎビット
   のサンプル値信号を受信して、前記サンプル値信号を表
   したｍビットのノイズ整形信号を前記基本デジタル／ア
   ナログ変換器（２７３）に供給することを特徴とするオ
   ーバ・サンプル値デジタル／アナログ変換器。
5. 【請求項５】 請求項３記載のシグマ・デルタ帯域通過
   変調器を含むオーバ・サンプル値デジタル／アナログ変
   換器（３３０）は、デジタル差信号をアナログ差信号に
   変換するためのデジタル／アナログ変換器（３３１）
   と、前記アナログ差信号を積分して、アナログ出力信号
   を発生するための積分器（３３２）を備える入力分岐回
   路と、 前記アナログ出力信号をデジタル・フィードバック信号
   に変換するためのシグマ・デルタ・アナログ／デジタル
   変換器（３３３）を備えるフィードバック分岐回路と、 アナログ入力信号と前記フィードバック信号を組み合わ
   せて、前記組み合わせ信号を発生するための信号組み合
   わせ手段が設けられていることを特徴とするオーバ・サ
   ンプル値デジタル／アナログ変換器（３３０）。