KR20030036677A

KR20030036677A - 파이프라인 아날로그 디지털 컨버터

Info

Publication number: KR20030036677A
Application number: KR20037001767A
Authority: KR
Inventors: 로자엔겔
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-06-08
Filing date: 2002-06-05
Publication date: 2003-05-09
Also published as: EP1442525A2; WO2002101931A2; WO2002101931A3; US6839016B2; US20040189500A1; JP2004533187A

Abstract

AD-컨버터 단의 캐스케이드를 포함하는 파이프라인 AD 컨버터로, 이에 따라 아날로그 입력 신호의 에러-감소된 디지털 표현을 생성하기 위하여 캐스케이드의 전(former) 단에 의해 생성되는 샘플링 잡음는 캐스케이드의 다음 단에 의해 AD-컨버팅되고, 디지털 신호는 결합된다. 입력 신호를 동기 ∑△ 변조기 및 비동기 ∑△ 변조기에 인가하고, ∑△의 출력 신호를 비교하는 것은 샘플링 잡음를 생성한다.

Description

파이프라인 아날로그 디지털 컨버터{PIPELINE AD CONVERTER}

동기 ∑△ 변조기는 1-비트 AD-컨버터이다. 이러한 종류의 AD-컨버터는 비선형 왜곡을 가지지 않고, 결과적으로 잠재적으로 넓은 다이나믹 레인지(range)를 가지는 이로운 점을 가진다. 실제로, 다이나믹 레인지는 공급 전압의 레벨에 의해서만 상한을 갖게 된다(upper-limited). 그러나, 이러한 AD-컨버터들은 특히, 샘플 레이트가 나이키스트(Nyquist) 레이트에 상대적으로 가까울 때, 신호 대 잡음 비(signal to noise rate)가 더 열악하다는 단점을 가진다. 이러한 단점은 높은 샘플링 레이트를 선택함으로써 극복될 수 있다. 예를 들면, 20kHz의 대역폭과 44.1kHz의 나이키스트 레이트를 가지는 오디오 신호로는, 우수한 신호 대 잡음 비는 2.8MHz의 샘플링 레이트, 즉, 64의 오버샘플링 레이트로 획득된다. 그러나, 신호 대역폭이 5MHz의 대역폭과 13.5MHz의 나이키스트 레이트를 가지는 비디오 신호와 같이 실질적으로 더 클 때, 64의 오버샘플링 레이트는 864MHz의 샘플링을 의미할 것이고, 이는 현존 반도체 기술에 있어 다루기 어렵다.

발명의 개요

∑△ 변조기의 파이프라인이 이러한 문제를 해결할 수 있다. 샘플 레이트는 상대적으로 낮아, 가령 5MHz 대역폭 신호에 대해 108MHz, 즉, 8의 오버샘플링 레이트일 수 있다. 에러 신호는 감산기에 의해 도출될 수 있고, 이는 ∑△ 변조기의 디지털 출력에서 아날로그 입력 신호를 뺀다. 파이프라인의 제 1 단에 의해 생성되는 상대적으로 큰 기저대역 에러 신호는 제 2 단에서 AD-컨버팅되고, 그렇게 디지털화된 에러 신호는 디지털 복원 경로에서, 제 1 단에서의 아날로그 프로세싱에 대해 반대로(reciprocally) 프로세싱되고, 디지털 출력 신호에서 제 1 단의 에러 신호를 소거(cancel)하기 위하여 차후에 사용된다. 제 2 단에 의해 생성되는 더 작은 기저대역 에러 신호는 캐스케이드의 제 3 단에서 디지털화되고, 적당한 디지털 신호 프로세싱 이후에, 디지털 출력 신호에서의 제 2 에러를 소거하기 위하여 차후에 사용되고, 나머지 단들도 이와 유사하다. 이러한 방법에서, AD 컨버터는 더 많은 단이 사용될수록 더 작은 잡음 레벨로 획득되고, 그러면서도 1-비트 AD 컨버터의 사용에 있어 고유한 이로운 점은 유지된다.

그러나, 종래 기술의 에러 생성기에 의해서는 큰 정확도로 기저대역 에러를 도출하기 어려운 것으로 나타나 있다. 디지털 복원 경로에서 에러의 완전한 소거를 얻는 것은 큰 정확도를 요구한다. 소거를 더 원할 수록, 정밀도는 더 높아야 한다. 제한된 정확도는 잔여 에러를 가져오고, 이는 제안된 방법에 의해 소거될 수 없다. 그러므로, 정확도는 이상적으로 획득된 기저대역 에러와 실질적으로 획득된 기저대역 에러 사이의 차가 적어도 기저대역 에러 자체보다 더 작은 크기 정도의 자리수를 가지는 크기가 되도록 되어야 한다. 정확성의 부족에 대한 이유들 중 하나의 이유는 잡음 성분보다 더 클 수 있는 기저대역 에러 신호에서의 신호 관련 성분(signal related component)의 출현이다. 그러므로, 신호 관련 에러 성분이 제거된다면, 이 단을 오버로딩(overloading)하기 이전에 캐스케이드의 제 2 단에 인가될 수 있는 신호의 최대 크기는 그것이 될 수 있는 것보다 더 작게 된다. 제 2 단계의 샘플링 잡음의 영향을 가능한 한 작게 하기 위해 기저 대역의 오류 신호가가능한 한 큰 제 2 단계를 구동하는 것이 바람직하기 때문에 이는 불행한 일이다. 이러한 영향이 더 커질수록, 원하는 성능 명세를 획득하기 위해 캐스케이드에 더 많은 단계가 필요하다. 정확도를 제한하는 주요 원인은 이러한 단계 자체의 감산이다. 이상적으로는, 감산기의 2개의 입력 중의 하나는 잡음 없는 아날로그 입력 신호이어야 하며 다른 하나는 동일한 신호에 에러가 더해지되, 여기에서의 에러는 오직 샘플링 잡음이며 그 결과는 오직 샘플링 잡음의 생성을 초래하는 감산일 것이다. 실제적으로는 신호 성분의 두 크기가 동일하도록 감산기로의 두 입력의 신호 경로를 설정하는 것은 어려운 일이다. 이에 대한 한가지 원인은 이러한 두 신호의 특성 차이-하나는 특성상 아날로그 신호이고 다른 하나는 이중 파형을 가진 신호임-에 있다. 일반적으로 전압을 전류로 변환하는 변환기는 감산기를 형성하는데 사용된다. 이러한 전압-전류 변환기의 변환 결과는 아날로그 파형과 이중 파형에서 상당히 상이하다. 이 결과로 바람직하지 않은 신호 관련 성분을 갖는 기저 대역 에러 신호를 생성하게 된다. 파이프라인 AD 변환기의 에러 신호 생성기의 출력에서의 입력 신호 관련 성분의 레벨을 충분히 감소시키고자 하는 것이 본 발명의 목적이므로, 본 발명의 파이프라인 AD 변환기는 상기 에러 신호 생성기가 AD 변환기 단계의 아날로그 입력과 접속된 입력을 가지는 비동기화(asynchronous) ∑Δ변조기와, 동기화(synchronous) 및 비동기화 ∑Δ변조기의 출력으로부터 신호를 감산하기 위한 수단과, 감산의 결과물을 로우 패스 필터링하고 필터링된 신호를 에러 신호로 캐스케이드의 다음 AD 변환기 단계의 아날로그 입력에 인가하기 위한 수단을 포함한다는 점에서 특징을 가진다.

비동기화 ∑Δ 변조기는 그 자체로 본 기술 분야(IEEE Transactions on Circuits and Systems, pp.907-914, vol.44, no 11, November 1997)에서 잘 알려져 있다. 비동기화 ∑Δ 변조기의 구조는 클럭 펄스가 후자의 비교기(comparator)를 제어하고 전자의 비교기를 제어하지 않는다는 점을 제외하고는 동기화 ∑Δ 변조기의 구조와 상당히 동일(일치)한 것이 바람직하다. 동기화 ∑Δ 변조기의 출력 신호는 입력 신호에 선형적으로 비례하는 듀티 사이클인 방형파(square wave)이다. 동기화 ∑Δ 변조기와 대조하면, 방형파 신호에서의 부호 변환점의 시간-연속 특성을 통해 모든 아날로그 특성이 유지되기 때문에, 비동기화 ∑Δ 변조기는 양자화 잡음의 지배를 받지 않는다. 그러므로 이상적인 비동기화 변조기의 출력 신호는 입력 신호의 완전한 복제로 간주될 수 있다. 즉, 출력 신호 스펙트럼의 저주파수 부분은 입력 신호 스펙트럼과 일치한다. 반면에, 동기화 및 비동기화 ∑Δ 변조기가 이상적이지 않고 서로 일치할 때(전자의 클럭 동기화는 다루지 않음), 두 변조기의 출력에서의 입력 신호 성분은 상당히 일치한다. 따라서, 본 발명에 따라 두 변조기의 출력신호가 서로 감산되고 로우 패스 필터링되면, 변조기의 입력 신호 성분은 서로에 대하여 작업을 소거하고 오직 동기화 ∑Δ 변조기에 의해 전달된 양자화 잡음만이 잔류한다. 비동기화 ∑Δ 변조기를 사용하는 또 다른 장점은 동기화 변조기에서와 같이, 이용 가능한 공급 전압에 의해 판정된 비동기화 변조기의 전체 다이나믹 레인지(dynamic range)가 비선형 왜곡(non-linear distortion)의 문제없이 활용될 수 있다는 것과, 비동기화 신호와 동기화 신호의 전환된 특성으로 인해 가산과 감산 등의 요구되는 동작이 더 큰 정확도로 실행될 수 있다는 것이다. 양호한 정확도를 획득하기 어려운 2 번째 이유는 감산기의 두 입력 신호 사이에 위상 시프트(phase shift)가 있다는 점 때문이다. 이 위상 시프트는 동기화 SD 변조기로부터의 샘플 지연에 의해 유발된다. 그러므로 입력 신호 성분의 소거를 더 증진하기 위해서는 본 발명의 파이프라인 AD 변환기는 동기화 ∑Δ 변조기의 지연을 보상하기 위해 비동기화 ∑Δ 변조기의 출력에서의 지연 수단으로 더욱 설명되어야 한다.

정확도를 제한하는 3번째 원인은 감산기의 변환 이득이다. 감산기로의 두 입력을 이상적인 크기로 일치시킨 경우라고 해도, 감산기의 입력과 출력 사이에서 잡음의 유효 이득을 설정하는데 어려움이 있다. 이러한 이득의 역(inverse)가 디지털 복원 경로에서 실행되어야 하기 때문에 이득은 정확하게 알려져야 한다. 정확하게 알려진 전달 이득을 가진 감산기를 설계하는 것은 아직도 용이한 작업이 아니다. 디지털 필터-이들의 진폭과 주파수 특성은 정확하게 미리 설정될 수 있음-와 대조하면, 이러한 특성이 대량 생산 스프레드 하의 집적 회로 소자의 값에 매우 의존하기 때문에 아날로그 필터의 특성은 정확하게 미리 설정될 수 없다. 그러므로 더욱 더 작동의 정확성을 증가시키기 위해서, 본 발명에 따른 AD 변환기는 에러 신호 생성기의 진폭과 주파수 특성을 제어하기 위한 제어 단과, 상기 제어 단을 제어하기 위한 조절기를 포함하는 상기 에러 신호 생성기에 의해 특징지어질 수 있을 것이다. 집적된 회로 소자의 절대값이 크게 분포되고 알려지지 않았다고 해도, 동일한 집적 회로 칩 내의 동일한 구조의 일치된 회로 요소 사이의 상대 분포는 훨씬 낮다. 이는 조절기가 에러 신호 생성기의 제어 단과 일치하는 더미(dummy) 제어 단과, 제어 신호에 의해 미리 결정된 값으로 상기 더미 단의 진폭과 주파수 특성을 제어하기 위한 수단과, 이러한 제어 신호를 AD 변환기 단의 캐스케이드에서 에러 신호 생성기의 제어 단에 인가하기 위한 수단을 포함한다는 점에서 더 특징지어지는 본 발명의 파이프라인 AD 변환기에 유용하게 사용될 수 있을 것이다. 이러한 종류의 매우 신뢰성 있고 간단한 조절기는 발진 신호(oscillatory signal)를 생성하는 발진기(oscillator)를 구성하기 위해 상기 더미 제어 단이 피드백 된다는 점과, 한 제어 신호가 상기 제어 단의 이득을 제어하기 위한 발진 신호의 진폭으로부터 파생된다 점과, 다른 제어 신호가 상기 제어 단의 주파수 특성을 제어하기 위한 진동 신호의 주파수로부터 파생된다는 점에서 특징을 가진다. 이러한 종류의 제어는 적절하게 발진하는 회로의 이득이 진폭에 무관하게, 정확히 발진 신호의 수치 값을 가지는 특성에 의존한다. 진폭은 적절한 발진을 확인하기 위한 가변 이득 단을 위한 제어 신호를 생성하기 위해 사용된다. 제 2 제어 메카니즘에 의해 발진 주파수가 정확하게 알려진 값으로 설정된다면, 주파수와 이득은 에러를 생성하는 주파수 특성과 주파수 특성 전체의 한 기준점에서 모두 정확하게 설정된다.

본 발명은 AD-컨버터 단의 캐스케이드를 포함하는 파이프라인 AD-컨버터에 관한 것이며, 상기 단의 각각은 아날로그 입력과, 디지털 출력 그리고 상기 아날로그 입력에 결합되는 입력 및 상기 디지털 출력에 결합되는 출력을 가지는 ∑△ 변조기를 구비하고, 마지막 단을 제외하고 캐스케이드의 각 AD-컨버터 단은 상기 아날로그 입력에 인가되는 신호와 상기 디지털 출력으로부터 도출되는 신호로부터 기저 대역 에러 신호를 생성하기 위한 그리고 캐스케이드에서 다음 AD-컨버터 단의 아날로그 입력에 기저 대역 에러 신호를 인가하기 위한 에러 신호 생성기를 추가적으로 포함하고, 파이프라인 AD-컨버터는 AD-컨버터 단의 디지털 출력을 수신하고, 거기서, 캐스케이드에서 제 1 단의 아날로그 입력에 인가되는 아날로그 신호의 에러-감소된 디지털 표현으로부터 생성하는 디지털 신호 복원 경로(digital signal reconstruction path)를 추가적으로 포함한다. 이러한 파이프라인 AD-컨버터는 IEEE Journal of Solid State Circuits, Vol.sc-22, no.6, December 1987, pp. 921-929에서 Y. Matsuya et al. 의 A-to-D Conversion Technology Using Triple-Integration Noise Shaping에 개시되어 있다.

본 발명은 첨부된 도면을 참조하여 더 설명될 것이다.

도 1은 파이프라인 AD-컨버터의 동작 원리를 설명하기 위한 회로도이다.

도 2는 본 발명에 따른 파이프라인 AD-컨버터이다.

도 3은 본 발명에 따른 파이프라인 AD-컨버터의 하나의 AD-컨버터 단의 더상세한 다이어그램이다.

도 4는 본 발명에 따른 파이프라인 AD-컨버터에서 사용하기 위한 조절기(regulator)의 제 1 실시예이다.

도 5는 본 발명에 따른 파이프라인 AD-컨버터에서 사용하기 위한 조절기의 제 2 실시예이다.

도 1의 파이프라인 AD-컨버터는 캐스케이드(cascade)에 AD-컨버터 단 ST₁, ST₂및 ST₃을 포함한다. 실제로, 캐스케이드는 하나 이상의 어떤 수의 단을 포함할 수 있다. 제 1 단은 아날로그 입력 A₁과, 디지털 출력 D₁및 동기 ∑△ 변조기 SM₁-그 입력은 단의 아날로그 입력 A1에 결합되고, 그 출력은 단의 디지털 출력 D₁에 결합됨- 를 포함한다. 단은 에러 신호 생성기 EG₁을 추가적으로 포함하며, 단의 아날로그 입력과 디지털 출력을 감산하기 위한 감산기 S₁과, 감산의 결과를 로우 패스 필터링하고, 그렇게 로우 패스 필터링된 결과를 제 2 AD-컨버터 단 ST₂의 아날로그 입력 A₂에 인가하기 위한 아날로그 로우 패스 필터 F1을 포함한다. 제 2 단 ST₂는 제 1 단과 구조적으로 동일하고, 이러한 제 2 단의 요소들은 1만큼 증가된 서브스크립트를 제외하고, 단 ST₁의 요소들과 동일한 참조 부호를 가진다. 마지막 단 ST₃은 동기 ∑△ 변조기 SM₃을 가지고, 이 단의 아날로그 입력 A₃과 디지털 출력 D₃사이에 연결된다.

동작시, 광대역 에러는 ∑△ 변조기 SM₁에서 발생한다. 본 명세서에서 "제 1 에러"라고도 불리는 이러한 에러는 출력 D₁에서 코딩된 디지털 신호와 입력 A₁에서 아날로그 입력 신호 사이의 차를 얻는 감산기 S₁에 의해 에러 신호 생성기 EG₁에서 도출된다. 제 1 에러 신호는 필터 F₁에서 로우 패스 필터링되고, 제 2 단 ST₂에서 다시 코딩된다. 제 2 ∑△ 변조기 SM₂에서 변조의 결과는 코딩된 제 1 에러 플러스(plus) 제 2 변조기 SM₂에서 나오는 제 2 에러이다. 이러한 제 2 에러는 제 2 에러 생성기 EG₂에서 도출되고 필터링되며 제 3 ∑△ 변조기 SM₃으로 인가된다. 아날로그 입력 A₁에 인가되는 원래의 아날로그 입력 신호의 에러 감소된 디지털 복원를 도출하기 위하여, 단의 출력 D₁, D₂및 D₃에서 디지털 신호는 디지털 복원 경로 R에서 프로세싱되고 결합된다.

이러한 아날로그 입력 신호가 S로, 필터 F₁및 F₂의 전달 함수가 H로, 그리고 감산기 S₁및 S₂의 출력에서 필터링되지 않은 에러 신호가 e₁및 e₂각각으로 표시된다면, 제 1 단의 출력 D₁에서의 코딩된 출력 신호는 S+e₁이고, 감산기 S₁의 출력은 e₁이며 필터 F₁의 출력은 e₁.H가 된다. 그 후, 제 2 단의 출력 D₂에서 코딩된 신호는e₁.H+e₂이고, 감산기 S₂의 출력에서의 신호는 e₂이고, 로우 패스 필터 F₂의 출력에서의 신호는 e₂.H가 된다. 제 3 단의 출력 D3에서의 코딩된 신호는 e₂.H+e₃이며, 여기서 e₃은 제 3 ∑△ 변조기 SM₃에서 생성되는 에러이다.

디지털 복원 경로 R은 아날로그 로우 패스 필터 F₂의 전달 함수에 대해 역(reciprocal)인 전달 함수를 가지는 디지털 하이 패스 필터 G₂를 포함한다. 제 3 단 ST₃에서의 코딩된 출력 신호는 필터 G₂에 인가된다. 필터 G₂의 출력은 감산기 T₂에서 단 ST₂의 디지털 출력으로부터 감산되고, 이 감산의 결과는 디지털 하이 패스 필터 G₁에 인가된다. 이 필터는 아날로그 로우 패스 필터 F₁의 함수에 역인 전달 함수를 가진다. 필터 G₁의 출력은 감산기 T₁에서 단 ST₁의 디지털 출력으로부터 감산되고, 이 감산의 결과는 전체 장치의 디지털 출력을 구성한다. 위에서 설명되어 있는 바와 같이, 필터 F₁및 필터 F₂모두가 전달 함수 H를 가질 때, 필터 G₁및 G₂모두는 전달 함수 H^-1을 가져야 한다. 위에서 주어진 것처럼, 필터 G₂의 입력 신호는 e₂.H+e₃이고, 필터 G₂의 출력은 (e₂.H+e₃).H^-1=e₂+e₃.H^-1이다. 이것은 T₁에서 단 ST₂의 출력으로부터 감산되고 (e₁.H+e₂)-(e₂+e₃.H^-1)=e¹.H-e₃.H^-1을 제공한다. 이 신호는 필터 G₁에 의해 하이 패스 필터링되고, 그것의 출력에서 (e₁.H-e_3.H^-1)=e₁-e₃.H^-2를 제공하고, 이 하이 패스 필터링된 신호는 T₁에서 단 ST₁의 출력으로부터 감산되고, (S+e₁)-(e₁-e₃.H^-2)=S+e₃.H^-2를 제공한다. 그러므로, 출력 신호에서 마지막 단의 에러만 남는다. 이러한 에러는 원래의 에러 e₁보다 실질적으로 더 작으며, 필터 F₁및 필터 F₂가 1보다 크게 로우 주파수 증폭된다면 여전히 더 작게 될 수 있다. 필터 G₁및 필터 G₂는 필터 F₁및 필터 F₂의 전달 함수에 역인 전달 함수를 가지며, 그 때, 필터 G₁및 필터 G₂는 로우 주파수 감쇠(attenuation)를 가지고, 이는 남아 있는 에러 e₃.H^-2를 심지어 더 작게 만든다. 캐스케이드에서 더 많은 단이 사용될 때, 코딩된 출력 신호에 남아있는 에러가 더 작게 된다는 것은 명백할 것이다.

위에서 주어진 계산은 신호의 로우 주파수 스펙트럼, 즉, 원래 입력 신호에 의해 점유되는 스펙트럼에만 인가된다는 것이 주목되어야 한다. 디지털 필터 G₁및 G₂와 아날로그 필터 F₁및 F₂간에 역 요구사항(requirement of reciprocity) 또한 스펙트럼의 이러한 부분에만 인가된다.

도 2의 장치에서, 요소들 -도 1에 도시되어 있는 함수와 동일한 함수를 가짐- 에 동일한 참조 번호가 부여된다. 이러한 장치의 에러 신호 생성기 EG₁및EG₂의 각각에서, 아날로그 입력 신호는 감산기 S₁및 S₂에 직접 인가되지 않으나, 대신에 비동기 ∑△ 변조기 AM₁및 AM₂의 입력에 직접 인가되고, 그 출력이 지연 DL₁및 DL₂를 통해 감산기 S₁및 S₂에 인가된다.

도 2의 AD-컨버터 단 ST₁의 더 상세한 다이어그램이 도 3에 도시되어 있다. 이 도면에서, 비동기 ∑△ 변조기 SM₁은 트랜스컨덕턴스(transconductance) 증폭기(1), 감산기(2), 로우 패스 필터(3) 및 클럭-제어 비교기(4)를 포함한다. 비교기의 포지티브 출력은 감산기(2)에 다시 입력되고, 감산의 결과는 로우 패스 필터(3)를 통해 비교기(4)의 입력에 인가된다. 해당 기술 분야에 잘 알려져 있는 바와 같이, 이러한 장치는 디지털 출력 D₁에서 일련의 등거리 클럭 동기화된 비트, 즉 1-비트와 0-비트 또는 1 비트와 -1 비트 -그에 따라 1-값 비트들의 밀도는 아날로그 입력 신호의 레벨에 선형적으로 비례함- 를 생성한다. 그러므로 비동기 ∑△ 변조기 AM₁은 트랜스컨덕턴스 증폭기(5), 감산기(6), 로우 패스 필터(7) 및 자기 이력 현상을 갖는 동기화되지 않은 비교기(8)를 포함한다. 동기화 ∑△에서와 마찬가지로, 비동기 ∑△ 변조기에서도 비교기의 포지티브 출력은 다시 감산기(6)에 입력되고, 감산의 결과는 로우 패스 필터(7)를 통해 비교기(8)의 입력에 인가된다. 비동기 ∑△ 변조기는 가변 듀티 싸이클로 방형파(square wave)를 생성하고, 이 듀티 싸이클은 아날로그 입력 신호의 레벨에 선형적으로 비례한다. 그것이 감산기(2,6)에서 전압보다 전류를 감산하기 더 쉽기 때문에, 양 ∑△ 변조기에서, 트랜스컨덕턴스 증폭기는 입력 신호 전압을 신호 전류로 변환하도록 작용한다.

비교기(4)의 포지티브 출력은 두 개의 저항(9,10)을 통해 노드 포인트(11)에 인가되며, 이와 동시에 비교기(8)의 네거티브 출력은 두 개의 저항(12,13)을 통해 노드 포인트(11)에 인가된다. 작은 캐패시턴스(14)는 저항(12)과 저항(13)의 상호 접속을 그라운드에 연결한다. 노드 포인트(11)는 세 개의 캐패시턴스(15,16,17)와 두 개의 저항(18,19)의 사다리 망을 통하여 증폭기(20)의 입력에 연결된다. 이 증폭기의 출력은 다음 단의 입력 A₂에 연결되는 변조기 단 ST₁의 아날로그 출력을 구성한다. 저항과 캐패시턴스(9 내지 19)의 망은 도 2의 지연 DL₁, 감산기 S₁및 필터 F₁의 함수를 수행한다. 더 세부적으로는, 비교기(4)의 포지티브 출력 및 비교기(8)의 네거티브 출력은 모두 동일한 저항(9,10) 및 (12,13)을 통하여 노드(11)에 연결되기 때문에, 두 개의 ∑△ 변조기의 출력 신호의 감산이 발생하고, 로우 패스 필터링은 제 3 순위 횡단 필터를 구성하는 저항(9 내지 13,19) 및 캐패시턴스(15,16,17)에 의해 수행되고, 지연은 상대적으로 작은 캐패시턴스(14)에 의해 달성되고, 이는 약 절반 샘플 주기의 작은 지연을 비동기 ∑△ 변조기의 출력에 제공한다. 비동기 ∑△ 변조기는 약 절반 클럭 주기의 본래 수단 지연을 가지기 때문에 이러한 지연이 생긴다.

비동기 ∑△ 변조기는 에러 신호 생성기의 출력이 동기 ∑△ 변조기에 의해 생성되는 샘플링 잡음만 실질적으로 나타내는 것을 보증한다. 동기 ∑△ 변조기에 의해 생성되는 정확성 에러, 특히, 그것의 아날로그 입력 회로에서 생성되는 에러는 두 개의 변조기의 출력이 감산될 때, 이 에러들이 서로에 대해 소거하도록 비동기 ∑△ 변조기에서 생성되는 정확성 에러와 실질적으로 동일하다. 그러므로, 그 서로 다른 비교기와 별개로, 두 개의 변조기는 바람직하게 실제 가능한 만큼 서로 잘 매칭된다.

에러 신호 생성기 EG₁및 에러 신호 생성기 EG₂는 에러 신호를 로우 패스 필터링뿐만 아니라, 에러 신호를 증폭하지도 않는 것이 선호되고, 해당 기술 분야에 본질적으로 알려져 있다. 이러한 증폭은 도 3에서 증폭기(20)에 의해 그리고/또는 비동기 ∑△ 변조기의 입력 회로에 의해, 그리고 결과적으로 동기 ∑△ 변조기의 입력 회로에 의해서도 달성된다. 디지털 필터 G₁및 G₂는 아날로그 필터 F₁및 F₂의 전달 함수에 역인 전달 함수를 가지며, 이는 필터 G₁및 G₂가 에러 신호를 감쇠할 것이라는 것을 의미한다. 그러므로, 캐스케이드에서 마지막 변조기 단에 의해 생성되는 에러 신호, 즉, 다른 단에 의해 보상되지 않는 에러 신호는 양 디지털 필터 G₁및 G₂에 의해 감쇠되고, 결과적으로, 캐스케이드의 출력에 감소된 진폭이 더해진다. 바람직하게는, 필터 F₁및 F₂에서의 증폭은 꽤 높게 이루어져서 다음 ∑△ 변조기의 거의 완전히 선형인 입력 범위가 사용될 수 있다. 그러므로, 에러 신호 생성기에서 비동기 ∑△ 변조기의 사용 -증가된 정확도의 결과로서 이는 다루어질 에러 신호의 진폭을 실제로 최소화함- 은 아날로그 필터 F₁및 F₂의 증폭 및 디지털 필터 G₁및 G₂의 감쇠를 더 증가시키는 것을 가능하게 한다.

도 2의 장치는 아날로그 필터 F₁및 F₂의 주파수 특성을 제어하는 제어 신호 V_f와 제어 신호 V_a를 전달하는 조절기 RE를 포함한다. 위에서 이미 언급된 바와 같이, 이 제어 신호 V_a는 그 증폭을 제어하기 위하여 필터 F₁및 F₂에 인가될 수 있으나, 동기 및 비동기 ∑△ 변조기가 실질적으로 동일한 증폭 특성을 가지기 때문에, 제어 전압은 이 두 개의 변조기의 증폭을 다르게 제어할 수 있다. 이것은 도 2 및 도 3에 도시되어 있다. 제어 신호 V_a는 두 개의 트랜스컨덕턴스 증폭기(1,5)에 인가되고, 제어 전압 V_f는 그 소스-드레인 경로가 이 저항들 내에 포함되는 MOS-트랜지스터(도시되어 있지 않음)에 의해 저항(9 내지 13,18,19)을 제어한다. (적어도 부분적으로 MOS-트랜지스터로 구현되는) 레지스터를 조절하는 대신에, (적어도 부분적으로 MOS-트랜지스터로도 구현되어야 하는) 캐패시터로도 조절될 수 있다.

도 4의 조절기는 제어 전압 V_a을 생성하기 위한 DC-경로 및 제어 전압 V_f를 생성하기 위한 AC-경로를 포함한다. DC-경로는 캐스케이드의 동기 ∑△ 변조기에 매칭되는 더미(dummy) 비동기 ∑△ 변조기 AM_r1과, 캐스케이드의 필터 F₁및 F₂에 매칭되는 더미 로우 패스 필터 F_r1과, 전압 또는 전류 디바이더 P와, 감산기 S_r그리고 적분기 I₁을 포함한다. 증폭된 DC-전압을 생성하기 위하여, DC-전압 V₀은 더미 ∑△ 변조기 AM_r1의 아날로그 입력에 입력되고, 그것의 코딩된 출력은 로우 패스 필터 F_r1에서 필터링 된다. 디바이더 P는 이러한 증폭된 DC-전압의 정확한 비율의 일부분을취하고, 이러한 일부분은 감산기 S_r에서 원래의 DC-전압 V_o와 비교된다. 이러한 비교의 결과는 제어 전압 V_a를 획득하기 위하여 적분기 I₁에서 적분되고, 더미 ∑△ 변조기 AM_r1의 증폭을 제어하기 위하여, 이러한 제어 전압은 다시 입력된다. 루프 이득이 충분히 높을 때, 피드백은 더미 ∑△ 변조기 AM_r1의 DC-증폭 플러스 더미 필터 F_r1이 상기 정확한 비율의 일부분의 역과 실제로 동일하도록, 디바이더 P로부터의 상기 정확한 비율의 일부 전압이 입력 전압 V_o와 동일하게 되게 한다. 같은 제어 전압 V_a가 캐스케이드의 ∑△ 변조기에 인가되고, ∑△ 변조기 AM_r1이 캐스케이드의 이 ∑△ 변조기들에 매칭되기 때문에, 캐스케이드의 에러 생성기의 DC-증폭은 상기 부분의 역과 실질적으로 동일하다. 결과적으로, 이러한 증폭은 디바이더 P의 분배 비를 적당하게 선택함으로써, 디지털 필터 G₁및 G₂의 감쇠에 매칭될 수 있다. 실제로, 디바이더 P는 매칭된 전류 소스로 실현될 수 있다.

도 4의 조절기의 AC-경로는 캐스케이드의 로우 패스 필터 F₁및 F₂와 DC-경로의 더미 로우 패스 필터 F_r1에 매칭되는 더미 로우 패스 필터 F_r2를 포함한다. 주파수 디바이더 W₁은 클럭 주파수 CL의 서브 멀티플(sub multiple)인 AC-신호를 생성하고, 이 AC-신호를 더미 로우 패스 필터 F_r2의 입력에 인가한다. 주파수 멀티플라이어 M_f는 이 로우 패스 필터의 출력 및 입력 신호를 서로 곱하고, 적분기 I₂에서 적분 이후로부터 결과로 나오는 DC-성분은 더미 필터 Fr2 및 다른 매칭된 로우 패스 필터의 주파수 특성을 제어하기 위하여 사용되는 제어 전압 V_f를 구성한다. 이 제어 회로의 루프 이득이 충분히 높을 때, 제어 전압 V_f는 주파수 디바이더 W₁에 의해 결정되는 주파수에서 90°위상 시프트 되도록 이 필터들의 주파수 특성을 제어한다.

도 4의 조절기의 DC-경로는 DC-오프셋 전압에 대해 약간 민감하고, 이는 캐스케이드에서 에러 신호 생성기의 이득 제어의 정확성에 대해 결정된다. 그러므로, 도 5에 도시되어 있는 다른 조절기에서, 이러한 DC-경로는 회피된다. 도 4의 장치에서와 같이, 도 5의 장치는 캐스케이드의 ∑△ 변조기에 매칭되는 더미 비동기 ∑△ 변조기 AM_r2와, 캐스케이드의 필터 F₁및 F₂에 매칭되는 더미 로우 패스 필터 F_r3을 포함한다. 비동기 ∑△ 변조기 AM_r2의 네거티브 출력은 로우 패스 필터 F_r3에 입력되고, 이 필터의 출력은 비동기 ∑△ 변조기 AM_r2의 입력에 다시 입력된다. 로우 패스 필터가 3차 필터일 때, 발진 회로는 로우 패스 필터가 180°의 위상 시프트를 나타내는 주파수에서 발진되게 구성된다. 진폭 탐지기 Q 및 적분기 I₃을 포함하는 자동 이득 제어 회로는 이러한 발진기의 출력 레벨을 탐지하고, 제어 신호 Va를 전달한다. 이러한 신호는 변조기가 그 선형 범위에 남도록 더미 비동기 ∑△ 변조기 AM_r2의 이득을 제어한다. 변조기가 그 선형 범위에서 동작할 때, 더미 변조기 플러스 더미 필터의 이득은 발진의 주파수에서 1과 정확히 동일하다. 이는 DC 및 로우 주파수에 대해, 변조기 플러스 필터의 이득은 고정되고, 정확히 알려진다는 것을의미하며, 예를 들어, 로우 패스 필터가 세 개의 동일한 저항과 세 개의 동일한 캐패시턴스 C의 3차 래더일 때, (수학식)과 동일하고 DC-이득이 29에서 고정되는 주파수에서 시스템이 발진한다는 것을 의미한다.

도 5의 조절기는 발진기 AM_r2로부터의 발진과 주파수 디바이더 W₂에 의해 도출되는 클럭 주파수의 서브 멀티플을 혼합하는 주파수 믹서 M₂를 추가적으로 포함한다. 제어 전압 V_f를 생성하기 위하여, 믹서 M₂의 출력 신호는 적분기 I₄에서 평활화된다. 이 제어 전압은 조절기와 캐스케이드의 로우 패스 필터 F₁및 F₂의 더미 필터 F_r3의 주파수 특성을 제어하기 위하여 사용된다. 정확히 알려져 있는 클럭의 서브 멀티플에서 발진하기 위하여, 믹서 M₂, 적분기 I₄및 필터 F_r3은 발진기 AM_r2, F_r3을 지배하는 위상 록된 루프를 함께 형성한다.

Claims

AD-컨버터 단(ST)의 캐스케이드를 포함하는 파이프라인 AD-컨버터에 있어서,

각각의 AD-컨버터 단은 아날로그 입력(A)과,

디지털 출력(D)과,

상기 단의 상기 아날로그 입력에 결합되는 아날로그 입력 및 상기 디지털 출력에 결합되는 출력을 가지는 동기 ∑△ 변조기(SM)를 구비하고,

마지막 단을 제외한, 캐스케이드의 각 AD-컨버터 단은 상기 아날로그 입력에 인가되는 신호와 상기 디지털 출력으로부터 도출되는 상기 신호로부터 기저대역 에러 신호를 생성하고, 상기 캐스케이드에서 다음의 AD-컨버터 단의 상기 아날로그 입력에 기저대역 에러 신호를 인가하기 위한 에러 신호 생성기(EG)를 추가적으로 포함하고,

상기 파이프라인 AD-컨버터는 상기 AD-컨버터 단(ST)의 상기 디지털 출력을 수신하고, 이로부터 상기 캐스케이드의 상기 제 1 단의 상기 아날로그 입력(A1)에 인가되는 상기 아날로그 신호의 에러-감소된 디지털 표현을 생성하는 디지털 신호 복원 경로(reconstruction)(R)를 추가적으로 포함하되,

상기 에러 신호 생성기(EG)는 상기 AD-컨버터 단의 상기 아날로그 입력(A)에 연결되는 입력을 가지는 비동기 ∑△ 변조기(AM)와, 상기 동기 및 상기 비동기 ∑△ 변조기(AM)의 상기 출력으로부터 상기 신호를 감산하기 위한 수단(S)과, 상기 감산의 결과를 로우 패스 필터링하고, 캐스케이드에서 상기 다음 AD-컨버터 단의상기 아날로그 입력에 에러 신호로 상기 필터링된 신호를 인가하기 위한 수단을 포함하는 것을 특징으로 하는

AD-컨버터 단(ST)의 캐스케이드를 포함하는 파이프라인 AD-컨버터.
제 1 항에 있어서,

상기 동기 ∑△ 변조기(SM)의 지연을 보상하기 위하여 상기 비동기 ∑△ 변조기의 상기 출력에서의 지연 수단(DL)을 포함하는 것을 특징으로 하는

파이프라인 AD-컨버터.
제 1 항에 있어서,

상기 에러 신호 생성기(EG)가, 상기 에러 신호 생성기의 진폭 및 주파수 특성을 제어하기 위한 제어 단(controlled stage)(AM, F) 및 상기 제어 단을 제어하기 위한 조절기(regulator)(RE)를 포함하는 것을 특징으로 하는

파이프라인 AD-컨버터.
제 3 항에 있어서,

AD-컨버터 단의 상기 캐스케이드에서 상기 조절기(RE)는

상기 에러 신호 생성기의 상기 제어 단(AM, F)에 매칭되는 더미(dummy) 제어 단(controlled stage)(AM_r, F_r)과,

제어 신호(V_a, V_f)에 의해 상기 더미 단의 상기 진폭 및 주파수 특성을 사전 결정된 값으로 제어하기 위한 수단과,

상기 에러 신호 생성기의 상기 제어 단(AM, F)에 이러한 제어 신호들을 인가하기 위한 수단을 포함하는 것을 특징으로 하는

파이프라인 AD-컨버터.
제 4 항에 있어서,

상기 더미 제어 단(AM_r2, F_r3)은 발진 신호를 생성하는 발진기를 구성하기 위하여 피드백되며, 하나의 제어 신호(V_a)는 상기 제어 단의 상기 이득을 제어하기 위하여 상기 발진 신호의 진폭으로부터 도출되고, 다른 제어 신호(V_f)는 상기 제어 단의 상기 주파수 특성을 제어하기 위하여 상기 발진 신호의 상기 주파수로부터 도출되는 것을 특징으로 하는

파이프라인 AD-컨버터.