JPWO2013111252A1 - サンプリング回路、a/d変換器、d/a変換器、codec - Google Patents
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Abstract
Description
このような従来技術は、A/D変換器、D/A変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。
前記コンテニアス部(例えば図18に示すコンテニアス部130a)は第2のクロック信号(例えば図18に示すクロック信号φ1)に基づいて動作し、前記第2のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、つまり基になるクロック信号そのものであり、さらに前記第1のクロック信号(例えば図18に示すクロック信号φ2’)と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
前記A/D変換器と前記D/A変換器とは非同期動作するものであってよい。
さらに、ジッタが加えられたクロック信号に基づいてコンテニアス部を動作させることで、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
まず、本発明の実施形態の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したD/A変換器を例にする。
以下、デジタル部は一般的なデジタル回路を備え、、量子化され、標本化された信号を伝達する。サンプル・ホールド部は一般的なスイッチトキャパシタ回路(SC回路)を備え、量子化されず、標本化された信号を伝達する。コンテニアス部は一般的な連続信号回路(Continuous回路)を備え、量子化されず、標本化されていない信号を伝達する。
図1に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部とを有し、キャパシタ111-1、112、113と、演算増幅器121-1と、を含んでいる。図1において、デジタル信号を扱うデジタル部は図示していない。
図2(a)は参照信号Vrefのサンプリングタイミングを示している。図2(b)はキャパシタ111-1が入力信号Vinによって蓄積された電荷をホールド、放出するタイミングを示し、図2(c)は直流電圧である参照信号Vrefを示し、図2(d)は演算増幅器121-1から出力される、アナログ信号である出力信号Voutを示している。なお、図2(d)において、実線で示した信号がキャパシタ111-1から転送されてきた電荷によって生じる入力信号Vinであり、キャパシタ112を介したフィードバックによって破線で示した出力信号Voutが生成される。
図3中、グラフ(b)はキャパシタ111-1が入力信号Vinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図3中、グラフ(c)は出力信号Voutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図3中、グラフ(a)に示したように、キャパシタ111-1から出力された信号(図中にスペクトルp1で示す)は一定の周波数を有している。スペクトルqは入力信号Vinにおけるノイズシェープされたフロアノイズを示す。スペクトルp1、qがスイッチ101-1、102-1によってサンプリングされ、ホールド、放出されると、畳み込みによってグラフ(c)に示す出力信号Voutが生成される。出力信号Voutにおいて、スペクトルp1、qが、グラフ(c)中に示す破線を軸として対称にミラーされている。
図4(a)〜(d)は、図1に示したサンプリング回路において、参照信号Vrefに周期ノイズがある場合のD/A変換器の動作を説明するための図である。
図4(a)は参照信号Vrefのサンプリングタイミングを示している。
図4(b)はキャパシタ111-1が参照信号Vrefによって蓄積された電荷をホールド、放出するタイミングを示している。図4(a)、(b)に示すクロック信号が供給されるスイッチは、クロック信号がHighである区間でオンとなり、クロック信号がLowである区間でオフされるよう駆動される。
図4(c)に示す周期ノイズN1が参照信号Vrefに発生している場合、D/A変換器では、図4(d)に示す出力信号Voutにも周期ノイズN1に対応する周期ノイズN2が発生することになる。
図5は、入力信号Vinと、周期ノイズと、の出力信号Voutへの表れ方を説明するための図である。図5中、グラフ(a)は、図1に示したキャパシタ111-1から出力される信号を説明するための図であり、入力信号Vinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図5中の、グラフ(a)、(b)、(c)のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。グラフ(a)、(b)、(c)の各グラフ中に矢線で示した縦軸の位置は、周波数の基準(「0」)を示している。
A/D変換器、D/A変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部(S/H部)、連続的な信号であるアナログ信号を処理するコンテニアス部(Continuous部)、を備えるサンプリング回路を含んでいる。
図6中、グラフ(a)は、図1に示したキャパシタ111-1から出力される信号を説明するための図であり、入力信号Vinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図6中の、グラフ(a)、(b)、(c)のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ(a)、(b)、(c)中に矢線で示した縦軸の位置は、周波数の基準(「0」)を示している。
第1態様は、上記した目的を実現するため、D/A変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図7中の、グラフ(a)は、図1に示したキャパシタ111-1から出力される信号を説明するための図であり、入力信号Vinをフーリエ変換により周波数軸に変換したスペクトルを示す。
グラフ(a)、(b)、(c)のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ(a)、(b)、(c)中に矢線で示した縦軸の位置は、周波数の基準(「0」)を示している。
図8に示したサンプリング回路は、本実施形態の基礎となる態様(以下、「第2態様」とも示す)のサンプリング回路である。
このサンプリング回路は、コンテニアス部と、サンプル・ホールド部と、デジタル部と、を有している。このような構成のうち、デジタル部は、一般的なデジタル回路を有し、量子化され、標本化された信号を出力する。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路(SC回路)を有し、量子化されず、標本化された信号を出力する。また、コンテニアス部は、一般的な連続信号回路(Continuous回路)を有し、量子化されず、標本化されていない信号を出力する。
図9(a)はアナログ入力信号Ainのサンプリングタイミングを示している。
図9(b)はキャパシタ111-2がアナログ入力信号Ainによって蓄積された電荷をホールド、放出するタイミングを示している。
図9(c)はアナログ入力信号Ainを示し、図9(d)は直流電圧である基準信号Vcomを示し、図9(e)はキャパシタ111-2から転送されてきた電荷によって生じるアナログ信号Vinを示している。
図9(f)は、演算増幅器121-2から出力されるアナログ信号である出力信号VAinを示している。
図10中のグラフ(b)は、演算増幅器121-2の出力信号であるVAinをフーリエ変換により周波数軸に変換したスペクトルを示している。
図10中のグラフ(a)に示したように、キャパシタ111-2から出力された信号(図中にスペクトルP2で示す)は一定の周波数を有している。スペクトルP2がスイッチ101-2、102-2、103によってサンプリングされ、ホールド、放出されると、図10中のグラフ(b)に示す出力信号VAin(図中にスペクトルp2で示す)が生成される。
図11(a)〜(f)は、図8に示したサンプリング回路の、基準信号Vcomに周期ノイズがある場合の動作を説明するための図である。
図11(a)はアナログ入力信号Ainのサンプリングタイミングを示している。
図11(b)はキャパシタ111-2がアナログ入力信号Ainによって蓄積された電荷をホールド、放出するタイミングを示している。
図11(f)は、演算増幅器121-2から出力されるアナログ信号である出力信号VAinを示している。
図11(d)に示す周期ノイズN11が基準信号Vcomに発生している場合、サンプリング回路では、周期ノイズN11を、演算増幅器121-2を介して出力信号Vinに重畳することになる。そのため周期ノイズを含んだ出力信号Vinをサンプル、ホールドすると出力信号VAinにも周期ノイズN11に対応する周期ノイズN12が発生する。
図11(d)、(e)、(f)に示した周期ノイズを、図12に示すグラフ(a)、(b)を使って説明する。
図12中(b)に示したグラフは演算増幅器121-2の出力信号であるVAinをフーリエ変換により周波数軸に変換したスペクトルp2を示している。
図12中、グラフ(a)で示したスペクトルを図8に示したスイッチ101-2、102-2、103でサンプリングし、ホールド、放出すると、周期ノイズN12は折り返され、図12(b)に示すように周期ノイズN12’がDC付近に現れる。周期ノイズN12’は、A/D変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域、すなわちin−band内に現れる。
A/D変換器は、コンテニアス部(Continuous部)と、サンプル・ホールド部(S/H部)と、デジタル部と、を備えるサンプリング回路を含んでいる。ここでは、図8に示したサンプリング回路をA/D変換器が備えるものとして説明する。
図13中、グラフ(a)及び(b)は、A/D変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
図13に示すグラフ(b)は演算増幅器121-2の出力信号であるVAinをフーリエ変換により周波数軸に変換したスペクトルp2を示している。
図13中、(a)及び(b)に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図13中のグラフ(a)及び(b)中に矢線で示した縦軸の位置は、周波数の基準(「0」)を示している。
第2態様は、上記した目的を実現するため、A/D変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図14中の、グラフ(a)は、図8に示したキャパシタ111-2から出力される信号を説明するための図であり、アナログ信号Vinをフーリエ変換により周波数軸に変換したスペクトルP2を示す。
図14中のグラフ(a)、(b)のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図14に示すグラフ(a)、(b)中に矢線で示した縦軸の位置は、周波数の基準(「0」)を示している。
まず、本発明のサンプリング回路を適用した実施形態1のA/D変換器を説明する。実施形態1では、A/D変換器をパイプライン型A/D変換器として構成している。
図15は、実施形態1のパイプライン型A/D変換器を示した図である。
ステージS1〜Skは直列に接続され、各々入力される入力信号VAinに基づいてn桁のデジタル出力信号djをメモリ803に送出する。また、各ステージでは、前段から入力信号VAinが入力され、デジタル出力信号djと入力信号VAinとによって生成されたアナログの出力信号VAoutが、次のステージに出力される。図中にステージS1を基準にした入力信号VAin、出力信号VAoutを示す。
演算回路804は、メモリ803に格納されたデジタル出力信号djに基づいて演算し、N桁のデジタル出力信号Doutを出力する。デジタル出力信号Doutを算出するための演算は、次のように行われる。
このような処理を繰り返し、ステージS1のデジタル出力d1の最下位桁とステージS2のデジタル出力d2の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Doutとして出力される。
図16の例では、4個のステージS1〜S4があって、各ステージS1〜S4が、3桁のデジタル出力d1〜d4をそれぞれ図15に示したメモリ803に出力するものとする。より具体的には、デジタル出力d1〜d4の値を、以下のように定める。
d1=001、d2=100、d3=101、d4=111
図16の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Doutとして、「010011011」の値が得られる。
図17に示したサンプリング回路140(図15のサンプリング回路801に対応)は、アナログ入力信号Ainを入力するコンテニアス部130aと、コンテニアス部130aによって入力されたアナログ入力信号Ainを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部130bと、を含んでいる。このような実施形態1では、図15に示したメモリ803と演算回路804とが、後述の図18に示すデジタル部130cとして機能する。
サンプル・ホールド部130bは、入力信号Vinをサンプリングし、入力信号Vinによって生じた電荷を保持するキャパシタ132と、キャパシタ132に保持された電荷を後段のステージに転送するスイッチ133と、を含む。スイッチ133は、クロック信号φ2’にしたがってスイッチング動作を行っている。
制御回路139は、コンテニアス部130aに対しては、ジッタを加えていないクロック信号φ1を供給し、デジタル部130cに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部130bに対しては、ジッタを加えたクロック信号φ2’を供給する。また、デジタル部130cに供給されるクロックはサンプル・ホールド部130bに供給されるクロックとの位相関係が反転であるクロック信号φ1’であっても良い。
図19(a)〜(e)は、クロック信号φ1、φ1’、φ2、φ2’、φ1”のタイミングチャートを表した図である。
図19において、(a)はクロック信号φ1のタイミングチャートを表し、(b)はクロック信号φ1’のタイミングチャートを表し、(c)はクロック信号φ1”のタイミングチャートを表し、(d)はクロック信号φ2のタイミングチャートを表し、(e)はクロック信号φ2’のタイミングチャートを表す。
なお、クロック信号の立ち上りにのみジッタが付加されるクロック信号φ1”は、例えば、クロック信号φ1とクロック信号φ1’とをAND回路に入力することによって生成される。
図20に示したように、ジッタ選択部142は、各々が5つのスイッチを含むスイッチユニット1301、1302及び1303を備えている。スイッチユニット1301はコンテニアス部130aに出力されるクロック信号を選択する。スイッチユニット1302はサンプル・ホールド部130bに出力されるクロック信号を選択する。スイッチユニット1303はデジタル部130cに出力されるクロック信号を選択する。
ジッタ選択部142は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、からクロック信号φ1を選択し、コンテニアス部130aに出力する。また、クロック信号φ2’を選択し、サンプル・ホールド部130bに出力し、クロック信号φ2’を選択し、デジタル部130cに出力する。
このため、伝達すべき信号にノイズを加えることなく、in−band内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
実施形態1−2と上記した実施形態1−1との相違は、コンテニアス部で発生する突入電流起因の輻射ノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号φ1”を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにジッタを加えられていないことにより、アナログ部の突入電流起因の輻射ノイズを拡散し輻射ノイズをさらに効果的に抑制することができるものにした点である。
図21に示した、実施形態1−2におけるサンプリング回路140は、上記実施形態1−1におけるサンプリング回路140と同様に、アナログ入力信号Ainを入力するコンテニアス部130aと、コンテニアス部130aによって入力されたアナログ入力信号Ainを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部130bと、を含んでいる。このような実施形態1−2では、図15に示したメモリ803と、演算回路804とが、後述の図22に示すデジタル部130cとして機能する。
サンプル・ホールド部130bは、入力信号Vinをサンプリングし、入力信号Vinによって生じた電荷を保持するキャパシタ132と、キャパシタ132に保持された電荷を後段のステージに転送するスイッチ133と、を含む。スイッチ133は、クロック信号φ2’にしたがってスイッチング動作を行っている。
制御回路139は、クロック信号生成部143と、ジッタ生成部(図22中にJitter_Gen.と記す)141と、ジッタ選択部(図22中にJitter_Sel.と記す)142と、を含んでいる。クロック信号生成部143は、ジッタを加えないクロック信号φ1、φ2を生成する。ジッタ生成部141は、クロック信号φ1、φ2にジッタを加えたクロック信号φ1’、φ2’と、クロック信号φ1の動作開始時刻を確定するためのトリガである立ち上りエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガである立ち下りエッジにはジッタが加えられていないクロック信号φ1”と、を生成する。ジッタ選択部142は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、を入力し、ジッタ生成部141によって生成されたクロック信号φ2’を選択してサンプル・ホールド部130b及びデジタル部130cに出力し、クロック信号φ1”を選択してコンテニアス部130aに出力するように動作する。
実施形態2は、本発明のサンプリング回路を、D/A変換器に適用したものである。
実施形態2のサンプリング回路の具体例として、実施形態2−1、及び実施形態2−2について説明する。実施形態2−1は、クロック信号として、ジッタを含まないクロック信号φ11、φ12と、ジッタを含むクロック信号φ11’、φ12’とを用いるサンプリング回路である。実施形態2−2は、上記クロック信号φ11、φ12、φ11’、φ12’に加えて、さらにクロック信号φ11の立ち上がりにのみジッタを加えたクロック信号φ11”も用いたサンプリング回路である。
図示したD/A変換器は、サンプリング回路160と、制御回路159-1と、を備えている。
サンプリング回路160は、入力されたデジタル信号Dinに基づく入力信号(参照信号Vref、サンプリング後の参照信号Vrefを入力信号Vinと記す)を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部150bと、サンプル・ホールド部150bによって転送された信号を、アナログ信号Aoutとして出力するコンテニアス部150aと、を含んでいる。
サンプル・ホールド部150bは、入力信号Vinによって生じる電荷を蓄積するキャパシタ152と、キャパシタ152に蓄積するスイッチ151と、スイッチ153と、を含む。スイッチ151と、スイッチ153と、は、クロック信号φ11’にしたがってスイッチング動作を行っている。
制御回路159-1は、コンテニアス部150aに対しては、ジッタを加えないクロック信号φ12を供給し、デジタル部150cに対しては、ジッタを加えたクロック信号φ11’を供給し、サンプル・ホールド部150bに対しては、ジッタを加えたクロック信号φ11’を供給する。
このような実施形態2−1によれば、実施形態1−1と同様に、D/A変換器の信号伝達関数には変調をかけず、ノイズ伝達関数にだけ変調をかけることができる。このため、伝達すべき信号にノイズを加えることなく、in−band内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
なお、キャパシタ154を介したフィードバック経路はなくしてもよい。
図25(a)は、クロック信号φ11のタイミングチャートを表し、図25(b)はクロック信号φ11’のタイミングチャートを表し、図25(c)はクロック信号φ12のタイミングチャートを表し、図25(d)はクロック信号φ12’のタイミングチャートを表す。
図26に示したように、ジッタ選択部162-1は、各々が4つのスイッチを含むスイッチユニット1501-1、1502-1、1503-1を備えている。スイッチユニット1501-1は、コンテニアス部150aに出力されるクロック信号を選択する。スイッチユニット1502-1はサンプル・ホールド部150bに出力されるクロック信号、スイッチユニット1503-1はデジタル部150cに出力されるクロック信号を選択する。ジッタ選択部162-1によれば、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ12が選択され、図24に示したコンテニアス部150aに供給される。また、クロック信号φ1、φ1’、φ2、φ2’からクロック信号φ11’が選択され、図24に示したサンプル・ホールド部150bに供給され、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ11’が選択され、図24に示したデジタル部150cに供給される。
さらに、実施形態2−1においても、クロック信号生成部163はD/A変換器の外部に設けられるものであってもよい。また、図23、24に示したD/A変換器のサンプリング回路を他の機器として構成する場合、制御回路159-1を機器の外部に設けるものであってもよい。
本発明のサンプリング回路、D/A変換器の発明者等は、その後、実施形態2−1のサンプリング回路のコンテニアス部における信号のサンプル、ホールド動作においてもD/A変換器自身、または、他の電子機器から混入する周期ノイズが折り返されることを発見した。コンテニアス部150aは、動作開始時刻を確定するためのトリガである立ち上がりエッジでは、サンプル・ホールド部150bによって転送された信号をアナログ信号Aoutとして出力することを開始し、動作終了時刻を確定するためのトリガである立ち下りエッジでは、動作終了時刻のアナログ信号Aoutを次の動作開始までサンプル、ホールドする。前記したサンプリング回路同様、動作終了時刻におけるサンプル、ホールド時に周期ノイズが重畳すると、アナログ信号Aoutにノイズが折り返す。
本実施形態2−2と上記した実施形態2−1との相違は、コンテニアス部で混入するノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず動作終了時刻を確定するためのトリガであるエッジにジッタを加える。これによりアナログ出力信号Aoutの信号成分に変調をかけることなく、周期ノイズのみにジッタによる変調をかけることで、混入する周期ノイズと信号成分とを効率的に分離することができる。
なお、本実施形態2−2で示した図面に記された構成のうち、上記した実施形態2−1の説明に用いた図面に記された構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
制御回路159-2は、ジッタを加えないクロック信号φ11、φ12を生成するクロック信号生成部163と、クロック信号φ11、φ12にジッタを加えたクロック信号φ11’、φ12’、動作開始時刻を確定するためのトリガである立ち上がりエッジにはジッタが加えられず動作終了時刻を確定するためのトリガである立下りエッジにはジッタが加えられたクロック信号φ12”を生成するジッタ生成部(図28中にJitter_Gen.と記す)161と、クロック信号φ11、φ12、φ11’、φ12’、φ12”を入力し、ジッタ生成部161によって生成されたクロック信号φ11’を選択してサンプル・ホールド部150b及びデジタル部150cに出力し、クロック信号φ12”を選択してコンテニアス部150aに出力するように動作するジッタ選択部(図28中にJitter_Sel.と記す)162-2と、を含んでいる。一例として、クロック信号φ12とクロック信号φ12’とをOR回路に入力することにより、信号の立ち下りにのみジッタが表れるクロック信号φ12”が生成される。
一方、D/A変換器自身、または、他の電子機器から混入する周期ノイズはAC成分であるため、動作クロック信号に加えられたジッタによりノイズ成分に変調がかかり、ノイズ拡散効果が得られる。
図29(a)はクロック信号φ11のタイミングチャートを表し、図29(b)はクロック信号φ11’のタイミングチャートを表し、図29(c)はクロック信号φ12のタイミングチャートを表し、図29(d)はクロック信号φ12’のタイミングチャートを表し、図29(e)はクロック信号φ12”のタイミングチャートを表す。
図29(a)〜(e)より明らかなように、クロック信号φ11’、φ12’は、いずれもクロック信号の立ち上り及び立ち下りにジッタが付加されている。しかし、クロック信号φ12”には、クロック信号の立ち下りにのみジッタが付加されている。
図30に示したように、ジッタ選択部162-2は、各々が5つのスイッチを含むスイッチユニット1501-2、1502-2、1503-2と、を備えている。スイッチユニット1501-2はコンテニアス部150aに出力されるクロック信号を選択する。スイッチユニット1502-2はサンプル・ホールド部150bに出力されるクロック信号を選択する。スイッチユニット1503-2はデジタル部150cに出力されるクロック信号を選択する。
ジッタ選択部162-2によれば、クロック信号φ11’が選択され、図28に示したサンプル・ホールド部150b、デジタル部150cに供給される。そして、クロック信号φ12”が図28に示したコンテニアス部150aに供給される。
さらに、クロック信号生成部163は、D/A変換器の外部に設けられるものであってもよい。また、図27、図28に示したD/A変換器のサンプリング回路を他の機器として構成する場合、制御回路159-2をD/A変換器の外部に設けるようにしてもよい。
実施形態3は、実施形態1で説明したA/D変換器と、実施形態2で説明したD/A変換器とを混載した、コーデック(CODEC)である。
まず、実施形態3−1にかかるCODECを説明する。
図31は、実施形態3−1のCODECを説明するための図である。
図31において、実施形態1−1、実施形態2−1で先に説明した構成と同様の符号には同様の符号を付し、その説明を略すものとする。
しかし、実施形態3−1のCODECによれば、A/D変換器、D/A変換器のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、アナログ部の突入電流起因の周期ノイズを効果的に拡散することができ、支配的な輻射ノイズの発生そのものを抑制することができる。
また、実施形態3−1では、CODEC周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態3−1によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
なお、図32(b)は、サンプル・ホールド部とともに、デジタル部にもジッタを加えたクロック信号を入力した例である。
図32(a)は従来技術のCODECの特性を説明するための図である。
また、図32(b)は、実施形態3−1のCODECの特性を説明するための図である。
なお、図31では、実施形態1−1で説明したA/D変換器と実施形態2−1で説明したD/A変換器とを混載したコーデックを構成した場合について説明したが、コンテニアス部へもジッタを付加したクロック信号を供給するようにした、実施形態1−2で説明したA/D変換器及び実施形態2−2で説明したD/A変換器とを混載したコーデックを構成することも可能である。
図33は、実施形態3−2のCODECを説明するための図である。
この実施形態3−2は、実施形態1−1で説明したA/D変換器と、実施形態2−1で説明したD/A変換器とを混載した、コーデック(CODEC)において、ジッタ選択部142、162-1がない構成となっている。この形態であっても、実施形態3−1のCODECと同様の効果が得られる。
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、各請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
111-1、111-2、112、113、132、152、154、161 キャパシタ
121-1、121-2、134、155 演算増幅器
130a、150a コンテニアス部
130b、150b サンプル・ホールド部
130c、150c デジタル部
138、158 フィードバック経路
139、159-1、159-2 制御回路
140、160 サンプリング回路
141、161 ジッタ生成部
142、162-1、162-2 ジッタ選択部
143、163 クロック信号生成部
Claims (21)
- 連続的な信号を伝達するコンテニアス部と、
第1のクロック信号に基づいて動作し、前記コンテニアス部に接続され、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部と、
前記サンプル・ホールド部に接続され、標本化及び量子化がされた信号を伝達するデジタル部と、
を備え、
前記第1のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするサンプリング回路。 - 前記コンテニアス部は入力されたアナログ信号をサンプリングし、
前記サンプル・ホールド部は、前記コンテニアス部によってサンプリングされた信号を保持することを特徴とする請求項1に記載のサンプリング回路。 - 前記コンテニアス部は第2のクロック信号に基づいて動作し、
前記第2のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項2に記載のサンプリング回路。 - 前記コンテニアス部は第2のクロック信号に基づいて動作し、
前記第2のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、かつ動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項2に記載のサンプリング回路。 - 前記サンプル・ホールド部は、前記デジタル部からのデジタル信号に基づく基準信号をサンプリングし、
前記コンテニアス部は、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送することを特徴とする請求項1に記載のサンプリング回路。 - 前記コンテニアス部は第2のクロック信号に基づいて動作し、
前記第2のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項5に記載のサンプリング回路。 - 前記コンテニアス部は第2のクロック信号に基づいて動作し、
前記第2のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項5に記載のサンプリング回路。 - 入力されたアナログ信号をサンプリングするコンテニアス部と、前記コンテニアス部によってサンプリングされた信号を保持するサンプル・ホールド部と、前記サンプル・ホールド部からの信号をデジタル信号として出力するデジタル部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第1のクロック信号を供給するクロック信号供給部を備え、
前記第1のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするA/D変換器。 - 前記クロック信号供給部は、前記コンテニアス部に第2のクロック信号を供給し、
前記第2のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
さらに、前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項8に記載のA/D変換器。 - 前記サンプル・ホールド部は、前記アナログ信号によって生じる電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷を保持し、前記デジタル部に転送する第1のスイッチング素子と、を含み、
前記第1のスイッチング素子は、前記第1のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項8または請求項9に記載のA/D変換器。 - 前記クロック信号供給部は、前記コンテニアス部に第2のクロック信号を供給し、
前記第2のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であることを特徴とする請求項8に記載のA/D変換器。 - 前記サンプル・ホールド部は、前記アナログ信号によって生じる電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷を保持し、前記デジタル部に転送する第1のスイッチング素子と、を含み、
前記第1のスイッチング素子は、前記第1のクロック信号によってオン動作及びオフ動作し、
前記コンテニアス部は、前記容量素子に電荷を蓄積する第2のスイッチング素子を含み、
前記第2のスイッチング素子は、前記第2のクロック信号によってオン動作及びオフ動作をすることを特徴とする請求項11に記載のA/D変換器。 - 前記クロック信号供給部は、前記デジタル部に前記第1のクロック信号を供給することを特徴とする請求項8から請求項12のいずれか1項に記載のA/D変換器。
- デジタル信号を出力するデジタル部と、前記デジタル信号に基づく基準信号をサンプリングするサンプル・ホールド部と、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するコンテニアス部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第1のクロック信号を供給するクロック信号供給部を備え、
前記第1のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするD/A変換器。 - 前記クロック信号供給部は、前記コンテニアス部に第2のクロック信号を供給し、
前記クロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項14に記載のD/A変換器。 - 前記サンプル・ホールド部は、前記基準信号によって生じる電荷を蓄積する容量素子と、前記容量素子に電荷を蓄積する第1のスイッチング素子と、を含み、
前記第1のスイッチング素子は、前記第1のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項14または請求項15に記載のD/A変換器。 - 前記クロック信号供給部は、前記コンテニアス部に第2のクロック信号を供給し、
前記第2のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、
さらに前記第1のクロック信号と前記第2のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項14に記載のD/A変換器。 - 前記サンプル・ホールド部は、前記基準信号によって生じる電荷を蓄積する容量素子と、前記容量素子に電荷を蓄積する第1のスイッチング素子と、を含み、
前記第1のスイッチング素子は、前記第1のクロック信号にしたがってオン動作及びオフ動作し、
前記コンテニアス部は、前記容量素子に蓄積された電荷を転送する第2のスイッチング素子を含み、
前記第2のスイッチング素子は、前記第2のクロック信号によってオン動作及びオフ動作をすることを特徴とする請求項17に記載のD/A変換器。 - 前記クロック信号供給部は、前記デジタル部に前記第1のクロック信号を供給することを特徴とする請求項14から請求項18のいずれか1項に記載のD/A変換器。
- 請求項8から請求項13のいずれか1項に記載のA/D変換器と、請求項14から請求項19のいずれか1項に記載のD/A変換器と、を混載したことを特徴とするCODEC。
- 前記A/D変換器と前記D/A変換器とは非同期動作することを特徴とする請求項20に記載のCODEC。
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