JP3324547B2 - 集積回路のリセット回路 - Google Patents
集積回路のリセット回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路のリセット
回路に係り、特に論理回路と、この論理回路に供給する
クロック信号の位相同期をとる位相同期回路（以下、Ｐ
ＬＬ（Phase Locked Loop）回路と記す。）とを内蔵す
る集積回路を複数、有する回路装置における集積回路の
リセット回路に関する。
回路に係り、特に論理回路と、この論理回路に供給する
クロック信号の位相同期をとる位相同期回路（以下、Ｐ
ＬＬ（Phase Locked Loop）回路と記す。）とを内蔵す
る集積回路を複数、有する回路装置における集積回路の
リセット回路に関する。
【０００２】
【従来の技術】集積回路の動作周波数が高まるにつれ、
セットアップ時間、ホールド時間の規格が厳しくなって
きた。一方、集積回路内でクロック信号の遅延がある
と、セットアップ時間、ホールド時間の余裕を減らすこ
とになる。これは、遅延時間の最大値及び最小値に対し
てセットアップ時間、ホールド時間の規格を満足する必
要があるからである。これを防ぐためには、集積回路装
置内の各集積回路がＰＬＬ回路を内蔵し、集積回路内の
クロック信号の遅延を無くせばよい。
セットアップ時間、ホールド時間の規格が厳しくなって
きた。一方、集積回路内でクロック信号の遅延がある
と、セットアップ時間、ホールド時間の余裕を減らすこ
とになる。これは、遅延時間の最大値及び最小値に対し
てセットアップ時間、ホールド時間の規格を満足する必
要があるからである。これを防ぐためには、集積回路装
置内の各集積回路がＰＬＬ回路を内蔵し、集積回路内の
クロック信号の遅延を無くせばよい。
【０００３】ところが、ＰＬＬ回路使用時は、クロック
信号の位相同期がとれるまでは集積回路に内蔵される論
理回路、すなわち内部論理回路をリセットしておき、位
相同期がとれた時点で速やかに内部論理回路のリセット
状態を解除して、動作を開始させる必要がある。
信号の位相同期がとれるまでは集積回路に内蔵される論
理回路、すなわち内部論理回路をリセットしておき、位
相同期がとれた時点で速やかに内部論理回路のリセット
状態を解除して、動作を開始させる必要がある。
【０００４】従来の複数の集積回路を有する回路装置に
おける集積回路のリセット回路の構成を図３に示す。同
図において、複数の集積回路を有する回路装置はＰＬＬ
回路１００、内部論理回路１０２及びＡＮＤ回路３００
を有する集積回路１０'と、ＰＬＬ回路２００及び内部
論理回路２０２を有する集積回路２０'とを有してい
る。各ＰＬＬ回路１００、２００は、それぞれ信号源３
０より入力された基準クロック信号を内部論理回路１０
２、２０２にそれぞれ供給し、位相同期が取れた時点で
各ＰＬＬ回路１００、２００より出力されるロック信号
（状態信号）１１８、２１８を出力する。
おける集積回路のリセット回路の構成を図３に示す。同
図において、複数の集積回路を有する回路装置はＰＬＬ
回路１００、内部論理回路１０２及びＡＮＤ回路３００
を有する集積回路１０'と、ＰＬＬ回路２００及び内部
論理回路２０２を有する集積回路２０'とを有してい
る。各ＰＬＬ回路１００、２００は、それぞれ信号源３
０より入力された基準クロック信号を内部論理回路１０
２、２０２にそれぞれ供給し、位相同期が取れた時点で
各ＰＬＬ回路１００、２００より出力されるロック信号
（状態信号）１１８、２１８を出力する。
【０００５】従来の集積回路のリセット回路では、この
ロック信号１１８、２１８の論理積をとるＡＮＤ回路３
００の出力信号により集積回路１０'、２０'内の内部論
理回路１０２、２０２のリセット状態を制御するように
構成されていた。
ロック信号１１８、２１８の論理積をとるＡＮＤ回路３
００の出力信号により集積回路１０'、２０'内の内部論
理回路１０２、２０２のリセット状態を制御するように
構成されていた。
【０００６】
【発明が解決しようとする課題】上述した従来の集積回
路のリセット回路では、回路装置が有する集積回路の数
に応じて入力ピン数が増加するという問題が有った。図
３に示した例では、集積回路１０'にはＡＮＤ回路３０
０への入力信号端子３０２、集積回路２０'には内部論
理回路２０２に対してリセット信号が入力されるリセッ
ト信号端子３０８が必要である。ここでＰＬＬ回路を内
蔵する集積回路がＮ個を有する回路装置の場合、Ｎ個の
各ＰＬＬ回路から出力されるロック信号の論理積演算を
行うＡＮＤ回路が内蔵された集積回路（図３の集積回路
１０'に相当）には、Ｎ−１個の入力ピンが必要とな
り、その他のＮ−１個の集積回路にはそれぞれ１個の入
力ピンが必要となる。
路のリセット回路では、回路装置が有する集積回路の数
に応じて入力ピン数が増加するという問題が有った。図
３に示した例では、集積回路１０'にはＡＮＤ回路３０
０への入力信号端子３０２、集積回路２０'には内部論
理回路２０２に対してリセット信号が入力されるリセッ
ト信号端子３０８が必要である。ここでＰＬＬ回路を内
蔵する集積回路がＮ個を有する回路装置の場合、Ｎ個の
各ＰＬＬ回路から出力されるロック信号の論理積演算を
行うＡＮＤ回路が内蔵された集積回路（図３の集積回路
１０'に相当）には、Ｎ−１個の入力ピンが必要とな
り、その他のＮ−１個の集積回路にはそれぞれ１個の入
力ピンが必要となる。
【０００７】本発明はこのような事情に鑑みてなされた
ものであり、ＰＬＬ回路を内蔵した複数の集積回路を有
する回路装置において、入力ピン数を増加することなく
クロック信号の位相同期化後、速やかに各集積回路の内
部論理回路のリセット状態を解除することができる集積
回路のリセット回路を提供することを目的とする。
ものであり、ＰＬＬ回路を内蔵した複数の集積回路を有
する回路装置において、入力ピン数を増加することなく
クロック信号の位相同期化後、速やかに各集積回路の内
部論理回路のリセット状態を解除することができる集積
回路のリセット回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、論理回路と、該論理回路に
供給するクロック信号の位相同期をとる位相同期回路と
を内蔵する集積回路を複数、有する回路装置において、
前記集積回路は、前記論理回路に供給されるクロック信
号が位相同期化されたことを示す前記位相同期回路から
出力される状態信号を取り込み、外部に出力するオープ
ンコレクタ出力型またはオープンドレイン出力型のゲー
トを有し、これらのゲート出力を集積回路の外部で共通
接続し、負荷抵抗を介して電源に接続すると共に、複数
の各集積回路において、ゲートを介して出力される前記
状態信号が前記論理回路のリセット端子に入力されるよ
うに前記状態信号を外部に出力するための出力端子と前
記論理回路のリセット端子とを接続したことを特徴とす
る。
に請求項１に記載の発明は、論理回路と、該論理回路に
供給するクロック信号の位相同期をとる位相同期回路と
を内蔵する集積回路を複数、有する回路装置において、
前記集積回路は、前記論理回路に供給されるクロック信
号が位相同期化されたことを示す前記位相同期回路から
出力される状態信号を取り込み、外部に出力するオープ
ンコレクタ出力型またはオープンドレイン出力型のゲー
トを有し、これらのゲート出力を集積回路の外部で共通
接続し、負荷抵抗を介して電源に接続すると共に、複数
の各集積回路において、ゲートを介して出力される前記
状態信号が前記論理回路のリセット端子に入力されるよ
うに前記状態信号を外部に出力するための出力端子と前
記論理回路のリセット端子とを接続したことを特徴とす
る。
【０００９】
【００１０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して詳細に説明する。本発明の実施の形態に係る集積回
路のリセット回路の構成を図１に示す。同図において、
回路装置は、複数の集積回路１０、２０を有している。
集積回路１０は、ＰＬＬ回路１００と、内部論理回路１
０２とを有している。内部論理回路１０２に供給するク
ロック信号の位相同期をとるＰＬＬ回路１００の入力端
は信号源３０より基準クロック信号が入力される入力端
子１１０に接続され、出力端はオープンドレイン出力型
ゲートを構成するＮＭＯＳトランジスタ１０４のゲート
に接続されている。ＮＭＯＳトランジスタ１０４のソー
ス及び基板は共通接続され接地されている。またＮＭＯ
Ｓトランジスタ１０４のドレインはロック信号端子１１
４に接続されている。
して詳細に説明する。本発明の実施の形態に係る集積回
路のリセット回路の構成を図１に示す。同図において、
回路装置は、複数の集積回路１０、２０を有している。
集積回路１０は、ＰＬＬ回路１００と、内部論理回路１
０２とを有している。内部論理回路１０２に供給するク
ロック信号の位相同期をとるＰＬＬ回路１００の入力端
は信号源３０より基準クロック信号が入力される入力端
子１１０に接続され、出力端はオープンドレイン出力型
ゲートを構成するＮＭＯＳトランジスタ１０４のゲート
に接続されている。ＮＭＯＳトランジスタ１０４のソー
ス及び基板は共通接続され接地されている。またＮＭＯ
Ｓトランジスタ１０４のドレインはロック信号端子１１
４に接続されている。
【００１１】またＰＬＬ回路１００から内部論理回路１
０２にはクロック信号１２２が供給され内部論理回路１
０２からＰＬＬ回路１００に帰還クロック信号１２４が
出力されるようになっている。更にＮＭＯＳトランジス
タ１０４のドレインは内部論理回路１０２の論理リセッ
ト端子１２０に接続されている。また１１２は内部論理
回路１０２の入力端が接続される入力端子、１１６は内
部論理回路１０２の出力端が接続される出力端子であ
る。
０２にはクロック信号１２２が供給され内部論理回路１
０２からＰＬＬ回路１００に帰還クロック信号１２４が
出力されるようになっている。更にＮＭＯＳトランジス
タ１０４のドレインは内部論理回路１０２の論理リセッ
ト端子１２０に接続されている。また１１２は内部論理
回路１０２の入力端が接続される入力端子、１１６は内
部論理回路１０２の出力端が接続される出力端子であ
る。
【００１２】集積回路２０は、ＰＬＬ回路２００と、内
部論理回路２０２とを有している。内部論理回路２０２
に供給するクロック信号の位相同期をとるＰＬＬ回路２
００の入力端は信号源３０より基準クロック信号が入力
される入力端子２１０に接続され、出力端はオープンド
レイン出力型ゲートを構成するＮＭＯＳトランジスタ２
０４のゲートに接続されている。ＮＭＯＳトランジスタ
２０４のソース及び基板は共通接続され接地されてい
る。またＮＭＯＳトランジスタ２０４のドレインはロッ
ク信号端子２１４に接続されている。
部論理回路２０２とを有している。内部論理回路２０２
に供給するクロック信号の位相同期をとるＰＬＬ回路２
００の入力端は信号源３０より基準クロック信号が入力
される入力端子２１０に接続され、出力端はオープンド
レイン出力型ゲートを構成するＮＭＯＳトランジスタ２
０４のゲートに接続されている。ＮＭＯＳトランジスタ
２０４のソース及び基板は共通接続され接地されてい
る。またＮＭＯＳトランジスタ２０４のドレインはロッ
ク信号端子２１４に接続されている。
【００１３】またＰＬＬ回路２００から内部論理回路２
０２にはクロック信号２２２が供給され内部論理回路２
０２からＰＬＬ回路２００に帰還クロック信号２２４が
出力されるようになっている。更にＮＭＯＳトランジス
タ２０４のドレインは内部論理回路２０２の論理リセッ
ト端子２２０に接続されている。また２１２は内部論理
回路２０２の入力端が接続される入力端子、２１６は内
部論理回路２０２の出力端が接続される出力端子であ
る。
０２にはクロック信号２２２が供給され内部論理回路２
０２からＰＬＬ回路２００に帰還クロック信号２２４が
出力されるようになっている。更にＮＭＯＳトランジス
タ２０４のドレインは内部論理回路２０２の論理リセッ
ト端子２２０に接続されている。また２１２は内部論理
回路２０２の入力端が接続される入力端子、２１６は内
部論理回路２０２の出力端が接続される出力端子であ
る。
【００１４】ロック信号端子１１４及び２１４は共通接
続され、負荷抵抗５０を介して電源４０に接続されてい
る。図１では内部論理回路１０２、２０２の入力ピンと
して入力端子１１２、２１２、出力ピンとして出力端子
１１６、２１６が、またＰＬＬ回路１００、２００の入
力ピンとして入力端子１１０、２１０、出力ピンとして
ロック信号端子１１４、２１４を図示しているが、集積
回路１００、２００の入力ピン、出力ピンは複数あり、
相互接続されるピンも有るが、説明の便宜上、省略して
ある。尚、内部論理回路１０２、２０２は本発明の論理
回路に相当する。
続され、負荷抵抗５０を介して電源４０に接続されてい
る。図１では内部論理回路１０２、２０２の入力ピンと
して入力端子１１２、２１２、出力ピンとして出力端子
１１６、２１６が、またＰＬＬ回路１００、２００の入
力ピンとして入力端子１１０、２１０、出力ピンとして
ロック信号端子１１４、２１４を図示しているが、集積
回路１００、２００の入力ピン、出力ピンは複数あり、
相互接続されるピンも有るが、説明の便宜上、省略して
ある。尚、内部論理回路１０２、２０２は本発明の論理
回路に相当する。
【００１５】上記構成からなる集積回路のリセット回路
の動作について説明する。図１において、電源が投入さ
れると、信号源３０より基準クロック信号が入力端子１
１０、２１０を介してＰＬＬ回路１００、２００に入力
され、ＰＬＬ回路１００、２００より内部論理回路１０
２、２０２にそれぞれクロック信号１２２、２２２が供
給される。
の動作について説明する。図１において、電源が投入さ
れると、信号源３０より基準クロック信号が入力端子１
１０、２１０を介してＰＬＬ回路１００、２００に入力
され、ＰＬＬ回路１００、２００より内部論理回路１０
２、２０２にそれぞれクロック信号１２２、２２２が供
給される。
【００１６】ＰＬＬ回路１００は外部の信号源３０から
入力される基準クロック信号１２２と、内部論理回路１
０２から出力される帰還クロック信号１２４との位相差
を零にする、すなわち位相同期化するように制御する。
同様にＰＬＬ回路２００は信号源３０から入力される基
準クロック信号２２２と、内部論理回路２０２から出力
される帰還クロック信号２２４との位相差を零にするよ
うに制御する。
入力される基準クロック信号１２２と、内部論理回路１
０２から出力される帰還クロック信号１２４との位相差
を零にする、すなわち位相同期化するように制御する。
同様にＰＬＬ回路２００は信号源３０から入力される基
準クロック信号２２２と、内部論理回路２０２から出力
される帰還クロック信号２２４との位相差を零にするよ
うに制御する。
【００１７】電源投入時には、ＰＬＬ回路１００、２０
０は、帰還クロック信号を基準クロック信号に位相同期
化させる動作を開始し、位相同期化が完了したら位相同
期が取れたことを示す状態信号であるロック信号をアサ
ート、すなわちハイレベルにする。一方、複数の集積回
路を有する回路装置の全ての集積回路１０、２０のＰＬ
Ｌ回路１００、２００の位相同期化が完了する以前のタ
イミングで内部論理回路１００、２００のいずれか一
方、もしくは双方が動作を開始すると、誤動作を生ずる
恐れがある。これは、基準クロック信号に対して各内部
論理回路１０２、２０２に供給されているクロック信号
が位相同期化されてない状態で内部論理回路１０２、２
０２が動作を開始すると、複数の集積回路１０、２０間
の信号が、セットアップ時間やホールド時間の規格を満
足できない場合があるためである。従って、電源投入
後、各集積回路内の全てのＰＬＬ回路１００、２００が
位相同期化するまで、内部論理回路はリセット状態に設
定されている。
０は、帰還クロック信号を基準クロック信号に位相同期
化させる動作を開始し、位相同期化が完了したら位相同
期が取れたことを示す状態信号であるロック信号をアサ
ート、すなわちハイレベルにする。一方、複数の集積回
路を有する回路装置の全ての集積回路１０、２０のＰＬ
Ｌ回路１００、２００の位相同期化が完了する以前のタ
イミングで内部論理回路１００、２００のいずれか一
方、もしくは双方が動作を開始すると、誤動作を生ずる
恐れがある。これは、基準クロック信号に対して各内部
論理回路１０２、２０２に供給されているクロック信号
が位相同期化されてない状態で内部論理回路１０２、２
０２が動作を開始すると、複数の集積回路１０、２０間
の信号が、セットアップ時間やホールド時間の規格を満
足できない場合があるためである。従って、電源投入
後、各集積回路内の全てのＰＬＬ回路１００、２００が
位相同期化するまで、内部論理回路はリセット状態に設
定されている。
【００１８】図２は本発明の実施の形態に係る集積回路
のリセット回路の動作を示すタイムチャートである。同
図において、集積回路１０、２０におけるＰＬＬ回路１
００、２００から出力される位相同期化されたことを示
す状態信号であるロック信号１１８、２１８は電源投入
時点ｔ1から位相同期化する時点（ｔ２，ｔ３）までハ
イレベル状態にある（図（ａ），（ｂ））。従って時刻
ｔ１から時刻ｔ３までの期間ではオープンドレイン出力
型ゲートであるＮＭＯＳトランジスタ１０４、２０４の
うち少なくとも一方はオン状態にあるので、ロック信号
端子１１４、２１４における電圧レベルはローレベルで
ある。このロック信号端子１１４、２１４は、各集積回
路１０、２０の内部論理回路１０２及び２０２の論理リ
セット端子１２０及び２２０に接続されているので、内
部論理回路１０２及び２０２はリセットされた状態にあ
る（図２（ｃ））。
のリセット回路の動作を示すタイムチャートである。同
図において、集積回路１０、２０におけるＰＬＬ回路１
００、２００から出力される位相同期化されたことを示
す状態信号であるロック信号１１８、２１８は電源投入
時点ｔ1から位相同期化する時点（ｔ２，ｔ３）までハ
イレベル状態にある（図（ａ），（ｂ））。従って時刻
ｔ１から時刻ｔ３までの期間ではオープンドレイン出力
型ゲートであるＮＭＯＳトランジスタ１０４、２０４の
うち少なくとも一方はオン状態にあるので、ロック信号
端子１１４、２１４における電圧レベルはローレベルで
ある。このロック信号端子１１４、２１４は、各集積回
路１０、２０の内部論理回路１０２及び２０２の論理リ
セット端子１２０及び２２０に接続されているので、内
部論理回路１０２及び２０２はリセットされた状態にあ
る（図２（ｃ））。
【００１９】ＰＬＬ回路１００、２００が共に位相同期
化した時点ｔ３では、ロック信号１１８、２１８が共に
ローレベル状態にあるので、ＮＭＯＳトランジスタ１０
４、２０４はオフ状態となり、ロック信号端子１１４及
び２１４における電圧レベルは負荷抵抗５０を介して電
源４０の電源電圧までプルアップされ、ハイレベルにな
る。従って時刻ｔ３で内部論理回路１０２、２０２のリ
セット状態は同時に解除される。この時点で全てのＰＬ
Ｌ回路１００、２００は位相同期化されており、内部論
理回路１０２、２０２におけるセットアップ時間やホー
ルド時間の不足による誤動作の恐れはない。
化した時点ｔ３では、ロック信号１１８、２１８が共に
ローレベル状態にあるので、ＮＭＯＳトランジスタ１０
４、２０４はオフ状態となり、ロック信号端子１１４及
び２１４における電圧レベルは負荷抵抗５０を介して電
源４０の電源電圧までプルアップされ、ハイレベルにな
る。従って時刻ｔ３で内部論理回路１０２、２０２のリ
セット状態は同時に解除される。この時点で全てのＰＬ
Ｌ回路１００、２００は位相同期化されており、内部論
理回路１０２、２０２におけるセットアップ時間やホー
ルド時間の不足による誤動作の恐れはない。
【００２０】尚、図１に示した回路装置では集積回路内
のＰＬＬ回路から出力されるロック信号を出力するゲー
トをオープンドレイン出力型のゲートとしたが、これに
限らずオープンコレクタ出力型のゲートとしてもよい。
のＰＬＬ回路から出力されるロック信号を出力するゲー
トをオープンドレイン出力型のゲートとしたが、これに
限らずオープンコレクタ出力型のゲートとしてもよい。
【００２１】本実施の形態に係る集積回路のリセット回
路によれば、複数の集積回路を有する回路装置におい
て、各集積回路は内部論理回路に供給されるクロック信
号が位相同期化されたことを示す位相同期回路から出力
される状態信号を取り込み、外部に出力するオープンコ
レクタ出力型またはオープンドレイン出力型のゲートを
有し、これらのゲート出力を集積回路の外部で共通接続
し、負荷抵抗を介して電源に接続すると共に、複数の各
集積回路において、ゲートを介して出力される前記状態
信号が前記論理回路のリセット端子に入力されるように
前記状態信号を外部に出力するための出力端子と前記論
理回路のリセット端子とを接続するようにしたので、入
力ピンを増やすことなく、ＰＬＬが位相同期化すると速
やかに論理回路のリセット状態を解除することができ
る。
路によれば、複数の集積回路を有する回路装置におい
て、各集積回路は内部論理回路に供給されるクロック信
号が位相同期化されたことを示す位相同期回路から出力
される状態信号を取り込み、外部に出力するオープンコ
レクタ出力型またはオープンドレイン出力型のゲートを
有し、これらのゲート出力を集積回路の外部で共通接続
し、負荷抵抗を介して電源に接続すると共に、複数の各
集積回路において、ゲートを介して出力される前記状態
信号が前記論理回路のリセット端子に入力されるように
前記状態信号を外部に出力するための出力端子と前記論
理回路のリセット端子とを接続するようにしたので、入
力ピンを増やすことなく、ＰＬＬが位相同期化すると速
やかに論理回路のリセット状態を解除することができ
る。
【００２２】上述した構成をとることにより、本実施の
形態に係る集積回路のリセット回路では、同一の集積回
路を異なる数の集積回路からなる装置に使用するとき
も、図３に示した従来例のようなＰＬＬ回路のロック信
号の論理積をとるＡＮＤ回路の入力数を越えると適用で
きないという問題が起きないことを意味する。また、従
来例として、ＰＬＬ回路全てが位相同期化するよりも十
分長い時間、内部論理回路をリセットすることもある
が、全てのＰＬＬが位相同期化してからリセットが解除
されるまでが、無駄時間となる。
形態に係る集積回路のリセット回路では、同一の集積回
路を異なる数の集積回路からなる装置に使用するとき
も、図３に示した従来例のようなＰＬＬ回路のロック信
号の論理積をとるＡＮＤ回路の入力数を越えると適用で
きないという問題が起きないことを意味する。また、従
来例として、ＰＬＬ回路全てが位相同期化するよりも十
分長い時間、内部論理回路をリセットすることもある
が、全てのＰＬＬが位相同期化してからリセットが解除
されるまでが、無駄時間となる。
【００２３】
【発明の効果】以上に説明したように本発明によれば、
複数の集積回路を有する回路装置において、各集積回路
は内部論理回路に供給されるクロック信号が位相同期化
されたことを示す位相同期回路から出力される状態信号
を取り込み、外部に出力するオープンコレクタ出力型ま
たはオープンドレイン出力型のゲートを有し、これらの
ゲート出力を集積回路の外部で共通接続し、負荷抵抗を
介して電源に接続すると共に、複数の各集積回路におい
て、ゲートを介して出力される前記状態信号が前記論理
回路のリセット端子に入力されるように前記状態信号を
外部に出力するための出力端子と前記論理回路のリセッ
ト端子とを接続するようにしたので、入力ピンを増やす
ことなく、ＰＬＬが位相同期化すると速やかに論理回路
のリセット状態を解除することができる。
複数の集積回路を有する回路装置において、各集積回路
は内部論理回路に供給されるクロック信号が位相同期化
されたことを示す位相同期回路から出力される状態信号
を取り込み、外部に出力するオープンコレクタ出力型ま
たはオープンドレイン出力型のゲートを有し、これらの
ゲート出力を集積回路の外部で共通接続し、負荷抵抗を
介して電源に接続すると共に、複数の各集積回路におい
て、ゲートを介して出力される前記状態信号が前記論理
回路のリセット端子に入力されるように前記状態信号を
外部に出力するための出力端子と前記論理回路のリセッ
ト端子とを接続するようにしたので、入力ピンを増やす
ことなく、ＰＬＬが位相同期化すると速やかに論理回路
のリセット状態を解除することができる。
【図１】 本発明の実施の形態に係る集積回路のリセッ
ト回路の構成を示すブロック図。
ト回路の構成を示すブロック図。
【図２】 図１に示した本発明の実施の形態に係る集積
回路のリセット回路の動作を説明するためのタイミング
チャート。
回路のリセット回路の動作を説明するためのタイミング
チャート。
【図３】 従来の集積回路のリセット回路の構成を示す
ブロック図。
ブロック図。
１０、２０ 集積回路 ３０ 信号源 ４０ 電源 ５０ 負荷抵抗 １００、２００ ＰＬＬ回路 １０２、２０２ 内部論理回路 １０４、２０４ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】 論理回路と、該論理回路に供給するクロ
ック信号の位相同期をとる位相同期回路とを内蔵する集
積回路を複数、有する回路装置において、 前記集積回路は、前記論理回路に供給されるクロック信
号が位相同期化されたことを示す前記位相同期回路から
出力される状態信号を取り込み、外部に出力するオープ
ンコレクタ出力型またはオープンドレイン出力型のゲー
トを有し、これらのゲート出力を集積回路の外部で共通
接続し、負荷抵抗を介して電源に接続すると共に、複数
の各集積回路において、ゲートを介して出力される前記
状態信号が前記論理回路のリセット端子に入力されるよ
うに前記状態信号を外部に出力するための出力端子と前
記論理回路のリセット端子とを接続したことを特徴とす
る集積回路のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06085799A JP3324547B2 (ja) | 1999-03-08 | 1999-03-08 | 集積回路のリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06085799A JP3324547B2 (ja) | 1999-03-08 | 1999-03-08 | 集積回路のリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261299A JP2000261299A (ja) | 2000-09-22 |
| JP3324547B2 true JP3324547B2 (ja) | 2002-09-17 |
Family
ID=13154483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06085799A Expired - Lifetime JP3324547B2 (ja) | 1999-03-08 | 1999-03-08 | 集積回路のリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324547B2 (ja) |
-
1999
- 1999-03-08 JP JP06085799A patent/JP3324547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000261299A (ja) | 2000-09-22 |
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