JPH06232744A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路を有する信号処理装置におい
て、上記半導体集積回路内にアナログ信号処理部とデジ
タル信号処理部を混在させた場合に生じるノイズ混入、
誤動作、回路破壊を防ぐ。 【構成】 半導体集積回路６内にはアナログ信号処理部
としてのＡＤコンバータ１０１、ＤＡコンバータ１１
３、１１５、デジタル信号処理部１１１が設けられてい
ると共に、夫々の電源は互いに独立の経路を介して供給
されている。更に又、電源投入時にアナログ信号処理部
と、デジタル信号処理部の間に異常電流が流れるのを防
止する為のバッファ１０２〜１０６、１０８〜１１０、
１１２、１１４、１１６〜１２１が設けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は撮像装置等の信号処理装
置、特にアナログとディジタルの信号処理を行う信号処
理装置に関する。

【０００２】

【従来の技術】ＣＣＤ等の撮像素子の出力信号を信号処
理してビデオ信号を得る方式は、従来より多く提案され
ている。これらの内、特に近年、高速のアナログ−デジ
タル変換器（以下ＡＤコンバータ）、デジタル−アナロ
グ変換器（以下ＤＡコンバータ）を用いて、撮像素子の
出力信号をデジタル信号化し、この信号をデジタル信号
処理する方式が多く提案されている。これは、カラー撮
像信号をＡＤ変換して、上述の撮像装置に必要なフィル
タ、ガンマ、マトリクス、クリップ等の信号処理をデジ
タル処理で行ない、ＤＡコンバータでＤＡ変換してビデ
オ信号を得るように構成されていた。

【０００３】

【発明が解決しようとする課題】しかしながら、これら
従来提案されているデジタル信号処理を用いた撮像装置
においては、従来、アナログ方式で用いられていた回路
をそのままディジタル方式に置き換えたのみであったの
で、回路規模が大きく、部品点数が多くなり、消費電流
が多くなって、装置が小型化できなかったりあるいはコ
ストが低減できなかった。

【０００４】また、ディジタル回路とアナログ回路が混
在するため、ディジタル信号のアナログ信号への混入な
どの干渉により、ＳＮ比が十分得られなかったり、小型
化できなかった。

【０００５】

【課題を解決するための手段】上述問題点を解決するた
め、本発明の信号処理装置においては、アナログ信号を
処理するアナログ信号処理部と、該アナログ信号処理部
との間で信号をやりとりすると共にデジタル信号を処理
するデジタル信号処理部と、前記アナログ信号処理部と
デジタル信号処理部の間に設けられ、電源投入時の異常
電流を防止する為のバッファ回路と、を単一の半導体基
板上に形成した半導体集積回路を有する。

【０００６】

【作用】上記発明によれば半導体集積回路内においてア
ナログ信号処理部とデジタル信号処理部とを混在させた
場合に、電源投入時、異常電流が流れるのを防止するこ
とができるので誤動作や回路素子の破壊を防ぐことがで
きる。

【０００７】

【実施例】図１は、本発明の第１の実施例である。１は
撮像素子であるＣＣＤ、２はＣＣＤの駆動パルスを発生
するタイミング発生回路、３は基準クロック発振の為の
水晶振動子、４、７、８、９、１０、１１、１２は後述
する電源に接続される電源端子、５はＣＣＤ１の出力信
号を連続化するサンプルアンドホールド回路、６は集積
回路であって、図示されるように後述する１０１〜１２
１の回路を内蔵し２０１〜２１７の端子を有する。１３
はコンデンサ、１４は抵抗、１５は可変容量ダイオー
ド、１６は色副搬送波の４倍の周波数の水晶振動子、１
７は輝度信号（Ｙ）出力端子、１８は色信号（Ｃ）出力
端子、１９は集積回路６内の動作の設定を行うマイクロ
コンピュータ、２０はディジタル映像信号を入力し、フ
ィールドメモリを制御して、スチル、ストロボ（コマ落
とし）等の特殊効果を行うメモリー制御回路、２１は１
画面分のディジタル映像信号を記憶するフィールドメモ
リ、２２は電池、または商用交流より得た電圧から、各
部で必要な電圧を作る電源である。

【０００８】また、１０１〜１２１は集積回路６内の回
路であって、１０１はアナログディジタル変換を行うＡ
Ｄコンバータ、１０２、１０３、１０４、１０５、１０
６、１０８、１０９、１１０、１１２、１１４、１１
６、１１７、１１８、１１９、１２０、１２１はバッフ
ァであって、図示されているように、それぞれ、Ａ〜Ｅ
の６種類がある。また、１０７は発振回路、１１１はデ
ィジタル撮像信号を入力し、色信号分離、フィルタ、ガ
ンマ、クリップ、マトリクス等の処理を行い、ディジタ
ル輝度信号及び色信号を形成する信号処理部、１１３、
１１５はディジタルアナログ変換を行うＤＡコンバータ
である。また、２０１〜２１７は集積回路６の端子であ
る。

【０００９】ＣＣＤ１は、タイミング発生回路２によっ
て発生される駆動パルスに応じて撮像信号を出力し、そ
の撮像信号はサンプルアンドホールド回路５に於いて、
タイミング発生回路２により発生されるサンプル・アン
ド・ホールドパルスに応じて、連続化され、その出力は
端子２０１より集積回路６の中のＡＤコンバータ１０１
に入力され、アナログデジタル変換され、ディジタル撮
像信号になる。そのディジタル撮像信号はバッファ１０
２を経由して、信号処理部１１１に入力され、その中
で、前述のように、色信号分離、フィルタ、ガンマ、ク
リップ、マトリクス等の処理が行なわれ、ディジタル輝
度信号及び色信号が形成される。

【００１０】その際、色信号については、コンデンサ１
３、抵抗１４、可変容量ダイオード１５、水晶振動子１
６及び発進回路１０７で形成される可変周波数発振器に
よって発生された色副搬送波の４倍の周波数のクロック
ＣＫＳＣをバッファ１０８を経由して信号処理部１１１
に入力し、このクロックを用いて平衡変調を行って変調
色信号を形成している。

【００１１】また、信号処理の途中の信号が、外部出力
信号ＥＸ・ＯＵＴとしてバッファ１１９、１２０、端子
２１６を経由してメモリー制御回路２０に入力される。
メモリー制御回路２０では、入力信号をフィールドメモ
リ２１に書き込み、また、読み出して、前述のような特
殊効果を加えた後、端子２１７、バッファ１２１を経由
して、信号処理部１１１に入力する。

【００１２】信号処理部で形成されたディジタル輝度信
号及び色信号はそれぞれバッファ１１２、１１４を経由
して、ＤＡコンバータ１１３及び１１５においてそれぞ
れディジタルアナログ変換され、それぞれ端子２０９を
経由してＹ出力端子１７及びＣ出力端子１８より、不図
示のテレビモニタやＶＴＲ等の機器に出力される。

【００１３】また、ＣＣＤの動作に同期したクロックＭ
ＣＬＫがタイミング発生回路２より発生され、端子２０
２を経由して集積回路６に入力され、バッファ１０４を
経由して信号処理部１１１及びＡＤ１０１、ＤＡ１１
３、１１５の動作クロックとして入力される。信号処理
部１１１ではその中にある分周器で所定の分周を行な
い、同期信号ＳＹＮＣとしてバッファ１０６、１０５、
端子２０４を経由してタイミング発生回路２に出力し、
またその信号と前述のＣＫＳＣを所定分周した信号とを
位相比較し、その出力を位相比較信号ＰＤとしてバッフ
ァ１１０及び１０９、端子２０８を経由して前述の抵抗
１４に出力し、ＣＫＳＣの周波数を調整するＰＬＬを形
成し、ＭＣＬＫとＣＫＳＣの周波数関係を所定比に保つ
動作をする。

【００１４】また信号処理部内の各部の設定を行うため
に、同期信号から所定周期（ＨまたはＶ）の割り込み信
号ＩＲＱを発生し、バッファ１１６、１１７、端子２１
３を経由してマイクロコンピュータ１９に送る。マイク
ロコンピュータ１９ではそれを受け取ると所定の設定デ
ータＳＤを端子２１４、バッファ１１８を経由して信号
処理部へ送り出す。

【００１５】図１において、前述のようにバッファには
Ａ〜Ｅの種類を分けている。

【００１６】これらの内、図中で特に電源端子を設けて
いる場合はその電源を用い、また特に電源端子を設けて
いない場合は信号処理部の電源を用いている。

【００１７】これらの特性は、 Ａ：通常のバッファ回路 Ｂ：閾値の低い高速バッファ回路（入力信号の閾値が通
常の１／２ＶＤＤより低く設定されている。） Ｃ：閾値の低い高速バッファ回路（入力信号の閾値が通
常の１／２ＶＤＤより低く設定されており、かつ過電圧
入力に対する保護回路が内蔵されている） Ｄ：電圧変換内蔵バッファ（入力信号の閾値が通常の１
／２ＶＤＤより低くなり、かつ、低電圧入力時にも動作
電流の増加がないように、電圧変換回路が内蔵されてい
る。） Ｅ：出力端子駆動バッファ（出力端子や、そこに接続さ
れる回路の、比較的大きな静電容量と、出力電流を駆動
できる大きなトランジスタにより構成されている） である。

【００１８】Ａは前後で電源が分離されているが、信号
レベルとしては特に変換を要しない所に挿入されてい
る。

【００１９】Ｂは前段の電源電圧が後段の電源電圧より
低い所で、かつ比較的高速な信号が通過する所に挿入さ
れている。

【００２０】Ｃは入力端子に挿入されている。

【００２１】Ｄは前段の電源電圧が後段の電源電圧より
低い所で、かつ比較的低速な信号が通過する所に挿入さ
れている。

【００２２】Ｅは出力端子に挿入されている。

【００２３】ＢとＤの違いはＢは高速な信号をバッファ
するために消費電流が大きいことが挙げられる。従って
メインクロックの通る１０３や信号データが通過する１
１２、１１４にはＢが挿入される。また同期信号や割り
込み信号などが通る１０６や１１０、１１６にはＤが挿
入されている。

【００２４】各部の電源電圧としては、まずタイミング
発生回路２の電源ＶＤＤ１はＣＣＤの駆動電圧が通常５
Ｖであるのでこれに合わせて５Ｖに設定される。ＡＤコ
ンバータ１０１の電源ＶＤＤ２は、比較的高い電圧を用
いたほうが変換誤差を小さく出来るため、５Ｖに設定さ
れる。ＤＡコンバータ１１３、１１５の電源ＶＤＤ６も
同様の理由で５Ｖに設定される。また発振回路１０７の
電源ＶＤＤ５はゲインを上げて発振効率を高くするため
５Ｖに設定される。マイクロコンピュータ１９の電源電
圧ＶＤＤ７は使用するマイクロコンピュータの動作電圧
に合わせて３〜５Ｖに設定される。また、信号処理部１
１１の電源電圧ＶＤＤ３は消費電流を低くし、また電源
へのノイズの混入の削減、輻射ノイズの低減のために出
来るだけ低い電圧に設定する。ただし、実際には電圧を
低くすると動作速度が低下してしまい、動作が不安定に
なったり、動かなくなったりするので、正常な動作の範
囲の下限、例えば３〜４．５Ｖ等を用いる。またメモリ
ー制御回路２０の電源電圧ＶＤＤ４は、ディジタル信号
ＥＸ・ＯＵＴ、ＥＸ・ＩＮの論理レベルを出来るだけ低
下させて、電源へのノイズの混入の削減、輻射ノイズの
低減のために出来るだけ低い電圧例えば３〜４Ｖに設定
する。

【００２５】上に述べた条件を式で表すと 5V = VDD1 = VDD2 = VDD5 = VDD6 >= VDD3 >= VDD4

【００２６】また、ＶＤＤ７は前述のように使用するマ
イクロコンピュータの動作電圧に合わせて他の電源電圧
とは独立に３〜５Ｖに設定される。

【００２７】これらにおいて、電源電圧の大小の生ずる
可能性のある接続点には、電源電圧の大小によって、ス
ピードの低下、波形やデューティー比の劣化、貫通電流
による消費電流の増加やトランジスタへのダメージ、あ
るいは動作不良等の生じないように入力レベルよりも高
い電圧を出力できるバッファを挿入している。

【００２８】また、ＡＤコンバータ１０１と信号処理部
１１１の間など、アナログ信号を扱うブロックとディジ
タル信号を扱うブロックの間では、ディジタル信号が集
積回路内でアナログ信号に混入してノイズとなるのを防
ぐために、集積回路を製造する際、半導体基板上のトラ
ンジスタを形成する領域であるウエルを、別々に設ける
ために、電源電圧が同一であっても、電源の配線及び端
子を分離している。この場合、電源投入時等に一時的に
電圧の大小が生じてしまう事がある。この時に、これら
のブロックを接続している信号線を経由して異常な電流
が流入してしまい、接続されているトランジスタが破損
したり、ラッチアップ現象により電源からグランドへ過
大な電流が流れＩＣが破損してしまう。これを防ぐため
にこのように電源が分離されているブロック間には前後
の電源電圧の大小によらずバッファ回路を挿入する。

【００２９】このような条件を考慮して前述のようなバ
ッファのうち適切な特性のものが配置されている。

【００３０】図２は本発明の実施例中のバッファの１例
である。３０１は入力端子、３０２、３０４はＰチャン
ネルＭＯＳトランジスタ、３０３、３０５はＮチャンネ
ルＭＯＳトランジスタ、３０６は出力端子、３０７は電
源端子である。

【００３１】入力信号はトランジスタ３０２、３０３の
ゲートに印加され、反転された後、更にトランジスタ３
０４、３０５のゲートに印加され、反転され３０６より
出力を得る。

【００３２】トランジスタ３０２、３０３のゲートとソ
ース、ドレイン間は酸化膜により絶縁されているため、
この酸化膜の絶縁破壊耐電圧（通常は数十Ｖ）を越えな
い限り、不要な電流が流れることはない。従って、前述
のように信号接続箇所にこのバッファを用いることで、
集積回路の動作を正常に保つことが出来る。

【００３３】またこの図において、トランジスタ３０
２、３０３の閾値電圧を変えることにより、前述のよう
に、各々のバッファの特性を作る事が出来る。

【００３４】図３は本発明の実施例中のマイクロコンピ
ュータ１９の動作を示すフローチャートである。

【００３５】４０１でスタートし、４０２で、例えば動
作モードや初期設定値など、動作の初めに設定しなけれ
ばならない所定のデータ１を送信する。その後、４０３
で割り込み待機に入り、前述の割り込み信号ＩＲＱが発
生するまで待機する。

【００３６】割り込み信号ＩＲＱが発生した場合は、４
０４へいき、４０５で、例えば色信号の利得など、逐時
設定する所定データ２を送信し４０６で割り込み処理を
終了して、再度割り込みが発生するまで４０７で待機す
る。

【００３７】以上の動作を繰り返して信号処理部の様々
な設定をマイクロコンピュータ１９で行う。なお、ここ
では説明の簡略のため、４０３、４０６で割り込み待機
になった後の動作は省略してあるが、実際には、例えば
自動露出や自動焦点、色温度検出、またはスイッチのス
キャン等の動作を行ってもよい。

【００３８】なお、上記実施例では、各ブロックの電源
をすべて別々に供給するように構成したが、動作上分離
する必要の無い電源は共通にしてもよく、その際、集積
回路６の内部でそれらを接続してもよいし、また外部で
接続してもよい。その場合、それらのブロック間に挿入
されるバッファは上記と別の特性でもよいし、また、実
質的に常に同電圧であるとみなせるブロック間を接続す
る場合は、上述のバッファを省略してもよい。

【００３９】また、上記実施例では、非反転バッファを
挿入しているが、反転バッファ（ＮＯＴ）でもよい。こ
の場合、信号の論理が反転するので、例えば１０５と１
０６のように２つが直列接続されている場合は、変更は
必要ないが、１０２、１０３のように１つのみ挿入され
ている所では例えば前段のＤ型ＦＦの出力を反転出力に
するなどの処理をすればよい。通常、バッファ１段当た
りの遅延時間は、非反転バッファより反転バッファの方
が小さいため、回路動作を高速化することができるとい
う効果もある。

【００４０】又、撮像素子としてはＣＣＤに限らずＭＯ
Ｓ、ＢＡＳＩＳ（Ｂａｓｅ Ｓｔｏｒｅｄ Ｉｍａｇｅ
Ｓｅｎｓｏｒ）等でも良いことは言うまでもない。

【００４１】

【発明の効果】以上説明したように本発明によれば、撮
像装置において高電圧の必要な所と、低電圧で良い所を
容易に分離して電源を供給できるため低消費電力が可能
になる。

【００４２】集積回路内でアナログ信号を扱うブロック
とディジタル信号を扱うブロックを分離して構成し、か
つ、電源を分離できるので、ディジタルの信号が、集積
回路基板や電源を通りアナログ信号に混入する事による
信号の劣化が少なくなる。

【００４３】異なる電源を供給しているブロック間に、
電源投入時など電源電圧の大小が生じた時に異常電流が
流れるのを防止できるので、異常な電流により集積回路
に損傷を与えることが無い。

【００４４】電源電圧の大小の生ずる可能性のある接続
点において、電源電圧の大小によって、スピードの低
下、波形やデューティー比の劣化、貫通電流による消費
電流の増加やトランジスタへのダメージ、あるいは動作
不良等を防止することが出来る。

【００４５】集積回路と他の回路を接続する部分に特に
部品の追加を必要としないで直接接続出来るため、実装
面積が少なく、部品点数が少なくなるため、信頼性が高
く、低コストになる。

【００４６】集積回路の外部に取り出すディジタル信号
の振幅を小さく出来るため、この信号が集積回路の入力
や、同一の実装基板に実装されているサンプル・アンド
・ホールド等のその他のアナログ回路への影響を少なく
することが出来る。

【００４７】マイクロコンピュータへの信号の受け渡し
のレベルを、マイクロコンピュータの動作電圧に応じて
変えられるため、同一の回路で、異なるマイクロコンピ
ュータを接続したり、あるいは、マイクロコンピュータ
を交換しても動作上の問題が生じない。

【図面の簡単な説明】

【図１】本発明の実施例図。

【図２】本発明の実施例図１のバッファ１０２の詳細
図。

【図３】本発明の実施例図１中、マイクロコンピュータ
１９の動作フローチャート。

【符号の説明】

６ 集積回路 １０１ ＡＤコンバータ １１３，１１５ ＤＡコンバータ １０２〜１０６，１０８〜１１０，１１２，１１４，１
１６〜１２１ バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を処理するアナログ信号処
   理部と、該アナログ信号処理部との間で信号をやりとり
   すると共にデジタル信号を処理するデジタル信号処理部
   と、前記アナログ信号処理部とデジタル信号処理部の間
   に設けられ、電源投入時の異常電流を防止する為のバッ
   ファ回路と、を単一の半導体基板上に形成した半導体集
   積回路を有する信号処理装置。