JPH0393237A - Ｃｃｄ装置 - Google Patents
Ｃｃｄ装置Info
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- JPH0393237A JPH0393237A JP1229398A JP22939889A JPH0393237A JP H0393237 A JPH0393237 A JP H0393237A JP 1229398 A JP1229398 A JP 1229398A JP 22939889 A JP22939889 A JP 22939889A JP H0393237 A JPH0393237 A JP H0393237A
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- circuit
- clock signal
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 7
- 230000002411 adverse Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Processing Of Color Television Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は色副搬送波周波数信号などの基本クロック信号
が外部より供給されるＣＣＤ装置に関する． 〔発明の概要〕 本発明は、所要の基本クロック信号が外部より供給され
るＣＣＤ装置において、該ＣＣＤ装置の内部でその基本
夕ロック信号を扱う回路部に他の回路部と別個の電源線
及び／又は接地線を用いることにより、上記基本クロッ
ク信号が他の回路部へ漏れることを防止するものである
． 〔従来の技術〕 最近のＣＣＤ遅延素子は、使い易さなどの点から多くの
周辺回路を内蔵している．なかでも、ビデオ信号処理等
には、信号帯域として５ＭＨｚ程度が要求されるため、
ＣＣＤ遅延素子の駆動周波数として２〜６ｆｓｃ（色副
搬送波周波数）が用いられる． この２〜６ｆｓｃのクロック周波数を得るために、ＰＬ
Ｌ （フェーズ・ロック・ループ）回路を使用する必要
があるが、別のＩＣを用いた時では、コスト増を招き、
全体の部品点数も増えることになる．そこで、ＰＬＬ回
路を内蔵したＣＣＤ遅延素子が開発されている． 〔発明が解決しようとする課題〕 ＰＬＬ回路を内蔵したＣＣＤ遅延素子では、素子を作動
させるために、外部クロック信号としてｒｓｃの周波数
のクロックがＰＬＬ回路に供給される．ところが、この
ｆ ｓｃｔＥ分の信号はＣＣＤ遅延素子内部で他の回路
に対して漏れることがあり、その偽信号によって悪影響
が生ずる場合がある．例えば、白黒画像をモニターすぺ
き時にｒｓｃ戒分の信号の漏れ込みがあった場合では、
ｆｓｃ成分の信号が本来の信号に重畳され、それがモニ
ター等においてカラー戒分と判断されて、画像に色が生
ずる等の悪影響が発生する． そこで、本発明は、外部からの基本クロック信号が漏れ
込むことによる悪影響を防止するようなＣＣＤ装置の提
供を目的とする。
が外部より供給されるＣＣＤ装置に関する． 〔発明の概要〕 本発明は、所要の基本クロック信号が外部より供給され
るＣＣＤ装置において、該ＣＣＤ装置の内部でその基本
夕ロック信号を扱う回路部に他の回路部と別個の電源線
及び／又は接地線を用いることにより、上記基本クロッ
ク信号が他の回路部へ漏れることを防止するものである
． 〔従来の技術〕 最近のＣＣＤ遅延素子は、使い易さなどの点から多くの
周辺回路を内蔵している．なかでも、ビデオ信号処理等
には、信号帯域として５ＭＨｚ程度が要求されるため、
ＣＣＤ遅延素子の駆動周波数として２〜６ｆｓｃ（色副
搬送波周波数）が用いられる． この２〜６ｆｓｃのクロック周波数を得るために、ＰＬ
Ｌ （フェーズ・ロック・ループ）回路を使用する必要
があるが、別のＩＣを用いた時では、コスト増を招き、
全体の部品点数も増えることになる．そこで、ＰＬＬ回
路を内蔵したＣＣＤ遅延素子が開発されている． 〔発明が解決しようとする課題〕 ＰＬＬ回路を内蔵したＣＣＤ遅延素子では、素子を作動
させるために、外部クロック信号としてｒｓｃの周波数
のクロックがＰＬＬ回路に供給される．ところが、この
ｆ ｓｃｔＥ分の信号はＣＣＤ遅延素子内部で他の回路
に対して漏れることがあり、その偽信号によって悪影響
が生ずる場合がある．例えば、白黒画像をモニターすぺ
き時にｒｓｃ戒分の信号の漏れ込みがあった場合では、
ｆｓｃ成分の信号が本来の信号に重畳され、それがモニ
ター等においてカラー戒分と判断されて、画像に色が生
ずる等の悪影響が発生する． そこで、本発明は、外部からの基本クロック信号が漏れ
込むことによる悪影響を防止するようなＣＣＤ装置の提
供を目的とする。
上述の目的を達威するために、本発明のＣＣＤ装置は、
外部より入力する基本クロック信号を扱う回路部に他の
回路部と別個の電源線及び／又は接地線を用いることを
特徴とする。
外部より入力する基本クロック信号を扱う回路部に他の
回路部と別個の電源線及び／又は接地線を用いることを
特徴とする。
ここで、上記ＣＣＤ装置とは、電荷結合素子を以て電荷
を転送する機構を有した装置であって、より具体的には
ＣＣＤ遅延素子，ｃｃＤｔｉ像素子等である。外部より
人力する基本クロック信号は、例えば色副搬送波周波数
のクロック信号の如き信号であり、また、これに限定さ
れず、その周波数戒分の漏れによって悪影響が生ずるよ
うな信号を含む．基本クロック信号を扱う回路部は、そ
の基本夕ロック信号が人力して所要の信号処理が行われ
る回路部分であり，ＣＣＤ遅延素子の場合では例えばＰ
ＬＬ回路である．本発明のＣＣＤ装置では、電源線や接
地線が基本クロノク信号を扱う回路部と他の回路部とで
、別個のものとされる。これは内部の電源綿や接地線が
２つの回路部で独立した配線パターンとされるものであ
り、さらに独立した外部ピンをそれぞれ有してなる構或
であっても良い．また、別個のものとする電ａ線，接地
線は、一方でも良いが、両方とすることがより好ましい
． 〔作用〕 多少のインピーダンスが実際上避けられない電源線や接
地線は、基本クロック信号の漏れの経路となってしまう
．そこで、本発明は、基本クロック信号を扱う回路部と
その他の回路部で異なる電源線や接地線とすることで、
基本クロック信号が基本クロック信号を扱う回路部内で
電源線等に漏れ込んだ場合でも、その他の回路部までに
基本クロノク信号が漏れないようにする． 〔実施例〕 本発明の好適な実施例を図面を参照しながら説明する． 本実施例は、ＣＣＤ遅延素子の例であり、外部より基本
クロック信号としてｆｓｃのクロック信号が入力する構
造となっている． 第ｌ図にそのブロック構成を示す．本実施例のＣＣＤ遅
延素子ｌは、ＮＴＳＣ方式の１ラインの遅延を得るため
の装置であって、例えばＣＭＯＳ構威とされる．そして
、電荷結合素子からなるＣＣＤ部２には、入力バイアス
回路７によってバイアスされながら端子２ｌより入力信
号Ｖｉｎが人力する．このＣＣＤ部２でおよそＩＨ（水
平ライン）分遅延され、その遅延した出力信号Ｖｏｕｔ
が出力回路６を介し、端子２２より出力される．この出
力信号Ｖｏｕｔが所要の信号処理等に用いられる．この
ＣＣＤ遅延素子ｌは、ＣＣＤ部２を駆動するためにドラ
イバー５が設けられており、さらにドライバー５に駆動
信号を供給するタイくングパルス発生回路４も配設され
ている．タイξングバルス発生回路４は、出力回路６に
も所要のパルス信号を送っている． このタイミングパルス発生回路４には、ＰＬＬ回路３か
ら４週倍された色副搬送波周波数のクロック信号４ｆｓ
ｃが供給される，ＰＬＬ回路３は、外部からの基本クロ
ック信号であるクロノク信号ｆ ｓｃ （’ｉ ３．
５ ８ ＭＨｚ）を端子２３を介して入力させており、
このクロック信号ｆｓｃを基にして４逓倍のクロック信
号４ｆｓｃを生威している．このようなブロック構戒を
有する本実施例のＣＣＤ遅延素子ｌは、その電源線と接
地線に特徴を有している．すなわち、本実施例のＣＣＤ
遅延素子１は、２系統の電源線１１．１３と接地線１２
．１４を有しており、特にＰＬＬ回路３専用の電源線１
３と接地線１４を有している，ＰＬＬ回路３専用の１１
線１３には端子２６を介して第２電源電圧が供給される
，ＰＬＬ回路３専用の接地線ｌ４には端子２７を介して
第２接地電圧が供給される。これら電源線１３と接地線
１４は、ＰＬＬ回路３の領域で引き回されるパターンと
され、他の回路部には至らないパターンとされる．他の
系統の電源線１ｌと接地線１２ば、他の回路部用のもの
である．電源ａｌｌは端子２４を介して第１電源電圧が
供給され、接地線ｌ２は端子２５を介して第１接地電圧
が供給される．ここで、他の回路部は、タイもングパル
ス発生回路４，ドライバー５，ＣＣＤ部２，出力回路６
．入力バイアス回路７であって、図中省略しているが電
源線１ｌと接地線ｌ２は上記各回路部に配線される．本
実施例では、このように電源線１１．１３と接地線１２
．１４をＰＬＬ回路３で専用のものと他の回路部用のも
のの２系統とするために、ＣＣＤ駆動用のパルス信号や
サンプリング信号にｆｓｃ威分が漏れるようなことが抑
えられ、出力回路６で信号がｆｓｃ戒分により変調され
るような悪影響も防止される．さらに本実施例では、パ
ターンのみ分離するのではなく、外部端子から２系統分
設けている．このように外部端子２６．２７も専用化す
ることで、特にＰＬＬ回路３からのＥｓｃ或分の漏れを
さらに小さく抑えることができる．なお、上記’！６８
！ １１は必ずしも一義的でなくとも良く、例えば５Ｖ
，９■等の多種類の電圧を供給するためのものでも良い
． 第２図は本実施例のＣＣＤ遅延素子のＰＬＬ回路のブロ
ック構戒を示す．このＰＬＬ回路は、位相比較器３ｌと
電圧制御発振器３３と２分周器３２を有しており、ロー
パスフィルター３４は外付けとなっている．このＰＬＬ
回路では、外部より基本クロック信号である信号ｆｓｃ
が位相比較器３１に一方の人力端子より供給されて、そ
の位相比較器３Ｉの出力はローパスフィルター３４を介
して電圧制御発振器３３に供給されて４逓倍される．こ
の電圧制御発振器３３からの信号４ｆｓｃは、上記タイ
亀ングパルス発生回路４に供給されると共に、２分周器
３２に供給される。２分周器３２では信号４ｆｓｃが２
に分周され、基本の信号ｆｓｃに戻され、それが位相比
較器３１の他方の入力端子に入力される．このＰＬＬ回
路においては、位相比較器３１とＸ分周器３２はｃＭＯ
ｓｔ！戒とされる．また、図中破線で囲んだ位相比較器
３１とＸ分周器３２で基本クロック信号である信号ｆｓ
ｃを扱う．そこで、本実施例のＣＣＤ遅延素子では、他
の回路部と独立した電源線１３と接地線ｌ４が位相比較
器３１及び×分周器３２に専用に用いられる。このよう
に信号ｆｓｃを扱う位相比較器３１及び２分周器３２の
電源線ｌ３と接地線ｌ４を専用とすることで、色副搬送
波周波数の信号ｆｓｃの出力信号Ｖｏｕｔへの重畳が抑
制され、従って、偽信号分の小さなＩＨ遅延した信号が
得られることになる．なお、ローパスフィルター３４を
オンチンプ化する場合では、ローパスフィルター３４へ
の電源線と接地線を位相比較器３ｌ及びｚ分周器３２に
用いたものを延長して形戒すれば良い．なお、上述の実
施例では、ＰＬＬ回路３の横戒を４逓倍するものとした
がそれに限定されるものではなく、分周器も２よりも分
周比の高いものであれば良い。また、上述の実施例では
、ＣＣＤ遅延素子の例について説明したが、周辺回路を
オンチップ化したＣＣＤ撮像素子等であっても良い。
を転送する機構を有した装置であって、より具体的には
ＣＣＤ遅延素子，ｃｃＤｔｉ像素子等である。外部より
人力する基本クロック信号は、例えば色副搬送波周波数
のクロック信号の如き信号であり、また、これに限定さ
れず、その周波数戒分の漏れによって悪影響が生ずるよ
うな信号を含む．基本クロック信号を扱う回路部は、そ
の基本夕ロック信号が人力して所要の信号処理が行われ
る回路部分であり，ＣＣＤ遅延素子の場合では例えばＰ
ＬＬ回路である．本発明のＣＣＤ装置では、電源線や接
地線が基本クロノク信号を扱う回路部と他の回路部とで
、別個のものとされる。これは内部の電源綿や接地線が
２つの回路部で独立した配線パターンとされるものであ
り、さらに独立した外部ピンをそれぞれ有してなる構或
であっても良い．また、別個のものとする電ａ線，接地
線は、一方でも良いが、両方とすることがより好ましい
． 〔作用〕 多少のインピーダンスが実際上避けられない電源線や接
地線は、基本クロック信号の漏れの経路となってしまう
．そこで、本発明は、基本クロック信号を扱う回路部と
その他の回路部で異なる電源線や接地線とすることで、
基本クロック信号が基本クロック信号を扱う回路部内で
電源線等に漏れ込んだ場合でも、その他の回路部までに
基本クロノク信号が漏れないようにする． 〔実施例〕 本発明の好適な実施例を図面を参照しながら説明する． 本実施例は、ＣＣＤ遅延素子の例であり、外部より基本
クロック信号としてｆｓｃのクロック信号が入力する構
造となっている． 第ｌ図にそのブロック構成を示す．本実施例のＣＣＤ遅
延素子ｌは、ＮＴＳＣ方式の１ラインの遅延を得るため
の装置であって、例えばＣＭＯＳ構威とされる．そして
、電荷結合素子からなるＣＣＤ部２には、入力バイアス
回路７によってバイアスされながら端子２ｌより入力信
号Ｖｉｎが人力する．このＣＣＤ部２でおよそＩＨ（水
平ライン）分遅延され、その遅延した出力信号Ｖｏｕｔ
が出力回路６を介し、端子２２より出力される．この出
力信号Ｖｏｕｔが所要の信号処理等に用いられる．この
ＣＣＤ遅延素子ｌは、ＣＣＤ部２を駆動するためにドラ
イバー５が設けられており、さらにドライバー５に駆動
信号を供給するタイくングパルス発生回路４も配設され
ている．タイξングバルス発生回路４は、出力回路６に
も所要のパルス信号を送っている． このタイミングパルス発生回路４には、ＰＬＬ回路３か
ら４週倍された色副搬送波周波数のクロック信号４ｆｓ
ｃが供給される，ＰＬＬ回路３は、外部からの基本クロ
ック信号であるクロノク信号ｆ ｓｃ （’ｉ ３．
５ ８ ＭＨｚ）を端子２３を介して入力させており、
このクロック信号ｆｓｃを基にして４逓倍のクロック信
号４ｆｓｃを生威している．このようなブロック構戒を
有する本実施例のＣＣＤ遅延素子ｌは、その電源線と接
地線に特徴を有している．すなわち、本実施例のＣＣＤ
遅延素子１は、２系統の電源線１１．１３と接地線１２
．１４を有しており、特にＰＬＬ回路３専用の電源線１
３と接地線１４を有している，ＰＬＬ回路３専用の１１
線１３には端子２６を介して第２電源電圧が供給される
，ＰＬＬ回路３専用の接地線ｌ４には端子２７を介して
第２接地電圧が供給される。これら電源線１３と接地線
１４は、ＰＬＬ回路３の領域で引き回されるパターンと
され、他の回路部には至らないパターンとされる．他の
系統の電源線１ｌと接地線１２ば、他の回路部用のもの
である．電源ａｌｌは端子２４を介して第１電源電圧が
供給され、接地線ｌ２は端子２５を介して第１接地電圧
が供給される．ここで、他の回路部は、タイもングパル
ス発生回路４，ドライバー５，ＣＣＤ部２，出力回路６
．入力バイアス回路７であって、図中省略しているが電
源線１ｌと接地線ｌ２は上記各回路部に配線される．本
実施例では、このように電源線１１．１３と接地線１２
．１４をＰＬＬ回路３で専用のものと他の回路部用のも
のの２系統とするために、ＣＣＤ駆動用のパルス信号や
サンプリング信号にｆｓｃ威分が漏れるようなことが抑
えられ、出力回路６で信号がｆｓｃ戒分により変調され
るような悪影響も防止される．さらに本実施例では、パ
ターンのみ分離するのではなく、外部端子から２系統分
設けている．このように外部端子２６．２７も専用化す
ることで、特にＰＬＬ回路３からのＥｓｃ或分の漏れを
さらに小さく抑えることができる．なお、上記’！６８
！ １１は必ずしも一義的でなくとも良く、例えば５Ｖ
，９■等の多種類の電圧を供給するためのものでも良い
． 第２図は本実施例のＣＣＤ遅延素子のＰＬＬ回路のブロ
ック構戒を示す．このＰＬＬ回路は、位相比較器３ｌと
電圧制御発振器３３と２分周器３２を有しており、ロー
パスフィルター３４は外付けとなっている．このＰＬＬ
回路では、外部より基本クロック信号である信号ｆｓｃ
が位相比較器３１に一方の人力端子より供給されて、そ
の位相比較器３Ｉの出力はローパスフィルター３４を介
して電圧制御発振器３３に供給されて４逓倍される．こ
の電圧制御発振器３３からの信号４ｆｓｃは、上記タイ
亀ングパルス発生回路４に供給されると共に、２分周器
３２に供給される。２分周器３２では信号４ｆｓｃが２
に分周され、基本の信号ｆｓｃに戻され、それが位相比
較器３１の他方の入力端子に入力される．このＰＬＬ回
路においては、位相比較器３１とＸ分周器３２はｃＭＯ
ｓｔ！戒とされる．また、図中破線で囲んだ位相比較器
３１とＸ分周器３２で基本クロック信号である信号ｆｓ
ｃを扱う．そこで、本実施例のＣＣＤ遅延素子では、他
の回路部と独立した電源線１３と接地線ｌ４が位相比較
器３１及び×分周器３２に専用に用いられる。このよう
に信号ｆｓｃを扱う位相比較器３１及び２分周器３２の
電源線ｌ３と接地線ｌ４を専用とすることで、色副搬送
波周波数の信号ｆｓｃの出力信号Ｖｏｕｔへの重畳が抑
制され、従って、偽信号分の小さなＩＨ遅延した信号が
得られることになる．なお、ローパスフィルター３４を
オンチンプ化する場合では、ローパスフィルター３４へ
の電源線と接地線を位相比較器３ｌ及びｚ分周器３２に
用いたものを延長して形戒すれば良い．なお、上述の実
施例では、ＰＬＬ回路３の横戒を４逓倍するものとした
がそれに限定されるものではなく、分周器も２よりも分
周比の高いものであれば良い。また、上述の実施例では
、ＣＣＤ遅延素子の例について説明したが、周辺回路を
オンチップ化したＣＣＤ撮像素子等であっても良い。
また、上述の実施例では、電源線と接地線の両方を独立
させた構成としているが、どちらか一方のみを専用とす
る構成でも可能である． 〔発明の効果〕 本発明のＣＣＤ装置は、上述のように、外部からの基本
クロック信号を扱う回路部で専用の電源線や接地線を用
いるため、基本クロック信号の出力信号への重畳は抑制
されることになる．従って、偽信号分の小さな出力信号
を得ることが可能となる．
させた構成としているが、どちらか一方のみを専用とす
る構成でも可能である． 〔発明の効果〕 本発明のＣＣＤ装置は、上述のように、外部からの基本
クロック信号を扱う回路部で専用の電源線や接地線を用
いるため、基本クロック信号の出力信号への重畳は抑制
されることになる．従って、偽信号分の小さな出力信号
を得ることが可能となる．
第１図は本発明のＣＣＤ装置の一例のブロック図、第２
図は上記一例のＰＬＬ回路の構戒を示すブロック図であ
る． ２・・・ＣＣＤ部 ３・・・ＰＬＬ回路 １１．１３・・・電源線 １２．１４・・・接地線
図は上記一例のＰＬＬ回路の構戒を示すブロック図であ
る． ２・・・ＣＣＤ部 ３・・・ＰＬＬ回路 １１．１３・・・電源線 １２．１４・・・接地線
Claims (1)
- 外部より入力する基本クロック信号を扱う回路部に他の
回路部と別個の電源線及び／又は接地線を用いることを
特徴とするＣＣＤ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229398A JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
| US07/577,000 US5124796A (en) | 1989-09-06 | 1990-09-04 | Charge coupled device having a circuit for handling a fundamental clock signal |
| EP90117122A EP0416593B1 (en) | 1989-09-06 | 1990-09-05 | CCD having a circuit for handling a fundamental clock signal |
| DE69020073T DE69020073T2 (de) | 1989-09-06 | 1990-09-05 | CCD mit einer Schaltung zur Behandlung eines fundamentalen Taktsignals. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229398A JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393237A true JPH0393237A (ja) | 1991-04-18 |
| JP2855692B2 JP2855692B2 (ja) | 1999-02-10 |
Family
ID=16891583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229398A Expired - Fee Related JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5124796A (ja) |
| EP (1) | EP0416593B1 (ja) |
| JP (1) | JP2855692B2 (ja) |
| DE (1) | DE69020073T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707328B2 (en) | 1999-12-28 | 2004-03-16 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440342A (en) * | 1993-01-15 | 1995-08-08 | Eastman Kodak Company | Logic system and method for controlling any one of different charge coupled device image sensors to provide video image signals in accordance with a television standard |
| US6151071A (en) * | 1996-02-29 | 2000-11-21 | Eastman Kodak Company | Circuit for generating control signals |
| KR100216272B1 (ko) * | 1996-12-13 | 1999-08-16 | 구본준 | 프로그램 가능한 펄스 발생기 |
| JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
| JP4098159B2 (ja) * | 2003-05-28 | 2008-06-11 | オリンパス株式会社 | アクチュエータ駆動装置 |
| JP4724478B2 (ja) * | 2005-06-21 | 2011-07-13 | 株式会社リコー | 撮像装置、撮像制御方法およびコンピュータ読取り可能の記録媒体 |
| US20070076116A1 (en) * | 2005-10-05 | 2007-04-05 | Pandit Amol S | Method and apparatus for dynamically adjusting the clock frequency of an imaging sensor in a digital imaging device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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