JP2855692B2 - Ｃｃｄ装置 - Google Patents
Ｃｃｄ装置Info
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- JP2855692B2 JP2855692B2 JP1229398A JP22939889A JP2855692B2 JP 2855692 B2 JP2855692 B2 JP 2855692B2 JP 1229398 A JP1229398 A JP 1229398A JP 22939889 A JP22939889 A JP 22939889A JP 2855692 B2 JP2855692 B2 JP 2855692B2
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- Japan
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- circuit
- clock signal
- signal
- ccd
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G—PHYSICS
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Processing Of Color Television Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は色副搬送波周波数信号などの基本クロック信
号が外部より供給されるCCD装置に関する。
号が外部より供給されるCCD装置に関する。
〔発明の概要〕 本発明は、所要の基本クロック信号が外部より供給さ
れるCCD装置において、該CCD装置の内部でその基本クロ
ック信号を扱う回路部に他の回路部と別個の電源線及び
／又は接地線を用いることにより、上記基本クロック信
号が他の回路部へ漏れることを防止するものである。
れるCCD装置において、該CCD装置の内部でその基本クロ
ック信号を扱う回路部に他の回路部と別個の電源線及び
／又は接地線を用いることにより、上記基本クロック信
号が他の回路部へ漏れることを防止するものである。
最近のCCD遅延素子は、使い易さなどの点から多くの
周辺回路を内蔵している。なかでも、ビデオ信号処理等
には、信号帯域として5MHz程度が要求されるため、CCD
遅延素子の駆動周波数として２〜6fSC（色副搬送波周波
数）が用いられる。
周辺回路を内蔵している。なかでも、ビデオ信号処理等
には、信号帯域として5MHz程度が要求されるため、CCD
遅延素子の駆動周波数として２〜6fSC（色副搬送波周波
数）が用いられる。
この２〜6fSCのクロック周波数を得るために、PLL
（フェーズ・ロック・ループ）回路を使用する必要があ
るが、別のICを用いた時では、コスト増を招き、全体の
部品点数も増えることになる。そこで、PLL回路を内蔵
したCCD遅延素子が開発されている。
（フェーズ・ロック・ループ）回路を使用する必要があ
るが、別のICを用いた時では、コスト増を招き、全体の
部品点数も増えることになる。そこで、PLL回路を内蔵
したCCD遅延素子が開発されている。
PLL回路を内蔵したCCD遅延素子では、素子を作動させ
るために、外部クロック信号としてfSCの周波数のクロ
ックがPLL回路に供給される。ところが、このfSC成分の
信号はCCD遅延素子内部で他の回路に対して漏れること
があり、その偽信号によって悪影響が生ずる場合があ
る。例えば、白黒画像をモニターすべき時にfSC成分の
信号の漏れ込みがあった場合では、fSC成分の信号が本
来の信号に重畳され、それがモニター等においてカラー
成分と判断されて、画像に色が生ずる等の悪影響が発生
する。
るために、外部クロック信号としてfSCの周波数のクロ
ックがPLL回路に供給される。ところが、このfSC成分の
信号はCCD遅延素子内部で他の回路に対して漏れること
があり、その偽信号によって悪影響が生ずる場合があ
る。例えば、白黒画像をモニターすべき時にfSC成分の
信号の漏れ込みがあった場合では、fSC成分の信号が本
来の信号に重畳され、それがモニター等においてカラー
成分と判断されて、画像に色が生ずる等の悪影響が発生
する。
そこで、本発明は、外部からの基本クロック信号が漏
れ込むことによる悪影響を防止するようなCCD装置の装
置を目的とする。
れ込むことによる悪影響を防止するようなCCD装置の装
置を目的とする。
上述の目的を達成するために、本発明のCCD装置は、
外部より色副搬送波周波数の基本クロック信号を入力す
る外部入力端子と、上記外部入力端子から入力した基本
クロック信号が入力され、第１の電源線及び接地線と接
続されたPLL回路部と、上記第１の電源線及び接地線と
は別個の第２の電源線及び接地線と接続され上記PLL回
路で生成されたクロック信号に基づいて駆動するCCD素
子を含む他の回路部とを有することを特徴とする。
外部より色副搬送波周波数の基本クロック信号を入力す
る外部入力端子と、上記外部入力端子から入力した基本
クロック信号が入力され、第１の電源線及び接地線と接
続されたPLL回路部と、上記第１の電源線及び接地線と
は別個の第２の電源線及び接地線と接続され上記PLL回
路で生成されたクロック信号に基づいて駆動するCCD素
子を含む他の回路部とを有することを特徴とする。
ここで、上記CCD装置とは、電荷結合素子を以て電荷
を転送する機構を有した装置であって、より具体的には
CCD遅延素子,CCD撮像素子等である。外部より入力する
基本クロック信号は、例えば色副搬送波周波数のクロッ
ク信号の如き信号であり、また、これに限定されず、そ
の周波数成分の漏れによって悪影響が生ずるような信号
を含む。基本クロック信号を扱う回路部は、その基本ク
ロック信号が入力して所要の信号処理が行われる回路部
分であり、CCD遅延素子の場合では例えばPLL回路であ
る。本発明のCCD装置では、電源線や接地線が基本クロ
ック信号を扱う回路部と他の回路部とで、別個のものと
される。これは内部の電源線や接地線が２つの回路部で
独立した配線パターンとされるものであり、さらに独立
した外部ピンをそれぞれ有してなる構成であっても良
い。また、別個のものとする電源線，接地線は、一方で
も良いが、両方とすることがより好ましい。
を転送する機構を有した装置であって、より具体的には
CCD遅延素子,CCD撮像素子等である。外部より入力する
基本クロック信号は、例えば色副搬送波周波数のクロッ
ク信号の如き信号であり、また、これに限定されず、そ
の周波数成分の漏れによって悪影響が生ずるような信号
を含む。基本クロック信号を扱う回路部は、その基本ク
ロック信号が入力して所要の信号処理が行われる回路部
分であり、CCD遅延素子の場合では例えばPLL回路であ
る。本発明のCCD装置では、電源線や接地線が基本クロ
ック信号を扱う回路部と他の回路部とで、別個のものと
される。これは内部の電源線や接地線が２つの回路部で
独立した配線パターンとされるものであり、さらに独立
した外部ピンをそれぞれ有してなる構成であっても良
い。また、別個のものとする電源線，接地線は、一方で
も良いが、両方とすることがより好ましい。
多少のインピーダンスが実際上避けられない電源線や
接地線は、基本クロック信号の漏れの経路となってしま
う。そこで、本発明は、基本クロック信号を扱う回路部
とその他の回路部で異なる電源線や接地線とすること
で、基本クロック信号が基本クロック信号を扱う回路部
内で電源線等に漏れ込んだ場合でも、その他の回路部ま
でに基本クロック信号が漏れないようにする。
接地線は、基本クロック信号の漏れの経路となってしま
う。そこで、本発明は、基本クロック信号を扱う回路部
とその他の回路部で異なる電源線や接地線とすること
で、基本クロック信号が基本クロック信号を扱う回路部
内で電源線等に漏れ込んだ場合でも、その他の回路部ま
でに基本クロック信号が漏れないようにする。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例は、CCD遅延素子の例であり、外部より基本
クロック信号としてfSCのクロック信号が入力する構造
となっている。
クロック信号としてfSCのクロック信号が入力する構造
となっている。
第１図にそのブロック構成を示す。本実施例のCCD遅
延素子１は、NTSC方式の１ラインの遅延を得るための装
置であって、例えばCMOS構成とされる。そして、電荷結
合素子からなるCCD部２には、入力バイアス回路７によ
ってバイアスされながら端子21より入力信号Vinが入力
する。このCCD部２でおよそ1H（水平ライン）分遅延さ
れ、その遅延した出力信号Voutが出力回路６を介し、端
子22より出力される。この出力信号Voutが所要の信号処
理等に用いられる。このCCD遅延素子１は、CCD部２を駆
動するためにドライバー５が設けられており、さらにド
ライバー５に駆動信号を供給するタイミングパルス発生
回路４も配設されている。タイミングパルス発生回路４
は、出力回路６にも所要のパルス信号を送っている。
延素子１は、NTSC方式の１ラインの遅延を得るための装
置であって、例えばCMOS構成とされる。そして、電荷結
合素子からなるCCD部２には、入力バイアス回路７によ
ってバイアスされながら端子21より入力信号Vinが入力
する。このCCD部２でおよそ1H（水平ライン）分遅延さ
れ、その遅延した出力信号Voutが出力回路６を介し、端
子22より出力される。この出力信号Voutが所要の信号処
理等に用いられる。このCCD遅延素子１は、CCD部２を駆
動するためにドライバー５が設けられており、さらにド
ライバー５に駆動信号を供給するタイミングパルス発生
回路４も配設されている。タイミングパルス発生回路４
は、出力回路６にも所要のパルス信号を送っている。
このタイミングパルス発生回路４には、PLL回路３か
ら４逓倍された色副搬送波周波数のクロック信号4fSCが
供給される。PLL回路３は、外部からの基本クロック信
号であるクロック信号fSC（≒3.58MHz）を端子23を介し
て入力させており、このクロック信号fSCを基にして４
逓倍のクロック信号4fSCを生成している。
ら４逓倍された色副搬送波周波数のクロック信号4fSCが
供給される。PLL回路３は、外部からの基本クロック信
号であるクロック信号fSC（≒3.58MHz）を端子23を介し
て入力させており、このクロック信号fSCを基にして４
逓倍のクロック信号4fSCを生成している。
このようなブロック構成を有する本実施例のCCD遅延
素子１は、その電源線と接地線に特徴を有している。す
なわち、本実施例のCCD遅延素子１は、２系統の電源線1
1,13と接地線12,14を有しており、特にPLL回路３専用の
電源線13と接地線14を有している。PLL回路３専用の電
源線13には端子26を介して第２電源電圧が供給される。
PLL回路３専用の接地線14には端子27を介して第２接地
電圧が供給される。これら電源線13と接地線14は、PLL
回路３の領域で引き回されるパターンとされ、他の回路
部には至らないパターンとされる。他の系統の電源線11
と接地線12は、他の回路部用のものである。電源線11は
端子24を介して第１電源電圧が供給され、接地線12は端
子25を介して第１接地電圧が供給される。ここで、他の
回路部は、タイミングパルス発生回路4,ドライバー5,CC
D部2,出力回路6,入力バイアス回路７であって、図中省
略しているが電源線11と接地線12は上記各回路部に配線
される。本実施例では、このように電源線11,13と接地
線12,14をPLL回路３で専用のものと他の回路部用のもの
の２系統とするために、CCD駆動用のパルス信号やサン
プリング信号にfSC成分が漏れるようなことが抑えら
れ、出力回路６で信号がfSC成分により変調されるよう
な悪影響も防止される。さらに本実施例では、パターン
のみ分離するのではなく、外部端子から２系統分設けて
いる。このように外部端子26,27も専用化することで、
特にPLL回路３からのfSC成分の漏れをさらに小さく抑え
ることができる。なお、上記電源線11は必ずしも一義的
でなくとも良く、例えば5V,9V等の多種類の電圧を供給
するためのものでも良い。
素子１は、その電源線と接地線に特徴を有している。す
なわち、本実施例のCCD遅延素子１は、２系統の電源線1
1,13と接地線12,14を有しており、特にPLL回路３専用の
電源線13と接地線14を有している。PLL回路３専用の電
源線13には端子26を介して第２電源電圧が供給される。
PLL回路３専用の接地線14には端子27を介して第２接地
電圧が供給される。これら電源線13と接地線14は、PLL
回路３の領域で引き回されるパターンとされ、他の回路
部には至らないパターンとされる。他の系統の電源線11
と接地線12は、他の回路部用のものである。電源線11は
端子24を介して第１電源電圧が供給され、接地線12は端
子25を介して第１接地電圧が供給される。ここで、他の
回路部は、タイミングパルス発生回路4,ドライバー5,CC
D部2,出力回路6,入力バイアス回路７であって、図中省
略しているが電源線11と接地線12は上記各回路部に配線
される。本実施例では、このように電源線11,13と接地
線12,14をPLL回路３で専用のものと他の回路部用のもの
の２系統とするために、CCD駆動用のパルス信号やサン
プリング信号にfSC成分が漏れるようなことが抑えら
れ、出力回路６で信号がfSC成分により変調されるよう
な悪影響も防止される。さらに本実施例では、パターン
のみ分離するのではなく、外部端子から２系統分設けて
いる。このように外部端子26,27も専用化することで、
特にPLL回路３からのfSC成分の漏れをさらに小さく抑え
ることができる。なお、上記電源線11は必ずしも一義的
でなくとも良く、例えば5V,9V等の多種類の電圧を供給
するためのものでも良い。
第２図は本実施例のCCD遅延素子のPLL回路のブロック
構成を示す。このPLL回路は、位相比較器31と電圧制御
発振器33と1/4分周器32を有しており、ローパスフィル
ター34は外付けとなっている。このPLL回路では、外部
より基本クロック信号である信号fSCが位相比較器31に
一方の入力端子より供給されて、その位相比較器31の出
力ローパスフィルター34を介して電圧制御発振器33に供
給されて４逓倍される。この電圧制御発振器33からの信
号4fSCは、上記タイミングパルス発生回路４に供給され
ると共に、1/4分周器32に供給される。1/4分周器32では
信号4fSCが1/4に分周され、基本の信号fSCに戻され、そ
れが位相比較器31の他方の入力端子に入力される。この
PLL回路においては、位相比較器31と1/4分周器32はCMOS
構成とされる。また、図中破線で囲んだ位相比較器31と
1/4分周器32で基本クロック信号である信号fSCを扱う。
そこで、本実施例のCCD遅延素子では、他の回路部と独
立した電源線13と接地線14が位相比較器31及び1/4分周
器32に専用に用いられる。このように信号fSCを扱う位
相比較器31及び1/4分周器32の電源線13と接地線14を専
用とすることで、色副搬送波周波数の信号fSCの出力信
号Voutへの重畳が抑制され、従って、偽信号分の小さな
1H遅延した信号が得られることになる。なお、ローパス
フィルター34をオンチップ化する場合では、ローパスフ
ィルター34への電源線と接地線を位相比較器31及び1/4
分周器32に用いたものを延長して形成すれば良い。
構成を示す。このPLL回路は、位相比較器31と電圧制御
発振器33と1/4分周器32を有しており、ローパスフィル
ター34は外付けとなっている。このPLL回路では、外部
より基本クロック信号である信号fSCが位相比較器31に
一方の入力端子より供給されて、その位相比較器31の出
力ローパスフィルター34を介して電圧制御発振器33に供
給されて４逓倍される。この電圧制御発振器33からの信
号4fSCは、上記タイミングパルス発生回路４に供給され
ると共に、1/4分周器32に供給される。1/4分周器32では
信号4fSCが1/4に分周され、基本の信号fSCに戻され、そ
れが位相比較器31の他方の入力端子に入力される。この
PLL回路においては、位相比較器31と1/4分周器32はCMOS
構成とされる。また、図中破線で囲んだ位相比較器31と
1/4分周器32で基本クロック信号である信号fSCを扱う。
そこで、本実施例のCCD遅延素子では、他の回路部と独
立した電源線13と接地線14が位相比較器31及び1/4分周
器32に専用に用いられる。このように信号fSCを扱う位
相比較器31及び1/4分周器32の電源線13と接地線14を専
用とすることで、色副搬送波周波数の信号fSCの出力信
号Voutへの重畳が抑制され、従って、偽信号分の小さな
1H遅延した信号が得られることになる。なお、ローパス
フィルター34をオンチップ化する場合では、ローパスフ
ィルター34への電源線と接地線を位相比較器31及び1/4
分周器32に用いたものを延長して形成すれば良い。
なお、上述の実施例では、PLL回路３の構成を４逓倍
するものとしたがそれに限定されるものではなく、分周
器も1/2よりも分周比の高いものであれば良い。また、
上述の実施例では、CCD遅延素子の例について説明した
が、周辺回路をオンチップ化したCCD撮像素子等であっ
ても良い。また、上述の実施例では、電源線と接地線の
両方を独立させた構成としているが、どちらか一方のみ
を専用とする構成でも可能である。
するものとしたがそれに限定されるものではなく、分周
器も1/2よりも分周比の高いものであれば良い。また、
上述の実施例では、CCD遅延素子の例について説明した
が、周辺回路をオンチップ化したCCD撮像素子等であっ
ても良い。また、上述の実施例では、電源線と接地線の
両方を独立させた構成としているが、どちらか一方のみ
を専用とする構成でも可能である。
本発明のCCD装置は、上述のように、外部より色副搬
送波周波数の基本クロック信号を入力する外部入力端子
と、上記外部入力端子から入力した基本クロック信号が
入力され、第１の電源線及び接地線と接続されたPLL回
路部と、上記第１の電源線及び接地線とは別個の第２の
電源線及び接地線と接続され上記PLL回路で生成された
クロック信号に基づいて駆動するCCD素子を含む他の回
路部とを有するため、基本クロック信号の出力信号への
重畳は抑制されることになる。従って、偽信号分の小さ
な出力信号を得ることが可能となる。
送波周波数の基本クロック信号を入力する外部入力端子
と、上記外部入力端子から入力した基本クロック信号が
入力され、第１の電源線及び接地線と接続されたPLL回
路部と、上記第１の電源線及び接地線とは別個の第２の
電源線及び接地線と接続され上記PLL回路で生成された
クロック信号に基づいて駆動するCCD素子を含む他の回
路部とを有するため、基本クロック信号の出力信号への
重畳は抑制されることになる。従って、偽信号分の小さ
な出力信号を得ることが可能となる。
第１図は本発明のCCD装置の一例のブロック図、第２図
は上記一例のPLL回路の構成を示すブロック図である。 ２……CCD部 ３……PLL回路 11,13……電源線 12,14……接地線
は上記一例のPLL回路の構成を示すブロック図である。 ２……CCD部 ３……PLL回路 11,13……電源線 12,14……接地線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/339 H01L 27/04 H01L 27/14 - 27/148 H01L 29/762 - 29/768
Claims (1)
- 【請求項１】外部より色副搬送波周波数の基本クロック
信号を入力する外部入力端子と、 上記外部入力端子から入力した基本クロック信号が入力
され、第１の電源線及び接地線と接続されたPLL回路部
と、 上記第１の電源線及び接地線とは別個の第２の電源線及
び接地線と接続され上記PLL回路で生成されたクロック
信号に基づいて駆動するCCD素子を含む他の回路部と を有することを特徴とするCCD装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229398A JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
| US07/577,000 US5124796A (en) | 1989-09-06 | 1990-09-04 | Charge coupled device having a circuit for handling a fundamental clock signal |
| EP90117122A EP0416593B1 (en) | 1989-09-06 | 1990-09-05 | CCD having a circuit for handling a fundamental clock signal |
| DE69020073T DE69020073T2 (de) | 1989-09-06 | 1990-09-05 | CCD mit einer Schaltung zur Behandlung eines fundamentalen Taktsignals. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229398A JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393237A JPH0393237A (ja) | 1991-04-18 |
| JP2855692B2 true JP2855692B2 (ja) | 1999-02-10 |
Family
ID=16891583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229398A Expired - Fee Related JP2855692B2 (ja) | 1989-09-06 | 1989-09-06 | Ｃｃｄ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5124796A (ja) |
| EP (1) | EP0416593B1 (ja) |
| JP (1) | JP2855692B2 (ja) |
| DE (1) | DE69020073T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440342A (en) * | 1993-01-15 | 1995-08-08 | Eastman Kodak Company | Logic system and method for controlling any one of different charge coupled device image sensors to provide video image signals in accordance with a television standard |
| US6151071A (en) * | 1996-02-29 | 2000-11-21 | Eastman Kodak Company | Circuit for generating control signals |
| KR100216272B1 (ko) * | 1996-12-13 | 1999-08-16 | 구본준 | 프로그램 가능한 펄스 발생기 |
| JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
| JP2001189423A (ja) | 1999-12-28 | 2001-07-10 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP4098159B2 (ja) * | 2003-05-28 | 2008-06-11 | オリンパス株式会社 | アクチュエータ駆動装置 |
| JP4724478B2 (ja) * | 2005-06-21 | 2011-07-13 | 株式会社リコー | 撮像装置、撮像制御方法およびコンピュータ読取り可能の記録媒体 |
| US20070076116A1 (en) * | 2005-10-05 | 2007-04-05 | Pandit Amol S | Method and apparatus for dynamically adjusting the clock frequency of an imaging sensor in a digital imaging device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4228460A (en) * | 1978-01-12 | 1980-10-14 | Basf Aktiengesellschaft | Method and apparatus for compensation of time base errors |
| JPS5496947A (en) * | 1978-01-18 | 1979-07-31 | Ricoh Co Ltd | Analog delay circuit |
| JPH0693497B2 (ja) * | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
| JPS63224488A (ja) * | 1987-03-12 | 1988-09-19 | Sony Corp | 時間軸圧縮伸長装置 |
| US4802000A (en) * | 1987-12-22 | 1989-01-31 | Rca Licensing Corporation | Video switching apparatus having interference prevention feature |
-
1989
- 1989-09-06 JP JP1229398A patent/JP2855692B2/ja not_active Expired - Fee Related
-
1990
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