JPH09191472A - 信号加算回路及び映像処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 遅延が必要な信号ラインに接続される遅延線
の段数を増やすことなく、本来遅延が不要な信号ライン
に接続される遅延線による群遅延を抑えて信号加算回路
を用いた各種回路のチップ面積の縮小化を図る。 【解決手段】 本来遅延が不要な信号ラインに接続され
る段数の少ない第１のＣＣＤ遅延線１と、遅延が必要な
信号ラインに接続される段数の多い第２のＣＣＤ遅延線
２と、各遅延線１及び２からの遅延信号Ｓｄ１及びＳｄ
２を加算する加算回路３と、第２のＣＣＤ遅延線２の遅
延量を決める所定周波数の第１及び第２の転送パルスφ
Ｈ₂₁及びφＨ₂₂を生成する第２のタイミング発生回路８
と、第１のＣＣＤ遅延線１の遅延量を決め、かつ上記転
送パルスφＨ₂₁及びφＨ₂₂よりも高い周波数を有する第
１及び第２の転送パルスφＨ₁₁及びφＨ₁₂を生成する第
１のタイミング発生回路７とを設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ遅延線やス
イッチドキャパシタによる遅延線を用いた信号加算回路
と、該信号加算回路を有する例えばＮＴＳＣ方式におけ
るＹ／Ｃ分離回路や例えばＰＡＬ方式のＵ，Ｖ信号分離
回路及び位相歪補正などの映像信号処理回路に関する。

【０００２】

【従来の技術】一般に、ＣＣＤ遅延線を用いた信号加算
回路は、それぞれ別経路から供給される２種の入力信号
のうち、一方の入力信号をＣＣＤ遅延線で所定時間遅延
させ、この遅延信号と他方の遅延されていない入力信号
とを加算するという処理を行なう。

【０００３】しかし、ＣＣＤ遅延線を通じて出力される
遅延信号は、一旦、信号電荷に変換されて再び電気信号
として出力されることから、そのゲインは、他方の遅延
されていない入力信号のゲインと整合性がとれず、所望
の加算信号を得ることができない。

【０００４】そこで、従来では、他方の入力信号が供給
される信号ラインにもＣＣＤ遅延線を接続させることに
より、両者のゲインを合わせるようにしている。

【０００５】具体的に、従来の信号加算回路について図
９を参照しながら説明すると、この信号加算回路は、２
つの入力端子φ１及びφ２を有し、一方の入力端子φ１
に段数の少ない第１のＣＣＤ遅延線１０１を接続し、他
方の入力端子φ２に段数の多い第２のＣＣＤ遅延線１０
２を接続し、更に、これらＣＣＤ遅延線１０１及び１０
２の後段に各ＣＣＤ遅延線１０１及び１０２からの遅延
信号Ｓｄ１及びＳｄ２を加算処理して加算信号Ｓａとし
て出力する加算回路１０３を接続して構成されている。

【０００６】各ＣＣＤ遅延線１０１及び１０２は、それ
ぞれ対応する入力端子φ１及びφ２に供給される入力信
号Ｓ１及びＳ２を一旦信号電荷に変換し、変換された信
号電荷を例えば２層の多結晶シリコン層による転送電極
への互いに位相の異なる２相の転送パルス（第１及び第
２の転送パルスφＨ１及びφＨ２）の印加によって、一
方向に転送する。最終段まで転送された信号電荷は、例
えばフローティング・ディフュージョンあるいはフロー
ティング・ゲート等で構成される電荷−電気信号変換部
にて電気信号（例えば電圧信号）に変換されてそれぞれ
遅延信号Ｓｄ１及びＳｄ２として出力されることとな
る。

【０００７】上記第１及び第２の転送パルスφＨ１及び
φＨ２は、水晶振動子等の基準クロック発生器１０４か
らの基準クロックＰｃの入力に基づいて各種タイミング
信号を生成するタイミング発生回路１０５にて作成され
て、第１及び第２のＣＣＤ遅延線１０１及び１０２に供
給される。

【０００８】上記構成を有する信号加算回路は、例えば
ＮＴＳＣ方式のカラーテレビジョン受像機において、カ
ラー映像信号を輝度信号と色信号とに分離するＹ／Ｃ分
離回路（櫛形フィルタによるＹ／Ｃ分離回路）や、例え
ばＰＡＬ方式のカラーテレビジョン受像機において、搬
送色信号をＵ信号とＶ信号に分離するデコーダなどに使
用される。

【０００９】ここで、図９に示す信号加算回路を使用し
たＹ／Ｃ分離回路を図１０を参照しながら説明すると、
このＹ／Ｃ分離回路は、カラー映像信号Ｓｖが供給され
る入力端子φｉｎから延びる本線Ｌから二つの支線（第
１及び第２の支線Ｌ１及びＬ２）が分岐し、本線Ｌに段
数の多い第１のＣＣＤ遅延線１１１が接続され、第１及
び第２の支線Ｌ１及びＬ２に段数の少ない第２及び第３
のＣＣＤ遅延線１１２及び１１３が接続され、更に、第
１及び第２のＣＣＤ遅延線１１１及び１１２の後段に第
１のＣＣＤ遅延線１１１からの第１の遅延信号Ｓｄ１と
第２のＣＣＤ遅延線１１２からの第２の遅延信号Ｓｄ２
とを加算処理する加算回路１１４が接続され、第１及び
第３のＣＣＤ遅延線１１１及び１１３の後段に上記第１
の遅延信号Ｓｄ１と第３のＣＣＤ遅延線１１３からの第
３の遅延信号Ｓｄ３とを減算処理する減算回路１１５が
接続されて構成されている。

【００１０】上記加算回路１１４の後段には、該加算回
路１１４から出力される加算信号Ｓａからその信号成分
Ｓａｓのみをサンプルホールドする第１のサンプルホー
ルド回路（以下、単に第１のＳ／Ｈ回路と記す）１１６
と、該第１のＳ／Ｈ回路１１６から出力される加算信号
成分Ｓａｓの高周波成分を除去して輝度信号Ｓｙを得る
第１のローパスフィルタ１１７が接続されている。

【００１１】上記減算回路１１５の後段には、該減算回
路１１５から出力される減算信号Ｓｓからその信号成分
Ｓｓｓのみをサンプルホールドする第２のサンプルホー
ルド回路（以下、単に第２のＳ／Ｈ回路と記す）１１８
と、該第２のＳ／Ｈ回路１１８から出力される減算信号
成分Ｓｓｓの高周波成分を除去して色信号Ｓｃを得る第
２のローパスフィルタ１１９が接続されている。

【００１２】また、このＹ／Ｃ分離回路は、基準クロッ
ク発生器１０４から出力される基準クロックＰｃの入力
に基づいて、第１〜第３のＣＣＤ遅延線１１１〜１１３
に供給すべき第１及び第２の転送パルスφＨ１及びφＨ
２と、第１及び第２のＳ／Ｈ回路１１６及び１１８に供
給すべきサンプリングパルスＰ_SHを生成して出力するタ
イミング発生回路１０５が接続されている。

【００１３】上記第２及び第３のＣＣＤ遅延線１１２及
び１１３は、それぞれ同じ段数に設定されて各遅延時間
が同じとされ、上記第１のＣＣＤ遅延線１１１は、第２
及び第３のＣＣＤ遅延線１１２及び１１３の各遅延時間
に対して１ライン分の遅延となるようにその段数が設定
されている。

【００１４】このＹ／Ｃ分離回路は以下のような信号処
理を行なう。即ち、入力端子φｉｎに入力されるカラー
映像信号Ｓｖは、それぞれ本線Ｌと第１及び第２の支線
Ｌ１及びＬ２にそれぞれ分岐されて第１〜第３のＣＣＤ
遅延線１１１〜１１３に供給される。

【００１５】各ＣＣＤ遅延線１１１〜１１３は、供給さ
れるカラー映像信号Ｓｖをそれぞれ信号電荷に変換し、
これら信号電荷をタイミング発生回路１０５から出力さ
れる第１及び第２の転送パルスφＨ１及びφＨ２の交番
電位の変化に従って出力側に転送し、それぞれ第１〜第
３の遅延信号Ｓｄ１，Ｓｄ２及びＳｄ３として出力す
る。

【００１６】この場合、第１の遅延信号Ｓｄ１は、第２
及び第３の遅延信号Ｓｄ２及びＳｄ３に対して１ライン
分遅延した信号として第１のＣＣＤ遅延線１１１から出
力される。

【００１７】上記第１の遅延信号Ｓｄ１と第２の遅延信
号Ｓｄ２は、後段の加算回路１１４にて加算処理されて
加算信号Ｓａとして出力される。この加算信号Ｓａは、
後段の第１のＳ／Ｈ回路１１６にてその信号成分Ｓａｓ
のみが取り出され、更に後段の第１のローパスフィルタ
１１７にて高周波成分が除去されてその出力端子φｙよ
り輝度信号Ｓｙとして取り出されることになる。

【００１８】一方、上記第１の遅延信号Ｓｄ１と第３の
遅延信号Ｓｄ３は、後段の減算回路１１５にて減算処理
されて減算信号Ｓｓとして出力される。この減算信号Ｓ
ｓは、後段の第２のＳ／Ｈ回路１１８にてその信号成分
Ｓｓｓのみが取り出され、更に後段の第２のローパスフ
ィルタ１１９にて高周波成分が除去されてその出力端子
φｃより色信号Ｓｃとして取り出されることになる。

【００１９】次に、図９に示す信号加算回路を使用した
ＰＡＬ方式のデコーダ（Ｕ／Ｖ信号分離回路）を図１１
を参照しながら説明すると、このデコーダは、入力端子
φｉｎに搬送色信号Ｓｃが供給される点を除けば、図１
０で示す上記Ｙ／Ｃ分離回路と同じ構成を有する。従っ
て、図１０と対応するものについて同符号を記し、その
重複説明を省略する。

【００２０】このデコーダの入力端子φｉｎを通じて供
給された搬送色信号Ｓｃは、それぞれ本線Ｌ及び２本の
支線Ｌ１及びＬ２を通じて第１〜第３のＣＣＤ遅延線１
１１〜１１３に供給され、それぞれ第１〜第３の遅延信
号Ｓｄ１，Ｓｄ２及びＳｄ３として出力される。この場
合も、第１の遅延信号Ｓｄ１は、第２及び第３の遅延信
号Ｓｄ２及びＳｄ３に対して１ライン分遅延した信号と
なっている。

【００２１】上記第１及び第２の遅延信号Ｓｄ１及びＳ
ｄ２は、後段の加算回路１１４にて加算処理されて加算
信号Ｓａとされる。この加算信号Ｓａは、後段の第１の
Ｓ／Ｈ回路１１６にてその信号成分Ｓａｓのみが取り出
され、更に第１のローパスフィルタ１１７にて高周波成
分が除去されてＵ信号（Ｂ−Ｙ信号）Ｓｕとして取り出
される。

【００２２】一方、第１及び第３の遅延信号Ｓｄ１及び
Ｓｄ３は、後段の減算回路１１５にて減算処理されて減
算信号Ｓｓとされる。この減算信号Ｓｓは、後段の第２
のＳ／Ｈ回路１１８にてその信号成分Ｓｓｓのみが取り
出され、更に第２のローパスフィルタ１１９にて高周波
成分が除去されてＶ信号（Ｒ−Ｙ信号）Ｓｖとして取り
出される。

【００２３】また、このデコーダにおいては、上記信号
の加減算により、Ｕ／Ｖ信号のひずみ補正が行なわれ
る。

【００２４】そして、一般に、カラーテレビジョン受像
機等の映像処理回路においては、このデコーダの後段に
マトリクス回路１２０が接続される。このマトリクス回
路１２０は、第１のローパスフィルタ１１７から出力さ
れるＵ信号Ｓｕと第２のローパスフィルタ１１９から出
力されるＶ信号Ｓｖと別の入力端子φｙから供給される
輝度信号Ｓｙに基づいて、３原色のＲ信号Ｓ_R ，Ｇ信号
Ｓ_G 及びＢ信号Ｓ_B を得る回路である。

【００２５】この場合、デコーダには本来遅延線を接続
する必要のない２本の支線Ｌ１及びＬ２に、本線Ｌに供
給される信号とゲインを合わせる目的でそれぞれ遅延線
を接続するようにしているため、この２本の支線Ｌ１及
びＬ２においても群遅延が生ずることとなる。従って、
上記輝度信号Ｓｙが供給される別の入力端子φｙとマト
リクス回路１２０の間には、上記デコーダから出力され
る信号との位相合わせのために遅延回路１２１を挿入接
続するようにしている。

【００２６】

【発明が解決しようとする課題】このように、遅延線を
用いた信号加算回路を使用したＹ／Ｃ分離回路やデコー
ダにおいては、図１０及び図１１に示すように、本来遅
延させる必要のない支線Ｌ１及びＬ２にもＣＣＤ遅延線
１１２及び１１３を挿入接続するようにしているため、
各支線Ｌ１及びＬ２において群遅延が生じることとなっ
ていた。

【００２７】一般に、輝度信号Ｓｙを外部回路（遅延回
路）１２１にてその遅延量を補正する場合、その補正量
の違いにより、遅延回路１２１の回路構成が変わり、補
正量が少ないほど遅延回路１２１の回路規模が小さくな
る。従って、支線Ｌ１及びＬ２に接続されているＣＣＤ
遅延線１１２及び１１３の群遅延を抑えることにより、
外部回路（遅延回路１２１）の構成を小さくすることが
でき、回路構成の縮小化に寄与させることが可能とな
る。

【００２８】各支線Ｌ１及びＬ２でのＣＤＤ遅延線１１
２及び１１３による群遅延を極力抑えるためには、各Ｃ
ＣＤ遅延線１１２及び１１３を駆動するための第１及び
第２の転送パルスφＨ１及びφＨ２の駆動周波数を上げ
ることが考えられるが、この場合、本線ＬのＣＣＤ遅延
線１１１の段数を増やして１ライン分の遅延が行えるよ
うにすることが必要となる。

【００２９】ＣＣＤ遅延線の段数を増やすことは、それ
だけチップ面積の増大につながり、その結果、信号加算
回路及びＹ／Ｃ分離回路並びにＰＡＬ方式のデコーダの
チップ面積が増大し、これらＹ／Ｃ分離回路及びデコー
ダを搭載したカラーテレビジョン受像機やＶＴＲ等の回
路構成の増大化を招くという問題が生じる。

【００３０】特に、ＣＣＤ遅延線の代わりにスイッチド
キャパシタを用いた場合は、１つのＭＯＳトランジスタ
によるスイッチと、１つのキャパシタにて１つの段が構
成されるため、段数を増やすことはＣＣＤ遅延線を用い
た場合よりも更にチップ面積の増大化を招くため、最近
の電子機器の小型軽量化設計において、深刻な問題とな
るおそれがある。

【００３１】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、入力信号のゲインを合
わせるために本来遅延を行なう必要のない信号ラインに
も遅延線を接続する場合において、遅延が必要な信号ラ
インに接続される遅延線の構成を大きくすることなく、
本来遅延を行なう必要のない信号ラインに接続される遅
延線による群遅延を抑えることができ、信号加算回路を
用いた各種回路のチップ面積の縮小化を図ることができ
る信号加算回路を提供することにある。

【００３２】また、本発明の他の目的は、上記信号加算
回路を例えばＮＴＳＣ方式のカラーテレビジョン信号に
対するＹ／Ｃ分離回路に適用した場合において、該Ｙ／
Ｃ分離回路の回路構成の簡略化及びチップ面積の縮小化
を実現させることができる映像処理回路を提供すること
にある。

【００３３】また、本発明の他の目的は、上記信号加算
回路を例えばＰＡＬ方式のカラーテレビジョン信号に対
するＵ／Ｖ信号分離回路（デコーダ）に適用した場合に
おいて、該デコーダの回路構成の簡略化及びチップ面積
の縮小化並びに外部に接続される輝度信号用の外部回路
の構成の簡略化を実現させることができる映像処理回路
を提供することにある。

【００３４】

【課題を解決するための手段】本発明に係る信号加算回
路は、並列に延びる複数の信号ラインにそれぞれ接続さ
れた複数の遅延線と、上記各遅延線からの遅延信号を加
算する加算回路と、上記各遅延線のうち、少なくとも１
つの遅延線の遅延量を決める所定周波数の第１のタイミ
ング信号と、他の遅延線の遅延量を決め、かつ上記第１
のタイミング信号の周波数よりも高い周波数を有する第
２のタイミング信号を発生するタイミング発生回路とを
設けて構成する。

【００３５】これにより、まず、並列に延びる複数の信
号ラインに供給された入力信号が、各信号ラインに接続
された遅延線によって遅延されることになる。この場
合、タイミング発生回路からの第１のタイミング信号が
供給される遅延線（便宜的に、第１の遅延線と記す）に
おいては、該第１のタイミング信号の所定周波数によっ
て入力信号に対する遅延量が決定されることとなる。

【００３６】一方、タイミング発生回路からの第２のタ
イミング信号が入力される遅延線（便宜的に第２の遅延
線と記す）においては、その周波数が上記第１のタイミ
ング信号の周波数よりも高いことから、入力信号に対す
る遅延量が第１の遅延線よりも小さいものとなる。

【００３７】従って、第１の遅延線と第２の遅延線を同
一段数とした場合、第２の遅延線による遅延量は第１の
遅延線による遅延量よりも小さいものとなり、第２の遅
延線の段数を少なくすることにより、該第２の遅延線に
よる群遅延を抑制することが可能となる。

【００３８】このことから、第１の遅延線を、遅延が必
要な信号ラインに接続し、第２の遅延線を本来遅延が不
要な信号ラインに接続すれば、第１の遅延線の段数を増
加させることなく、信号加算処理に必要な遅延量を得る
ことが可能となり、信号加算回路の回路構成の簡略化及
びチップ面積の縮小化を実現させることができる。

【００３９】次に、本発明に係る映像信号処理回路は、
映像に関する信号が供給される本線と該本線から分岐さ
れる複数の支線にそれぞれ遅延線を接続し、上記本線に
接続された遅延線からの遅延信号と上記支線に接続され
た遅延線からの遅延信号とを加算して映像に関する第１
の属性信号として出力する加算回路と、上記本線に接続
された遅延線からの遅延信号と上記支線に接続された遅
延線からの遅延信号とを減算して映像に関する第２の属
性信号として出力する減算回路と、上記本線に接続され
た遅延線の遅延量を決める所定周波数の第１のタイミン
グ信号と上記支線に接続された遅延線の遅延量を決め、
かつ上記第１のタイミング信号の周波数よりも高い周波
数を有する第２のタイミング信号を発生するタイミング
発生回路とを設けて構成する。

【００４０】これにより、まず、本線に供給された映像
に関する信号は、タイミング発生回路からの第１のタイ
ミング信号が供給される遅延線（便宜的に、第１の遅延
線と記す）において遅延され、支線に供給された映像に
関する信号は、タイミング発生回路からの第２のタイミ
ング信号が供給される遅延線（便宜的に、第２の遅延線
と記す）において遅延されることとなる。

【００４１】この場合、第２のタイミング信号は、その
周波数が第１のタイミング信号よりも高いものとなって
いるため、第１の遅延線と第２の遅延線を例えば同一段
数とした場合、第２の遅延線による遅延量は第１の遅延
線による遅延量よりも小さいものとなり、第２の遅延線
の段数を少なくすることにより、該第２の遅延線による
群遅延を抑制することが可能となる。これは、第１の遅
延線の段数を増加させなくても、第２の遅延線での群遅
延を抑制できることにつながり、第１及び第２の遅延線
を用いた回路の構成の簡略化及びチップ面積の縮小化の
実現に有効となる。

【００４２】従って、上記映像に関する信号をカラー映
像信号とし、加算回路から出力される第１の属性信号を
輝度信号とし、減算回路から出力される第２の属性信号
を色信号とした場合、即ち、この映像信号処理をＮＴＳ
Ｃ方式のカラー映像信号に対するＹ／Ｃ分離回路に適用
した場合、当該Ｙ／Ｃ分離回路の構成の簡略化及びチッ
プ面積の縮小化を実現させることができる。

【００４３】また、上記映像に関する信号を搬送色信号
とし、加算回路及び減算回路からそれぞれ出力される第
１及び第２の属性信号を色差信号（Ｕ信号，Ｖ信号）と
した場合、即ち、この映像信号処理を例えばＰＡＬ方式
の搬送色信号に対するＵ／Ｖ信号分離回路（デコーダ）
に適用した場合、当該デコーダの構成の簡略化及びチッ
プ面積の縮小化並びに外部に接続される輝度信号用の外
部回路の構成の簡略化を実現させることができる。

【００４４】

【発明の実施の形態】以下、本発明に係る信号加算回路
を単純な加算回路に適用した実施の形態例（以下、単に
実施の形態に係る信号加算回路と記す）と、該本実施の
形態に係る信号加算回路をＮＴＳＣ方式のカラー映像信
号に対するＹ／Ｃ分離回路（櫛形フィルタによるＹ／Ｃ
分離回路）に適用した実施の形態例（以下、単に実施の
形態に係るＹ／Ｃ分離回路と記す）と、該本実施の形態
に係る信号加算回路をＰＡＬ方式の搬送色信号に対する
Ｕ／Ｖ信号分離回路（櫛形フィルタによるデコーダ）に
適用した実施の形態例（以下、単に実施の形態に係るデ
コーダと記す）を図１〜図８を参照しながら説明する。

【００４５】まず、本実施の形態に係る信号加算回路
は、図１に示すように、２つの入力端子φ１及びφ２を
有し、一方の入力端子φ１に段数の少ない第１のＣＣＤ
遅延線１が接続され、他方の入力端子φ２に段数の多い
第２のＣＣＤ遅延線２が接続され、これらＣＣＤ遅延線
１及び２の後段に各ＣＣＤ遅延線１及び２からの遅延信
号Ｓｄ１及びＳｄ２を加算処理する加算回路３が接続さ
れ、更に、該加算回路３の後段にＳ／Ｈ回路４が接続さ
れて構成されている。

【００４６】また、この信号加算回路は、水晶振動子等
の基準クロック発生器５から出力される基準クロックＰ
ｃの２分周クロック２Ｐｃを生成する分周回路６と、上
記基準クロック発生器５からの基準クロックＰｃの入力
に基づいて、第１のＣＣＤ遅延線１に供給すべき２相の
転送パルス（第１及び第２の転送パルスφＨ₁₁及びφＨ
₁₂）と、Ｓ／Ｈ回路４に供給すべきサンプリングパルス
Ｐ_SHをそれぞれ生成して出力する第１のタイミング回路
７と、上記分周回路６からの２分周クロック２Ｐｃの入
力に基づいて第２のＣＣＤ遅延線２に供給すべき２相の
転送パルス（第１及び第２の転送パルスφＨ₂₁及びφＨ
₂₂）を生成する第２のタイミング発生回路８とを有す
る。

【００４７】各ＣＣＤ遅延線１及び２は、代表的に例え
ば第１のＣＣＤ遅延線１についてみると、第１の入力端
子φ１に供給される入力信号Ｓ１を一旦信号電荷に変換
し、変換された信号電荷を例えば２層の多結晶シリコン
層による転送電極への互いに位相の異なる２相の転送パ
ルス（第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂）の
印加によって一方向に転送する構成を有する。最終段ま
で転送された信号電荷は、例えばフローティング・ディ
フュージョンあるいはフローティング・ゲート等で構成
される電荷−電気信号変換部にて電気信号（例えば電圧
信号）に変換されて遅延信号Ｓｄ１として出力されるこ
ととなる。これは、第２のＣＣＤ遅延線２についても同
様である。

【００４８】ここで、上記各ＣＣＤ遅延線１及び２から
出力される遅延信号Ｓｄ１及びＳｄ２には、電気信号に
変換された後の信号電荷をリセットするためのリセット
電位がカップリング電位として重畳される。そのため、
この実施の形態においては、これら遅延信号Ｓｄ１及び
Ｓｄ２を加算回路３にて加算処理した後の加算信号Ｓａ
のうち、その信号成分のみを取り出すように上記Ｓ／Ｈ
回路４が設けられる。

【００４９】次に、この信号加算回路の信号処理動作を
説明すると、第１及び第２の入力端子φ１及びφ２に供
給された２つの入力信号Ｓ１及びＳ２は、それぞれ第１
及び第２のＣＣＤ遅延線１及び２にて遅延されることに
なる。

【００５０】この場合、第２のタイミング発生回路８か
らの第１及び第２の転送パルスφＨ ₂₁及びφＨ₂₂が供給
される第２のＣＣＤ遅延線２においては、該第１及び第
２の転送パルスφＨ₂₁及びφＨ₂₂が２分周クロック２Ｐ
ｃのパルス周期に基づいて作成されていることから、該
第２のＣＣＤ遅延線２に供給される入力信号Ｓ２は、２
分周クロック２Ｐｃの周波数によってその遅延量が決定
されることになる。

【００５１】一方、第１のタイミング発生回路７からの
第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂が印加され
る第１のＣＣＤ遅延線１においては、該第１及び第２の
転送パルスφＨ₁₁及びφＨ₁₂が基準クロックＰｃのパル
ス周期に基づいて作成されていることから、該第１のＣ
ＣＤ遅延線１に供給される入力信号Ｓ１は、上記２分周
クロック２Ｐｃの２倍の周波数によってその遅延量が決
定されることになる。

【００５２】即ち、第１のＣＣＤ遅延線１に印加される
第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂は、その周
波数が上記第２のＣＣＤ遅延線２に印加される第１及び
第２の転送パルスφＨ₂₁及びφＨ₂₂よりも２倍高いこと
から、第１のＣＣＤ遅延線１に供給される入力信号Ｓ１
に対する遅延量は第２のＣＣＤ遅延線２よりも小さいも
のとなる。

【００５３】従って、第１のＣＣＤ遅延線１と第２のＣ
ＣＤ遅延線２を同一段数とした場合、第１のＣＣＤ遅延
線１による遅延量は第２のＣＣＤ遅延線２による遅延量
よりも小さいものとなり、第１のＣＣＤ遅延線１の段数
を少なくすることにより、該第１のＣＣＤ遅延線１によ
る群遅延を抑制することが可能となる。

【００５４】このことから、第２のＣＣＤ遅延線２を、
遅延が必要な信号ラインに接続し、第１のＣＣＤ遅延線
１を本来遅延が不要な信号ラインに接続すれば、第２の
ＣＣＤ遅延線２の段数を増加させることなく、しかも、
第１のＣＣＤ遅延線１での群遅延を抑制した状態で、一
方の入力信号Ｓ２に対して必要な遅延量を得ることが可
能となり、信号加算回路の回路構成の簡略化及びチップ
面積の縮小化を実現させることができる。

【００５５】次に、上記本実施の形態に係る信号加算回
路が組み込まれた本実施の形態に係るＹ／Ｃ分離回路
（櫛形フィルタによるＹ／Ｃ分離回路）について図２を
参照しながら説明する。

【００５６】この実施の形態に係るＹ／Ｃ分離回路は、
図２に示すように、カラー映像信号Ｓｖが供給される入
力端子φｉｎから延びる本線Ｌから二つの支線（第１及
び第２の支線Ｌ１及びＬ２）が分岐し、本線Ｌに段数の
多い第１のＣＣＤ遅延線１１が接続され、第１及び第２
の支線Ｌ１及びＬ２にそれぞれ段数の少ない第２及び第
３の遅延線１２及び１３が接続され、更に、第１及び第
２のＣＣＤ遅延線１１及び１２の後段に第１のＣＣＤ遅
延線１１からの第１の遅延信号Ｓｄ１と第２のＣＣＤ遅
延線１２からの第２の遅延信号Ｓｄ２とを加算処理する
加算回路１４が接続され、第１及び第３のＣＣＤ遅延線
１１及び１３の後段に上記第１の遅延信号Ｓｄ１と第３
のＣＣＤ遅延線１３からの第３の遅延信号Ｓｄ３とを減
算処理する減算回路１５が接続されて構成されている。

【００５７】上記加算回路１４の後段には、該加算回路
１４から出力される加算信号Ｓａからその信号成分のみ
をサンプルホールドする第１のＳ／Ｈ回路１６と、該第
１のＳ／Ｈ回路１６から出力される加算信号成分Ｓａｓ
の高周波成分を除去して輝度信号Ｓｙを得る第１のロー
パスフィルタ１７が接続されている。

【００５８】上記減算回路１５の後段には、該減算回路
１５から出力される減算信号Ｓｓからその信号成分のみ
をサンプルホールドする第２のＳ／Ｈ回路１８と、該第
２のＳ／Ｈ回路１８から出力される減算信号成分Ｓｓｓ
の高周波成分を除去して色信号Ｓｃを得る第２のローパ
スフィルタ１９が接続されている。

【００５９】また、このＹ／Ｃ分離回路は、図１で示す
信号加算回路と同様に、基準クロック発生器５から出力
される基準クロックＰｃの２分周クロック２Ｐｃを生成
する分周回路６と、上記基準クロック発生器５からの基
準クロックＰｃの入力に基づいて、第２及び第３のＣＣ
Ｄ遅延線１２及び１３に供給すべき２相の転送パルス
（第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂）と、第
１及び第２のＳ／Ｈ回路１６及び１８に供給すべきサン
プリングパルスＰ_SHをそれぞれ生成して出力する第１の
タイミング回路７と、上記分周回路６からの２分周クロ
ック２Ｐｃの入力に基づいて第１のＣＣＤ遅延線１１に
供給すべき２相の転送パルス（第１及び第２の転送パル
スφＨ₂₁及びφＨ₂₂）を生成する第２のタイミング発生
回路８とを有する。

【００６０】上記第２及び第３のＣＣＤ遅延線１２及び
１３は、それぞれ同じ段数に設定されて各遅延時間が同
じとされ、上記第１のＣＣＤ遅延線１１は、第２及び第
３の遅延線の各遅延時間に対して１ライン分の遅延とな
るようにその段数が設定されている。

【００６１】次に、この実施の形態に係るＹ／Ｃ分離回
路の信号処理動作を説明すると、入力端子φｉｎに入力
されるカラー映像信号Ｓｖは、それぞれ本線Ｌと第１及
び第２の支線Ｌ１及びＬ２にそれぞれ分岐されて第１〜
第３のＣＣＤ遅延線１１〜１３に供給される。

【００６２】第１のＣＣＤ遅延線１１は、供給されるカ
ラー映像信号Ｓｖを信号電荷に変換し、その信号電荷を
第２のタイミング発生回路８から出力される第１及び第
２の転送パルスφＨ₂₁及びφＨ₂₂の交番電位の変化に従
って出力側に転送し、第１の遅延信号Ｓｄ１として出力
する。一方、第２及び第３のＣＣＤ遅延線１２及び１３
は、供給されるカラー映像信号Ｓｖをそれぞれ信号電荷
に変換し、これら信号電荷を第１のタイミング発生回路
７から出力される第１及び第２の転送パルスφＨ₁₁及び
φＨ₁₂の交番電位の変化に従って出力側に転送し、それ
ぞれ第２及び第３の遅延信号Ｓｄ２及びＳｄ３として出
力する。

【００６３】この場合、第１の遅延信号Ｓｄ１は、第２
及び第３の遅延信号Ｓｄ２及びＳｄ３に対して１ライン
分遅延した信号として第１のＣＣＤ遅延線１１から出力
される。

【００６４】上記第１の遅延信号Ｓｄ１と第２の遅延信
号Ｓｄ２は、後段の加算回路１４にて加算処理されて加
算信号Ｓａとして出力される。この加算信号Ｓａは、後
段の第１のＳ／Ｈ回路１６にてその信号成分Ｓａｓのみ
が取り出され、更に後段の第１のローパスフィルタ１７
にて高周波成分が除去されてその出力端子φｙより輝度
信号Ｓｙとして取り出されることになる。

【００６５】一方、上記第１の遅延信号Ｓｄ１と第３の
遅延信号Ｓｄ３は、後段の減算回路１５にて減算処理さ
れて減算信号Ｓｓとして出力される。この減算信号Ｓｓ
は、後段の第２のＳ／Ｈ回路１８にてその信号成分Ｓｓ
ｓのみが取り出され、更に後段の第２のローパスフィル
タ１９にて高周波成分が除去されてその出力端子φｃよ
り色信号Ｓｃとして取り出されることになる。

【００６６】このように、本実施の形態に係るＹ／Ｃ分
離回路においては、第２及び３のＣＣＤ遅延線１２及び
１３に印加される第１のタイミング発生回路７からの第
１及び第２の転送パルスφＨ₁₁及びφＨ₁₂の周波数が、
第１のＣＣＤ遅延線１１に印加される第２のタイミング
回路８からの第１及び第２の転送パルスφＨ₂₁及びφＨ
₂₂の周波数よりも高いものとなっているため、第１〜第
３のＣＣＤ遅延線１１〜１３の各段数をそれぞれ同一と
した場合、第２及び第３のＣＣＤ遅延線１２及び１３に
よる遅延量は第１のＣＣＤ遅延線１１による遅延量より
も小さいものとなり、これら第２及び第３の遅延線１２
及び１３の段数を少なくすることにより、該第２及び第
３の遅延線１２及び１３による群遅延を抑制することが
可能となる。

【００６７】これは、第１のＣＣＤ遅延線１１の段数を
増加させなくても、第２及び第３のＣＣＤ遅延線１２及
び１３での群遅延を抑制できることにつながり、第１〜
第３のＣＣＤ遅延線１１〜１３を用いたＹ／Ｃ分離回路
の構成の簡略化及びチップ面積の縮小化の実現に有効と
なる。

【００６８】次に、本実施の形態に係る信号加算回路を
使用した本実施の形態に係るデコーダ（櫛形フィルタに
よるデコーダ）について図３及び図４を参照しながら説
明する。

【００６９】本実施の形態に係るデコーダは、図３に示
すように、入力端子φｉｎに搬送色信号Ｓｃが供給され
る点を除けば、上記図２で示す本実施の形態に係るＹ／
Ｃ分離回路と同じ構成を有する。従って、図２と対応す
るものについて同符号を記し、その重複説明を省略す
る。

【００７０】このデコーダの入力端子φｉｎを通じて供
給された搬送色信号Ｓｃは、それぞれ本線Ｌ及び２本の
支線Ｌ１及びＬ２を通じて第１〜第３のＣＣＤ遅延線１
１〜１３に供給され、それぞれ第１〜第３の遅延信号Ｓ
ｄ１〜Ｓｄ３として出力される。この場合も、第１の遅
延信号Ｓｄ１は、第２及び第３の遅延信号Ｓｄ２及びＳ
ｄ３に対して１ライン分遅延した信号となっている。

【００７１】上記第１及び第２の遅延信号Ｓｄ１及びＳ
ｄ２は、後段の加算回路１４にて加算処理されて加算信
号Ｓａとされる。この加算信号Ｓａは、後段の第１のＳ
／Ｈ回路１６にてその信号成分Ｓａｓのみが取り出さ
れ、更に第１のローパスフィルタ１７にて高周波成分が
除去されてＵ信号（Ｂ−Ｙ信号）Ｓｕとして取り出され
る。

【００７２】一方、第１及び第３の遅延信号Ｓｄ１及び
Ｓｄ３は、後段の減算回路１５にて減算処理されて減算
信号Ｓｓとされる。この減算信号Ｓｓは、後段の第２の
Ｓ／Ｈ回路１８にてその信号成分Ｓｓｓのみが取り出さ
れ、更に第２のローパスフィルタ１９にて高周波成分が
除去されてＶ信号（Ｒ−Ｙ信号）Ｓｖとして取り出され
る。

【００７３】また、このデコーダにおいては、上記信号
の加減算により、Ｕ／Ｖ信号のひずみ補正が行なわれ
る。

【００７４】そして、一般に、カラーテレビジョン受像
機等の映像処理回路においては、このデコーダの後段に
マトリクス回路３１が接続される。このマトリクス回路
３１は、第１のローパスフィルタ１７から出力されるＵ
信号Ｓｕと第２のローパスフィルタ１９から出力される
Ｖ信号Ｓｖと別の入力端子φｙから供給される輝度信号
Ｓｙに基づいて、３原色のＲ信号Ｓ_R ，Ｇ信号Ｓ_G 及び
Ｂ信号Ｓ_B を得る回路である。

【００７５】この場合、デコーダには本来遅延線を接続
する必要のない２本の支線Ｌ１及びＬ２に、本線Ｌに供
給される信号とゲインを合わせる目的でそれぞれ遅延線
１２及び１３を接続するようにしているため、この２本
の支線Ｌ１及びＬ２においても群遅延が生ずることとな
る。従って、上記輝度信号Ｓｙが供給される別の入力端
子φｙとマトリクス回路３１の間には、上記デコーダか
ら出力される信号（Ｕ信号Ｓｕ及びＶ信号Ｓｖ）との位
相合わせのために遅延回路３２を挿入接続するようにし
ている。

【００７６】ここで、上記実施の形態に係るデコーダ、
特にＵ信号Ｓｕを得る経路における信号処理動作を図４
のタイミングチャートも参照しながら説明する。

【００７７】このＵ信号Ｓｕを得る経路において、第１
のＣＣＤ遅延線１１に対しては、図４Ａに示すように、
基準クロックＰｃの２分周クロック２Ｐｃのパルス周期
に基づく第１及び第２の転送パルスφＨ₂₁及びφＨ₂₂が
供給され、第２のＣＣＤ遅延線１２に対しては、図４Ｂ
に示すように、基準クロックＰｃのパルス周期に基づく
第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂が供給され
る。なお、図４Ａ及び図４Ｂにおいては、共に第１の転
送パルスφＨ₁₁及びφＨ₂₁のみを示してある。

【００７８】これにより、第２のＣＣＤ遅延線１２から
出力される遅延信号Ｓｄ２は、図４Ｄに示すように、図
４Ｃで示す第１のＣＣＤ遅延線１１からの遅延信号Ｓｄ
１に対して２倍の周波数を有することとなる。

【００７９】そして、両遅延信号Ｓｄ１及びＳｄ２を加
算回路１４にて加算した結果（加算信号Ｓａ）が図４Ｅ
に示す信号波形であり、この加算信号Ｓａの信号成分Ｓ
ａｓのみが、後段の第１のＳ／Ｈ回路１６において、第
１のタイミング発生回路７からの図４Ｆで示すサンプリ
ングパルスＰ_SHに従ってサンプルホールドされる。第１
のＳ／Ｈ回路１６の出力波形、即ちＵ信号Ｓｕのサンプ
リング波形を図４Ｇに示す。

【００８０】上記サンプリングパルスＰ_SHは、第１のタ
イミング発生回路７にて基準クロックＰｃのパルス周期
に基づいて作成されることから、その周波数は第２のＣ
ＣＤ遅延線１２から出力される遅延信号Ｓｄ２と同じに
なる。そのため、サンプリングパルスＰ_SHにてサンプル
ホールドされる加算信号Ｓａは、結果的に第２のＣＣＤ
遅延線１２から出力される遅延信号Ｓｄ２の信号成分に
対応する部分と同じになる。

【００８１】図４Ｇにおいて一点鎖線で示す波形は、第
１のＳ／Ｈ回路１６にてサンプルホールどされた信号Ｓ
ａｓを理想ローパスフィルタ（第１のローパスフィルタ
１７）にて平滑化してアナログのＵ信号Ｓｕとした場合
の信号波形を示す。

【００８２】ここで、比較のために、従来のＰＡＬ方式
のＵ／Ｖ信号分離回路（デコーダ）において、特にＵ信
号Ｓｕを得るための経路における信号処理動作を図４Ｈ
及びＩに示す。

【００８３】この従来の信号処理動作においては、単一
のタイミング発生回路から基準クロックＰｃの２分周ク
ロック２Ｐｃに基づいて作成された第１及び第２の転送
パルスが出力され、また、上記タイミング発生回路から
上記２分周クロック２Ｐｃに基づいて作成された図４Ｈ
で示すサンプリングパルスが出力される。このサンプリ
ングパルスによるＵ信号Ｓｕのサンプリング波形を図４
Ｉに示す。また、このサンプリング波形を理想ローパス
フィルタ（第１のローパスフィルタ１７）にて平滑化し
てアナログのＵ信号Ｓｕとした場合の信号波形を図４Ｉ
の一点鎖線で示す。

【００８４】まず、本実施の形態において、Ｕ信号Ｓｕ
が確定する時点はｔ１時（点（Ｘ）で示す）であるが、
従来においてＵ信号Ｓｕが確定する時点は、本実施の形
態の場合よりも２分周クロック２Ｐｃの１パルス周期分
遅れた時点ｔ２（点（Ｙ）で示す）となっている。ま
た、理想ローパスフィルタ１７を通す前の出力を比べた
場合においても、従来の方が本実施の形態（点（Ｘ）’
で示す）よりも２分周クロック２Ｐｃの０．５パルス周
期分遅れた時点（点（Ｙ）’で示す）で出力が確定する
こととなる。

【００８５】ところで、輝度信号Ｓｙを外部回路（遅延
回路）３２にてその遅延量を補正する場合、その補正量
の違いにより、遅延回路３２の回路構成が変わり、補正
量が少ないほど遅延回路３２の回路規模が小さくなる。
このため、従来では、各ＣＣＤ遅延線１１〜１３に印加
される第１及び第２の転送パルス並びにサンプリングパ
ルスの各周波数を上げることにより対処していた。

【００８６】しかし、この場合、１ライン分の遅延を行
なう第１のＣＣＤ遅延線１１の段数をその分多くしなけ
ればならず、これにより、回路構成が複雑化し、チップ
面積の増大化を招いていた。

【００８７】これに対して、本実施の形態に係るデコー
ダにおいては、１ライン分の遅延を行なう第１のＣＣＤ
遅延線１１には、２分周クロック２Ｐｃに基づく第１及
び第２の転送パルスφＨ₂₁及びφＨ₂₂を印加し、本来遅
延が不要な第２及び第３のＣＣＤ遅延線１２及び１３並
びに第１及び第２のＳ／Ｈ回路１６及び１８には、基準
クロックＰｃに基づく２倍の周波数を有する第１及び第
２の転送パルスφＨ₁₁及びφＨ₁₂並びにサンプリングパ
ルスＰ_SHを供給するようにしたので、第１のＣＣＤ遅延
線１１の段数を増加させる必要がなくなり、チップ面積
の増大化を回避させることが可能となる。

【００８８】なお、本実施の形態においては、基準クロ
ックＰｃに基づいて第１及び第２の転送パルスφＨ₁₁及
びφＨ₁₂並びにサンプリングパルスＰ_SHを生成する第１
のタイミング発生回路７と、基準クロックＰｃの２分周
クロック２Ｐｃを発生する分周回路６及び２分周クロッ
ク２Ｐｃに基づいて第１及び第２の転送クロックφＨ ₂₁
及びφＨ₂₂を生成する第２のタイミング発生回路８が必
要となるため、その分、チップ面積が増大するようにも
みえるが、これらタイミング発生回路７及び８や分周回
路６はその回路構成が簡単であり、第１のＣＣＤ遅延線
１１の段数を増加させることによるチップ面積の増大と
比べて非常に小さいものである。

【００８９】なお、上記実施の形態に係る信号加算回
路、Ｙ／Ｃ分離回路並びにデコーダにおいては、それぞ
れ独立に第１及び第２のタイミング発生回路７及び８を
設けるようにしたが、その他、第１及び第２のタイミン
グ発生回路７及び８を図５に示すように（この図５にお
いては信号加算回路に適用した場合を示す。）、基準ク
ロック発生器５からの基準クロックＰｃに基づいて第１
及び第２の転送パルスφＨ₁₁及びφＨ₁₂並びにサンプリ
ングパルスＰ_SHを生成する第１のタイミング発生回路７
のみとし、第１及び第２の転送パルスφＨ₁₁及びφＨ₁₂
の出力ラインのうち、遅延を必要とするＣＣＤ遅延線
（信号加算回路においては第２のＣＣＤ遅延線２，Ｙ／
Ｃ分離回路及びデコーダにおいては第１のＣＣＤ遅延線
１１）に通じる出力ラインに分周回路６を挿入接続し、
該分周回路から第１及び第２の転送パルスφＨ₂₁及びφ
Ｈ₂₂を出力させるようにしてもよい。この場合、２つの
タイミング発生回路７及び８を設ける必要がなくなるた
め、更にチップ面積の縮小化に寄与させることが可能と
なる。

【００９０】また、上記実施の形態においては、遅延線
としてＣＣＤ遅延線を用いたが、その他、図６に示すよ
うに、１つの段が、１つのＭＯＳトランジスタＴｒによ
るスイッチング回路と１つのキャパシタＣにて構成さ
れ、これら１つの段が多段に縦続接続され、その出力側
にオペアンプＯＰが接続されて構成されたスイッチドキ
ャパシタフィルタにて遅延線を構成するようにしてもよ
い。

【００９１】このスイッチドキャパシタフィルタにおい
ては、ＣＣＤ遅延線と同様に２相の転送パルスφＨ１及
びφＨ２が供給され、互いに隣接するＭＯＳトランジス
タの一方のＭＯＳトランジスタＴｒのゲート電極に第１
の転送パルスφＨ１が印加され、他方のＭＯＳトランジ
スタＴｒのゲート電極に第２の転送パルスφＨ２が印加
されるように配線接続されている。

【００９２】従って、例えば図１に示す信号加算回路に
適用した場合に、一方の入力端子φ１に接続される第１
の遅延線１を構成するスイッチドキャパシタフィルタに
おいては、互いに隣接する第１及び第２のスイッチング
回路（ＭＯＳトランジスタＴｒ）の各ゲート電極に第１
のタイミング発生回路７からの第１及び第２の転送パル
スφＨ₁₁及び第Ｈ₁₂を印加させ、他方の入力端子φ２に
接続される第２の遅延線２を構成するスイッチドキャパ
シタフィルタにおいては、互いに隣接する第１及び第２
のスイッチング回路（ＭＯＳトランジスタＴｒ）の各ゲ
ート電極に第２のタイミング発生回路８からの第１及び
第２の転送パルスφＨ₂₁及びφＨ₂₂を印加させるように
配線接続する。このような配線接続は、Ｙ／Ｃ分離回路
及びデコーダにおいても同様である。

【００９３】遅延線として上記スイッチドキャパシタフ
ィルタを用いた場合、段数を１つ増加させることによる
チップ面積の増大の割合がＣＣＤ遅延線の場合よりも大
きいため、遅延線としてスイッチドキャパシタを用いた
信号加算回路，Ｙ／Ｃ分離回路及びデコーダのチップ面
積の縮小化において非常に有利となる。

【００９４】なお、本実施の形態においては、遅延線を
用いた信号加算回路を単純な加算回路に適用した場合を
示したが、特に、そのタイミング原理を単純な遅延素子
に適用させることもできる。

【００９５】この場合、図７に示すように、入力信号Ｓ
が供給される入力端子φｉｎにＣＣＤ遅延線４１を接続
し、その後段にＳ／Ｈ回路４２を接続し、更に該Ｓ／Ｈ
回路の後段にローパスフィルタ４３を接続して遅延素子
を構成する。そして、その周辺に基準クロック発生器５
から出力される基準クロックＰｃの２分周クロック２Ｐ
ｃを生成する分周回路６と、上記基準クロックＰｃに基
づいてサンプリングパルスＰ_SHを生成する第１のタイミ
ング発生回路７と、上記分周回路６からの２分周クロッ
ク２Ｐｃに基づいて第１及び第２の転送パルスφＨ₂₁及
びφＨ₂₂を生成する第２のタイミング発生回路８を接続
する。

【００９６】この遅延素子による処理動作を図８のタイ
ミングチャートに基づいて簡単に説明すると、ＣＣＤ遅
延線４１に対しては、図８Ａに示すように、基準クロッ
クＰｃの２分周クロック２Ｐｃのパルス周期に基づく第
１及び第２の転送パルスφＨ ₂₁及びφＨ₂₂が供給され
る。なお、図８においては、第１の転送パルスφＨ₂₁の
みを示してある。

【００９７】そして、Ｓ／Ｈ回路４２に対しては、基準
クロックＰｃのパルス周期に基づく図８Ｃで示すサンプ
リングパルスＰ_SHが供給され、ＣＣＤ遅延線４１から出
力される遅延信号Ｓｄ（図８Ｂ参照）の各信号成分Ｓｄ
ｓがそれぞれ２つのサンプリングパルスＰ_SHにてサンプ
リングホールドされる。図８ＤにＳ／Ｈ回路の出力波形
及びローパスフィルタの出力波形（一点鎖線で示す波形
参照）を示す。

【００９８】ここで、比較のために、図８Ｅ及びＦに通
常のサンプルホールドを行なう場合の信号処理を示す。
この通常の処理動作においては、ＣＣＤ遅延線４１に供
給される２分周クロック２Ｐｃに基づく転送パルスφＨ
₂₁及びφＨ₂₂と同様に２分周クロック２Ｐｃに基づくサ
ンプリングパルスでサンプリングホールドする。即ち、
２分周クロック２Ｐｃの１クロック毎にサンプルホール
ドする場合である。

【００９９】図８Ｄと図８Ｆから、本実施の形態に係る
遅延素子のサンプルホールド出力は、その確定する時点
がｔ１であり、通常の遅延素子でのサンプルホールド出
力の確定する時点ｔ２よりも０．５クロック分速いこと
がわかる。

【０１００】従って、この遅延素子から出力される信号
と時間的整合をとるために外部に接続される遅延回路の
補正量を少なくすることが可能となるため、該外部の遅
延回路の構成を簡単化することができる。

【０１０１】

【発明の効果】上述のように、本発明に係る信号加算回
路によれば、並列に延びる複数の信号ラインにそれぞれ
接続された複数の遅延線と、上記各遅延線からの遅延信
号を加算する加算回路と、上記各遅延線のうち、少なく
とも１つの遅延線の遅延量を決める所定周波数の第１の
タイミング信号と、他の遅延線の遅延量を決め、かつ上
記第１のタイミング信号の周波数よりも高い周波数を有
する第２のタイミング信号を発生するタイミング発生回
路とを設けるようにしたので、入力信号のゲインを合わ
せるために本来遅延を行なう必要のない信号ラインにも
遅延線を接続する場合において、遅延が必要な信号ライ
ンに接続される遅延線の構成を大きくすることなく、本
来遅延を行なう必要のない信号ラインに接続される遅延
線による群遅延を抑えることができ、信号加算回路を用
いた各種回路のチップ面積の縮小化を図ることができ
る。

【０１０２】また、本発明に係る映像信号処理回路によ
れば、映像に関する信号が供給される本線と該本線から
分岐される複数の支線にそれぞれ遅延線を接続し、上記
本線に接続された遅延線からの遅延信号と上記支線に接
続された遅延線からの遅延信号とを加算して映像に関す
る第１の属性信号として出力する加算回路と、上記本線
に接続された遅延線からの遅延信号と上記支線に接続さ
れた遅延線からの遅延信号とを減算して映像に関する第
２の属性信号として出力する減算回路と、上記本線に接
続された遅延線の遅延量を決める所定周波数の第１のタ
イミング信号と上記支線に接続された遅延線の遅延量を
決め、かつ上記第１のタイミング信号の周波数よりも高
い周波数を有する第２のタイミング信号を発生するタイ
ミング発生回路とを設けるようにしたので、例えばＮＴ
ＳＣ方式のカラーテレビジョン信号に対するＹ／Ｃ分離
回路に適用した場合において、該Ｙ／Ｃ分離回路の回路
構成の簡略化及びチップ面積の縮小化を実現させること
ができる。また、例えばＰＡＬ方式のカラーテレビジョ
ン信号に対するＵ／Ｖ信号分離回路（デコーダ）に適用
した場合において、該デコーダの回路構成の簡略化及び
チップ面積の縮小化並びに外部に接続される輝度信号用
の外部回路の構成の簡略化を実現させることができる。

【図面の簡単な説明】

【図１】本発明に係る信号加算回路を単純な加算回路に
適用した実施の形態例（以下、単に実施の形態に係る信
号加算回路と記す）の構成を示すブロック図である。

【図２】本実施の形態に係る信号加算回路をＮＴＳＣ方
式のカラー映像信号に対するＹ／Ｃ分離回路（櫛形フィ
ルタによるＹ／Ｃ分離回路）に適用した実施の形態例の
構成を示すブロック図である。

【図３】本実施の形態に係る信号加算回路をＰＡＬ方式
の搬送色信号に対するＵ／Ｖ信号分離回路（櫛形フィル
タによるデコーダ）に適用した実施の形態例（以下、単
に実施の形態に係るデコーダと記す）の構成を示すブロ
ック図である。

【図４】本実施の形態に係るデコーダでの信号処理動作
を示すタイミングチャートである。

【図５】本実施の形態に係る信号加算回路の他の構成例
を示すブロック図である。

【図６】遅延線として用いることができるスイッチドキ
ャパシタフィルタの構成を示す回路図である。

【図７】本実施例に係る信号加算回路のタイミング原理
を加算回路としてではなく、単純な遅延素子（本実施の
形態に係る遅延素子と記す）として利用した場合の構成
を示すブロック図である。

【図８】本実施の形態に係る遅延素子の信号処理動作を
示すタイミングチャートである。

【図９】従来例に係るＣＣＤ遅延線を用いた信号加算回
路の構成を示すブロック図である。

【図１０】従来例に係るＣＣＤ遅延線を用いたＹ／Ｃ分
離回路の構成を示すブロック図である。

【図１１】従来例に係るＣＣＤ遅延線を用いたデコーダ
の構成を示すブロック図である。

【符号の説明】

１ 第１のＣＣＤ遅延線 ２ 第２のＣＣＤ遅延線 ３ 加算回路 ４ Ｓ／Ｈ回路 ５ 基準クロック発生器 ６ 分周回路 ７ 第１のタイミング発生回路 ８ 第２のタイミング発生回路 １１，１２及び１３ 第１，第２及び第３のＣＣＤ遅延
線 １４ 加算回路 １５ 減算回路 １６及び１８ 第１及び第２のＳ／Ｈ回路 １７及び１９ 第１及び第２のローパスフィルタ ３１ マトリクス回路 ３２ 遅延回路（外部回路）

Claims (15)

【特許請求の範囲】
1. 【請求項１】 並列に延びる複数の信号ラインにそれぞ
   れ接続された複数の遅延線と、 上記各遅延線からの遅延信号を加算する加算回路と、 上記各遅延線のうち、少なくとも１つの遅延線の遅延量
   を決める所定周波数の第１のタイミング信号と、他の遅
   延線の遅延量を決め、かつ上記第１のタイミング信号の
   周波数よりも高い周波数を有する第２のタイミング信号
   を発生するタイミング発生回路とを有することを特徴と
   する信号加算回路。
2. 【請求項２】 上記第２のタイミング信号の周波数は、
   上記第１のタイミング信号の周波数の整数倍であること
   を特徴とする請求項１記載の信号加算回路。
3. 【請求項３】 上記タイミング発生回路は、上記第１の
   タイミング信号を発生する第１のタイミング発生回路
   と、上記第２のタイミング信号を発生する第２のタイミ
   ング発生回路とを有して構成されていることを特徴とす
   る請求項１又は２記載の信号加算回路。
4. 【請求項４】 上記加算回路の出力信号を上記第２のタ
   イミング信号の周波数と同じ周波数でサンプルホールド
   するサンプルホールド回路を有することを特徴とする請
   求項１、２又は３記載の信号加算回路。
5. 【請求項５】 上記各遅延線は、電荷結合素子にて構成
   されていることを特徴とする請求項１〜４いずれか１記
   載の信号加算回路。
6. 【請求項６】 上記各遅延線は、スイッチドキャパシタ
   にて構成されていることを特徴とする請求項１〜４いず
   れか１記載の信号加算回路。
7. 【請求項７】 映像に関する信号が供給される本線と該
   本線から分岐される複数の支線にそれぞれ遅延線が接続
   され、 上記本線に接続された遅延線からの遅延信号と上記支線
   に接続された遅延線からの遅延信号とを加算して映像に
   関する第１の属性信号として出力する加算回路と、 上記本線に接続された遅延線からの遅延信号と上記支線
   に接続された遅延線からの遅延信号とを減算して映像に
   関する第２の属性信号として出力する減算回路と、 上記本線に接続された遅延線の遅延量を決める所定周波
   数の第１のタイミング信号と、上記支線に接続された遅
   延線の遅延量を決め、かつ上記第１のタイミング信号の
   周波数よりも高い周波数を有する第２のタイミング信号
   を発生するタイミング発生回路とを有することを特徴と
   する映像信号処理回路。
8. 【請求項８】 上記第２のタイミング信号の周波数は、
   上記第１のタイミング信号の周波数の整数倍であること
   を特徴とする請求項７記載の映像信号処理回路。
9. 【請求項９】 上記タイミング発生回路は、上記第１の
   タイミング信号を発生する第１のタイミング発生回路
   と、上記第２のタイミング信号を発生する第２のタイミ
   ング発生回路とを有して構成されていることを特徴とす
   る請求項７又は８記載の映像信号処理回路。
10. 【請求項１０】 上記加算回路の出力信号を上記第２の
    タイミング信号の周波数と同じ周波数でサンプルホール
    ドするサンプルホールド回路を有することを特徴とする
    請求項７、８又は９記載の映像信号処理回路。
11. 【請求項１１】 上記各遅延線は、電荷結合素子にて構
    成されていることを特徴とする請求項７〜１０いずれか
    １記載の映像信号処理回路。
12. 【請求項１２】 上記各遅延線は、スイッチドキャパシ
    タにて構成されていることを特徴とする請求項７〜１０
    いずれか１記載の映像信号処理回路。
13. 【請求項１３】 上記映像に関する信号がカラー映像信
    号であり、上記第１の属性信号が輝度信号であり、第２
    の属性信号が色信号であることを特徴とする請求項７〜
    １２いずれか１記載の映像信号処理回路。
14. 【請求項１４】 上記映像に関する信号が搬送色信号で
    あり、上記第１の属性信号及び第２の属性信号がそれぞ
    れ色差信号であることを特徴とする請求項７〜１２いず
    れか１記載の映像信号処理回路。
15. 【請求項１５】 上記搬送色信号がＰＡＬ方式の搬送色
    信号であり、第１の属性信号がＵ信号であり、第２の属
    性信号がＶ信号であることを特徴とする請求項１４記載
    の映像信号処理回路。