JP2003037445A - 多段増幅器および集積回路 - Google Patents
多段増幅器および集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
- H03F3/347—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only in integrated circuits
Abstract
(57)【要約】
【課題】 各増幅器の回路間の結合を防ぎ、多段増幅器
を安定して動作させることができるようにする。 【解決手段】 多段増幅器を構成する複数の増幅器１〜
４に対して共通に接続されている電源制御ライン５上で
各増幅器１〜４の入力側にバッファ回路１１〜１４を設
けることにより、複数の増幅器１〜４が共通の電源制御
ライン５を介して結合することを防止できるようにし
て、後段の増幅器から前段の増幅器に向けて信号が帰還
することによって増幅信号と帰還信号とが干渉してしま
う不都合を回避するとともに、後段の大きな信号が微小
信号を扱う初段まで帰還して発振してしまう不都合も回
避できるようにする。
を安定して動作させることができるようにする。 【解決手段】 多段増幅器を構成する複数の増幅器１〜
４に対して共通に接続されている電源制御ライン５上で
各増幅器１〜４の入力側にバッファ回路１１〜１４を設
けることにより、複数の増幅器１〜４が共通の電源制御
ライン５を介して結合することを防止できるようにし
て、後段の増幅器から前段の増幅器に向けて信号が帰還
することによって増幅信号と帰還信号とが干渉してしま
う不都合を回避するとともに、後段の大きな信号が微小
信号を扱う初段まで帰還して発振してしまう不都合も回
避できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は多段増幅器および集
積回路に関し、特に、縦続接続された複数段の増幅部に
て信号のゲインを順次増幅する多段増幅器に用いて好適
なものである。
積回路に関し、特に、縦続接続された複数段の増幅部に
て信号のゲインを順次増幅する多段増幅器に用いて好適
なものである。
【０００２】
【従来の技術】ＦＭラジオ受信機のリミッタアンプや、
ＡＭラジオ受信機のＩＦ（Intermediate Frequency）ア
ンプなどには、微小入力信号を増幅して大きなゲインを
得るために、複数の増幅器を多段縦続接続して高利得を
得るようにした多段増幅器が用いられている。
ＡＭラジオ受信機のＩＦ（Intermediate Frequency）ア
ンプなどには、微小入力信号を増幅して大きなゲインを
得るために、複数の増幅器を多段縦続接続して高利得を
得るようにした多段増幅器が用いられている。
【０００３】図４は、従来の多段増幅器の構成例を示す
図である。図４に示すように、多段増幅器は、入力側か
ら出力側へとｎ個（この例では４個）の増幅器１，２，
３，４が縦続接続されて構成されている。各増幅器１〜
４は、それぞれ同じ電源ＶＤＤに共通に接続されてお
り、この電源ＶＤＤを利用して増幅動作を行う。
図である。図４に示すように、多段増幅器は、入力側か
ら出力側へとｎ個（この例では４個）の増幅器１，２，
３，４が縦続接続されて構成されている。各増幅器１〜
４は、それぞれ同じ電源ＶＤＤに共通に接続されてお
り、この電源ＶＤＤを利用して増幅動作を行う。
【０００４】このとき、各段の増幅器１〜４は、電源制
御ライン５を介して与えられるデジタル制御信号（パワ
ーイネーブル（ＰＥ）信号、パワーディセーブル（Ｐ
Ｄ）信号）に基づいて、電源ＶＤＤのオン／オフが制御
される。どの増幅器にＰＥ信号あるいはＰＤ信号を送る
かは、デコーダ６によって制御される。
御ライン５を介して与えられるデジタル制御信号（パワ
ーイネーブル（ＰＥ）信号、パワーディセーブル（Ｐ
Ｄ）信号）に基づいて、電源ＶＤＤのオン／オフが制御
される。どの増幅器にＰＥ信号あるいはＰＤ信号を送る
かは、デコーダ６によって制御される。
【０００５】このように構成された多段増幅器におい
て、１段目の増幅器１に入力された微小信号は、当該増
幅器１により所定レベルだけ増幅されて出力される。こ
こで増幅されて出力された信号は、２段目の増幅器２に
入力され、当該増幅器２にて更に増幅されて出力され
る。
て、１段目の増幅器１に入力された微小信号は、当該増
幅器１により所定レベルだけ増幅されて出力される。こ
こで増幅されて出力された信号は、２段目の増幅器２に
入力され、当該増幅器２にて更に増幅されて出力され
る。
【０００６】以下同様にして、３段目および４段目の増
幅器３，４によって信号が順次増幅されていく。これに
より、１段目の増幅器１への微小入力信号は、後段にな
るに従って振幅が徐々に大きくなり、最終的に所定レベ
ルまで増幅された信号が４段目の増幅器４から出力され
る。
幅器３，４によって信号が順次増幅されていく。これに
より、１段目の増幅器１への微小入力信号は、後段にな
るに従って振幅が徐々に大きくなり、最終的に所定レベ
ルまで増幅された信号が４段目の増幅器４から出力され
る。
【０００７】通常、ＦＭラジオ受信機のリミッタアンプ
や、ＡＭラジオ受信機のＩＦアンプなどでは８０ｄＢ程
度の高利得が要求されており、この多段増幅器を通過す
ることによって、μＶ（マイクロボルト）オーダーの微
小入力信号がｍＶ（ミリボルト）オーダーの信号まで増
幅される。
や、ＡＭラジオ受信機のＩＦアンプなどでは８０ｄＢ程
度の高利得が要求されており、この多段増幅器を通過す
ることによって、μＶ（マイクロボルト）オーダーの微
小入力信号がｍＶ（ミリボルト）オーダーの信号まで増
幅される。
【０００８】
【発明が解決しようとする課題】上記図４に示したよう
に、従来の多段増幅器では、１つの電源制御ライン５を
各段の増幅器１〜４に対して共通に接続している。その
ため、最終段の増幅器４からｍＶオーダーの信号が共通
の電源制御ライン５を通して帰還し、全ての増幅器１〜
４が電源制御ライン５によって物理的に結合してしま
う。
に、従来の多段増幅器では、１つの電源制御ライン５を
各段の増幅器１〜４に対して共通に接続している。その
ため、最終段の増幅器４からｍＶオーダーの信号が共通
の電源制御ライン５を通して帰還し、全ての増幅器１〜
４が電源制御ライン５によって物理的に結合してしま
う。
【０００９】すなわち、各増幅器１〜４の内部回路と電
源制御ライン５とにより信号の帰還ループが形成され、
後段の増幅器から前段の増幅器に向けて信号が帰還して
しまう。これにより、通常の増幅信号と帰還信号とが干
渉して増幅動作が不安定になり、多段増幅器の能力が低
下してしまう問題があった。また、終段の増幅器４にお
けるｍＶオーダーの信号が、μＶオーダーの微小信号を
扱う初段の増幅器１まで帰還すると、発振を起こしてし
まう問題もあった。
源制御ライン５とにより信号の帰還ループが形成され、
後段の増幅器から前段の増幅器に向けて信号が帰還して
しまう。これにより、通常の増幅信号と帰還信号とが干
渉して増幅動作が不安定になり、多段増幅器の能力が低
下してしまう問題があった。また、終段の増幅器４にお
けるｍＶオーダーの信号が、μＶオーダーの微小信号を
扱う初段の増幅器１まで帰還すると、発振を起こしてし
まう問題もあった。
【００１０】本発明は、このような問題を解決するため
に成されたものであり、各増幅器の回路間の結合を防
ぎ、多段増幅器を安定して動作させることができるよう
にすることを目的とする。
に成されたものであり、各増幅器の回路間の結合を防
ぎ、多段増幅器を安定して動作させることができるよう
にすることを目的とする。
【００１１】
【課題を解決するための手段】本発明の多段増幅器は、
前段からの入力信号を増幅して次段に出力する複数の増
幅器と、上記複数の増幅器に対して共通に接続された信
号線と、上記信号線上において上記複数の増幅器の少な
くとも１つの入力側に設けられたバッファ回路とを備え
たことを特徴とする。
前段からの入力信号を増幅して次段に出力する複数の増
幅器と、上記複数の増幅器に対して共通に接続された信
号線と、上記信号線上において上記複数の増幅器の少な
くとも１つの入力側に設けられたバッファ回路とを備え
たことを特徴とする。
【００１２】本発明の他の態様では、上記信号線は、上
記複数の増幅器に対する電源のオン／オフを制御する制
御信号を上記複数の増幅器に供給するための電源制御線
であることを特徴とする。本発明のその他の態様では、
上記バッファ回路は、上記信号線上において上記複数の
増幅器の全ての入力側に設けられることを特徴とする。
記複数の増幅器に対する電源のオン／オフを制御する制
御信号を上記複数の増幅器に供給するための電源制御線
であることを特徴とする。本発明のその他の態様では、
上記バッファ回路は、上記信号線上において上記複数の
増幅器の全ての入力側に設けられることを特徴とする。
【００１３】本発明のその他の態様では、上記バッファ
回路は、上記増幅器から上記信号線を介して信号が伝搬
するのを遮断するためのインバータ回路により構成され
ることを特徴とする。
回路は、上記増幅器から上記信号線を介して信号が伝搬
するのを遮断するためのインバータ回路により構成され
ることを特徴とする。
【００１４】本発明のその他の態様では、前段からの入
力信号を増幅して次段に出力する複数の増幅器と、上記
複数の増幅器に対して共通に接続され、上記複数の増幅
器に対する電源のオン／オフを制御する制御信号を上記
複数の増幅器に供給するための電源制御線と、上記電源
制御線上において上記複数の増幅器のそれぞれの入力側
に設けられ、上記複数の増幅器から上記電源制御線を介
して信号が伝搬するのを遮断するためのインバータ回路
とを備えたことを特徴とする。
力信号を増幅して次段に出力する複数の増幅器と、上記
複数の増幅器に対して共通に接続され、上記複数の増幅
器に対する電源のオン／オフを制御する制御信号を上記
複数の増幅器に供給するための電源制御線と、上記電源
制御線上において上記複数の増幅器のそれぞれの入力側
に設けられ、上記複数の増幅器から上記電源制御線を介
して信号が伝搬するのを遮断するためのインバータ回路
とを備えたことを特徴とする。
【００１５】また、本発明の集積回路は、前段からの入
力信号を処理して次段に出力する複数の処理回路と、上
記複数の処理回路に対して共通に接続された制御線と、
上記制御線上において上記複数の処理回路の少なくとも
１つの入力側に設けられたバッファ回路とを備えたこと
を特徴とする。
力信号を処理して次段に出力する複数の処理回路と、上
記複数の処理回路に対して共通に接続された制御線と、
上記制御線上において上記複数の処理回路の少なくとも
１つの入力側に設けられたバッファ回路とを備えたこと
を特徴とする。
【００１６】本発明の他の態様では、アナログ回路とデ
ジタル回路とが混載された集積回路において、上記アナ
ログ回路と上記デジタル回路とに共通に接続された制御
線と、上記制御線上において上記アナログ回路と上記デ
ジタル回路の少なくとも一方の入力側に設けられたバッ
ファ回路とを備えたことを特徴とする。
ジタル回路とが混載された集積回路において、上記アナ
ログ回路と上記デジタル回路とに共通に接続された制御
線と、上記制御線上において上記アナログ回路と上記デ
ジタル回路の少なくとも一方の入力側に設けられたバッ
ファ回路とを備えたことを特徴とする。
【００１７】本発明のその他の態様では、上記アナログ
回路は、前段からの入力信号を増幅して次段に出力する
複数の増幅器から成る多段増幅器を含むことを特徴とす
る。本発明のその他の態様では、上記制御線は、上記デ
ジタル回路と上記複数の増幅器とに対して共通に接続さ
れており、上記バッファ回路は、上記制御線上において
上記デジタル回路の入力側と上記複数の増幅器のそれぞ
れの入力側とに設けられることを特徴とする。
回路は、前段からの入力信号を増幅して次段に出力する
複数の増幅器から成る多段増幅器を含むことを特徴とす
る。本発明のその他の態様では、上記制御線は、上記デ
ジタル回路と上記複数の増幅器とに対して共通に接続さ
れており、上記バッファ回路は、上記制御線上において
上記デジタル回路の入力側と上記複数の増幅器のそれぞ
れの入力側とに設けられることを特徴とする。
【００１８】本発明は上記技術手段より成るので、多段
増幅器を構成する複数の増幅器に対して共通に接続され
ている信号線上において各増幅器の入力側に設けられた
バッファ回路によって、反射などによって増幅器から信
号線に向けて帰還してくる信号がバッファ回路を通過す
ることができなくなり、回路間の結合を分離することが
可能となる。
増幅器を構成する複数の増幅器に対して共通に接続され
ている信号線上において各増幅器の入力側に設けられた
バッファ回路によって、反射などによって増幅器から信
号線に向けて帰還してくる信号がバッファ回路を通過す
ることができなくなり、回路間の結合を分離することが
可能となる。
【００１９】また、本発明の他の特徴によれば、アナロ
グ回路とデジタル回路とを混載した集積回路において、
アナログ回路とデジタル回路とに対して共通に接続され
ている制御線上でアナログ回路あるいはデジタル回路の
少なくとも何れかの入力側に設けられたバッファ回路に
よって、デジタル回路からのデジタルノイズが制御線を
介してアナログ回路に混入することがなくなり、アナロ
グ−デジタル回路間の結合を分離することが可能とな
る。
グ回路とデジタル回路とを混載した集積回路において、
アナログ回路とデジタル回路とに対して共通に接続され
ている制御線上でアナログ回路あるいはデジタル回路の
少なくとも何れかの入力側に設けられたバッファ回路に
よって、デジタル回路からのデジタルノイズが制御線を
介してアナログ回路に混入することがなくなり、アナロ
グ−デジタル回路間の結合を分離することが可能とな
る。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態による多段増
幅器の構成例を示す図である。図１に示すように、本実
施形態の多段増幅器においては、入力側から出力側へと
ｎ個（この例では４個）の増幅器１，２，３，４が縦続
接続されている。各増幅器１〜４は、それぞれ同じ電源
ＶＤＤに共通に接続されており、この電源ＶＤＤを利用
して増幅動作を行う。
に基づいて説明する。図１は、本実施形態による多段増
幅器の構成例を示す図である。図１に示すように、本実
施形態の多段増幅器においては、入力側から出力側へと
ｎ個（この例では４個）の増幅器１，２，３，４が縦続
接続されている。各増幅器１〜４は、それぞれ同じ電源
ＶＤＤに共通に接続されており、この電源ＶＤＤを利用
して増幅動作を行う。
【００２１】このとき、各段の増幅器１〜４は、電源制
御ライン５を介して与えられるデジタル制御信号（ＰＥ
信号、ＰＤ信号）に基づいて、電源ＶＤＤのオン／オフ
が制御される。どの増幅器にＰＥ信号あるいはＰＤ信号
を送るかは、デコーダ６によって制御される。すなわ
ち、デコーダ６は、外部より供給されるアドレス信号を
デコードし、当該アドレス信号に基づき特定される増幅
器に対してＰＥ信号あるいはＰＤ信号を供給する。
御ライン５を介して与えられるデジタル制御信号（ＰＥ
信号、ＰＤ信号）に基づいて、電源ＶＤＤのオン／オフ
が制御される。どの増幅器にＰＥ信号あるいはＰＤ信号
を送るかは、デコーダ６によって制御される。すなわ
ち、デコーダ６は、外部より供給されるアドレス信号を
デコードし、当該アドレス信号に基づき特定される増幅
器に対してＰＥ信号あるいはＰＤ信号を供給する。
【００２２】このように構成された各増幅器１〜４にお
いて、１段目の増幅器１に入力された微小信号は、当該
増幅器１により所定レベルだけ増幅されて出力される。
ここで増幅されて出力された信号は、２段目の増幅器２
に入力され、当該増幅器２にて更に増幅されて出力され
る。
いて、１段目の増幅器１に入力された微小信号は、当該
増幅器１により所定レベルだけ増幅されて出力される。
ここで増幅されて出力された信号は、２段目の増幅器２
に入力され、当該増幅器２にて更に増幅されて出力され
る。
【００２３】以下同様にして、３段目および４段目の増
幅器３，４によって信号が順次増幅されていく。これに
より、１段目の増幅器１への微小入力信号は、後段にな
るに従って振幅が徐々に大きくなり、最終的に所定レベ
ルまで増幅された信号が４段目の増幅器４から出力され
る。
幅器３，４によって信号が順次増幅されていく。これに
より、１段目の増幅器１への微小入力信号は、後段にな
るに従って振幅が徐々に大きくなり、最終的に所定レベ
ルまで増幅された信号が４段目の増幅器４から出力され
る。
【００２４】本実施形態では、デコーダ６から複数の増
幅器１，２，３，４に対して共通に接続されている電源
制御ライン５上において、当該複数の増幅器１，２，
３，４の全ての入力側に複数のバッファ回路１１，１
２，１３，１４を設けている。これら複数のバッファ回
路１１〜１４は、複数の増幅器１〜４が電源制御ライン
５を介して結合するのを遮断するするための回路であ
る。
幅器１，２，３，４に対して共通に接続されている電源
制御ライン５上において、当該複数の増幅器１，２，
３，４の全ての入力側に複数のバッファ回路１１，１
２，１３，１４を設けている。これら複数のバッファ回
路１１〜１４は、複数の増幅器１〜４が電源制御ライン
５を介して結合するのを遮断するするための回路であ
る。
【００２５】これらのバッファ回路１１〜１４は、各増
幅器１〜４から電源制御ライン５を介して信号が伝搬す
るのを遮断するために、図３に示すように２つのインバ
ータ５１，５２を縦続接続した回路（以下、ダブルイン
バータと称する）により構成する。
幅器１〜４から電源制御ライン５を介して信号が伝搬す
るのを遮断するために、図３に示すように２つのインバ
ータ５１，５２を縦続接続した回路（以下、ダブルイン
バータと称する）により構成する。
【００２６】このように、各増幅器１〜４の入力側に挿
入するバッファ回路１１〜１４をダブルインバータで構
成することにより、デコーダ６から増幅器１〜４にＰＥ
信号あるいはＰＤ信号を供給するときは、そのＰＥ信号
／ＰＤ信号がそのままバッファ回路１１〜１４を通過し
て電源ＶＤＤのオン／オフを制御することが可能とな
る。
入するバッファ回路１１〜１４をダブルインバータで構
成することにより、デコーダ６から増幅器１〜４にＰＥ
信号あるいはＰＤ信号を供給するときは、そのＰＥ信号
／ＰＤ信号がそのままバッファ回路１１〜１４を通過し
て電源ＶＤＤのオン／オフを制御することが可能とな
る。
【００２７】逆に、反射などによって増幅器１〜４から
電源制御ライン５に向けて帰還してくる信号は、バッフ
ァ回路１１〜１４を通過することができず、信号の戻り
を遮断することが可能となる。つまり、複数の増幅器１
〜４が電源制御ライン５を介して結合することを防止す
ることができる。
電源制御ライン５に向けて帰還してくる信号は、バッフ
ァ回路１１〜１４を通過することができず、信号の戻り
を遮断することが可能となる。つまり、複数の増幅器１
〜４が電源制御ライン５を介して結合することを防止す
ることができる。
【００２８】これにより、後段の増幅器から前段の増幅
器に向けて信号が帰還しないようにすることができ、通
常の増幅信号と帰還信号とが干渉して増幅の利得を制限
してしまう不都合を回避することができる。また、ｍＶ
オーダーの大きな信号がμＶオーダーの微小信号を扱う
初段まで帰還して発振してしまう不都合も回避すること
ができ、多段増幅器を安定して動作させることができ
る。
器に向けて信号が帰還しないようにすることができ、通
常の増幅信号と帰還信号とが干渉して増幅の利得を制限
してしまう不都合を回避することができる。また、ｍＶ
オーダーの大きな信号がμＶオーダーの微小信号を扱う
初段まで帰還して発振してしまう不都合も回避すること
ができ、多段増幅器を安定して動作させることができ
る。
【００２９】なお、上記実施形態では、バッファ回路１
１〜１４をダブルインバータにより構成する例について
説明したが、本発明はこれに限定されるものではない。
すなわち、電源制御ライン５から増幅器１〜４に対する
ＰＥ信号やＰＤ信号のみを通過させ、逆に増幅器１〜４
から電源制御ライン５に対する信号を遮断できる構成で
あれば何でも良い。
１〜１４をダブルインバータにより構成する例について
説明したが、本発明はこれに限定されるものではない。
すなわち、電源制御ライン５から増幅器１〜４に対する
ＰＥ信号やＰＤ信号のみを通過させ、逆に増幅器１〜４
から電源制御ライン５に対する信号を遮断できる構成で
あれば何でも良い。
【００３０】また、上記実施形態では、全ての増幅器１
〜４の入力側にバッファ回路１１〜１４を挿入している
が、必ずしも全段に挿入する必要はない。例えば、最終
段で増幅されたｍＶオーダーの大きな信号がμＶオーダ
ーの信号を扱う初段に帰還するのを特に遮断するため
に、何れかの増幅器の入力段に対してのみバッファ回路
を挿入するようにしても良い。
〜４の入力側にバッファ回路１１〜１４を挿入している
が、必ずしも全段に挿入する必要はない。例えば、最終
段で増幅されたｍＶオーダーの大きな信号がμＶオーダ
ーの信号を扱う初段に帰還するのを特に遮断するため
に、何れかの増幅器の入力段に対してのみバッファ回路
を挿入するようにしても良い。
【００３１】また、上記実施形態では、各増幅器１〜４
に共通に接続される信号線の例として電源制御ライン５
を挙げたが、これに限定されない。これ以外にも各増幅
器１〜４に共通に接続される制御線などがあれば、その
制御線を介して帰還ループが形成される可能性がある。
したがって、その制御線上の各増幅器１〜４の入力側に
もバッファ回路を設けることが有効である。
に共通に接続される信号線の例として電源制御ライン５
を挙げたが、これに限定されない。これ以外にも各増幅
器１〜４に共通に接続される制御線などがあれば、その
制御線を介して帰還ループが形成される可能性がある。
したがって、その制御線上の各増幅器１〜４の入力側に
もバッファ回路を設けることが有効である。
【００３２】また、上記実施形態では多段増幅器につい
て説明したが、微小信号のゲインを増幅させる回路には
任意に適用することが可能である。また、信号のゲイン
を増幅させる回路に限らず、前段からの入力信号を処理
して次段に出力する処理回路を複数搭載した集積回路な
どであって、それら複数の処理回路に対して共通に接続
されている制御線があれば、そのような集積回路に対し
ても同様に本発明を適用することが可能である。この場
合は、各処理回路の入力側に上述したバッファ回路を設
ける。
て説明したが、微小信号のゲインを増幅させる回路には
任意に適用することが可能である。また、信号のゲイン
を増幅させる回路に限らず、前段からの入力信号を処理
して次段に出力する処理回路を複数搭載した集積回路な
どであって、それら複数の処理回路に対して共通に接続
されている制御線があれば、そのような集積回路に対し
ても同様に本発明を適用することが可能である。この場
合は、各処理回路の入力側に上述したバッファ回路を設
ける。
【００３３】図２は、本実施形態による集積回路の構成
例を示す図である。なお、図２において、図１に示した
符号と同一の符号を付したものは同一の機能を有するも
のであるので、ここでは重複する説明を省略する。
例を示す図である。なお、図２において、図１に示した
符号と同一の符号を付したものは同一の機能を有するも
のであるので、ここでは重複する説明を省略する。
【００３４】図２に示す集積回路では、複数の増幅器１
〜４が縦続接続された多段増幅器を含むアナログ回路２
０の他に、デジタル回路３０も同じ半導体チップ上に集
積している。本実施形態においてデコーダ６から出力さ
れる電源制御ライン５は、アナログ回路２０の各増幅器
１〜４とデジタル回路３０の内部回路とに共通に接続さ
れている。
〜４が縦続接続された多段増幅器を含むアナログ回路２
０の他に、デジタル回路３０も同じ半導体チップ上に集
積している。本実施形態においてデコーダ６から出力さ
れる電源制御ライン５は、アナログ回路２０の各増幅器
１〜４とデジタル回路３０の内部回路とに共通に接続さ
れている。
【００３５】電源制御ライン５上における各増幅器１〜
４の入力側には、図１の例と同様に複数のバッファ回路
１１〜１４が備えられている。さらに、図２の例では、
電源制御ライン５上におけるデジタル回路３０の入力側
にもバッファ回路３１が備えられている。
４の入力側には、図１の例と同様に複数のバッファ回路
１１〜１４が備えられている。さらに、図２の例では、
電源制御ライン５上におけるデジタル回路３０の入力側
にもバッファ回路３１が備えられている。
【００３６】アナログ回路２０とデジタル回路３０とが
混載された集積回路において、アナログ回路２０とデジ
タル回路３０とを共通の電源制御ライン５を用いて制御
すると、デジタル回路３０で発生した大きなデジタルノ
イズがアナログ回路２０に入り込み、アナログ特性を大
きく劣化させてしまうことがある。
混載された集積回路において、アナログ回路２０とデジ
タル回路３０とを共通の電源制御ライン５を用いて制御
すると、デジタル回路３０で発生した大きなデジタルノ
イズがアナログ回路２０に入り込み、アナログ特性を大
きく劣化させてしまうことがある。
【００３７】しかし、図２のようにデジタル回路３０の
入力段にもバッファ回路３１を設けることにより、アナ
ログ回路２０とデジタル回路３０とが電源制御ライン５
を介して結合することを防止でき、デジタル回路３０の
デジタルノイズがアナログ回路２０に回り込んで悪影響
を与える不都合を回避することができる。
入力段にもバッファ回路３１を設けることにより、アナ
ログ回路２０とデジタル回路３０とが電源制御ライン５
を介して結合することを防止でき、デジタル回路３０の
デジタルノイズがアナログ回路２０に回り込んで悪影響
を与える不都合を回避することができる。
【００３８】アナログ回路２０とデジタル回路３０との
結合ノイズを防ぐために、アナログ系電源とデジタル系
電源とを完全に独立させることも考えられるが、その場
合には電源回路や電源制御ライン等が複数必要になる。
これに対して、本実施形態によれば、単にバッファ回路
３１を設けるだけで良いので、チップ面積の増大も防ぐ
ことができる。
結合ノイズを防ぐために、アナログ系電源とデジタル系
電源とを完全に独立させることも考えられるが、その場
合には電源回路や電源制御ライン等が複数必要になる。
これに対して、本実施形態によれば、単にバッファ回路
３１を設けるだけで良いので、チップ面積の増大も防ぐ
ことができる。
【００３９】なお、この図２に示す実施形態でも、アナ
ログ回路２０内の各増幅器１〜４の入力側とデジタル回
路３０の入力側の全てにバッファ回路１１〜１４，３１
を挿入しているが、必ずしも全てに挿入する必要はな
い。例えば、デジタル回路３０からのデジタルノイズが
アナログ回路２０に混入することを防ぐことのみを目的
とするのであれば、デジタル回路３０の入力段に対して
のみバッファ回路３１を設ければ良い。
ログ回路２０内の各増幅器１〜４の入力側とデジタル回
路３０の入力側の全てにバッファ回路１１〜１４，３１
を挿入しているが、必ずしも全てに挿入する必要はな
い。例えば、デジタル回路３０からのデジタルノイズが
アナログ回路２０に混入することを防ぐことのみを目的
とするのであれば、デジタル回路３０の入力段に対して
のみバッファ回路３１を設ければ良い。
【００４０】また、上記図２の実施形態では、アナログ
回路２０の例として複数の増幅器１〜４から成る多段増
幅器を示したが、アナログ回路２０の内部構成はこれに
限定されるものではない。また、図２の例においても、
アナログ回路２０とデジタル回路３０とに共通に接続さ
れる信号線は電源制御ライン５に限定されるものではな
く、これ以外にもアナログ回路２０とデジタル回路３０
とに共通に接続される制御線などがあれば、その制御線
上にバッファ回路を設けることが有効である。
回路２０の例として複数の増幅器１〜４から成る多段増
幅器を示したが、アナログ回路２０の内部構成はこれに
限定されるものではない。また、図２の例においても、
アナログ回路２０とデジタル回路３０とに共通に接続さ
れる信号線は電源制御ライン５に限定されるものではな
く、これ以外にもアナログ回路２０とデジタル回路３０
とに共通に接続される制御線などがあれば、その制御線
上にバッファ回路を設けることが有効である。
【００４１】以上に示した本実施形態の多段増幅器およ
び集積回路は、ＡＭあるいはＦＭのラジオ受信機、テレ
ビジョン受信機、携帯電話機、コードレス電話機、近距
離無線データ通信技術のブルートゥース、無線ＬＡＮ、
カーナビゲーションシステム、通信機能を備えたゲーム
機などのように、高周波信号（ＲＦ信号）を受信して処
理する機能を備えた各種電子機器に適用することが可能
である。
び集積回路は、ＡＭあるいはＦＭのラジオ受信機、テレ
ビジョン受信機、携帯電話機、コードレス電話機、近距
離無線データ通信技術のブルートゥース、無線ＬＡＮ、
カーナビゲーションシステム、通信機能を備えたゲーム
機などのように、高周波信号（ＲＦ信号）を受信して処
理する機能を備えた各種電子機器に適用することが可能
である。
【００４２】その他、以上に説明した各実施形態は、何
れも本発明を実施するにあたっての具体化の一例を示し
たものに過ぎず、これらによって本発明の技術的範囲が
限定的に解釈されてはならないものである。すなわち、
本発明はその精神、またはその主要な特徴から逸脱する
ことなく、様々な形で実施することができる。
れも本発明を実施するにあたっての具体化の一例を示し
たものに過ぎず、これらによって本発明の技術的範囲が
限定的に解釈されてはならないものである。すなわち、
本発明はその精神、またはその主要な特徴から逸脱する
ことなく、様々な形で実施することができる。
【００４３】
【発明の効果】本発明は上述したように、多段増幅器を
構成する複数の増幅器に対して共通に接続されている信
号線上で増幅器の入力側にバッファ回路を設けたので、
複数の増幅器が共通の信号線を介して結合することを防
止することができる。これにより、後段の増幅器から前
段の増幅器に向けて信号が帰還しないようにすることが
でき、増幅信号と帰還信号とが干渉して増幅の利得を制
限してしまう不都合を回避することができる。また、後
段の大きな信号が微小信号を扱う初段まで帰還して発振
してしまう不都合も回避することができ、多段増幅器を
安定して動作させることができる。
構成する複数の増幅器に対して共通に接続されている信
号線上で増幅器の入力側にバッファ回路を設けたので、
複数の増幅器が共通の信号線を介して結合することを防
止することができる。これにより、後段の増幅器から前
段の増幅器に向けて信号が帰還しないようにすることが
でき、増幅信号と帰還信号とが干渉して増幅の利得を制
限してしまう不都合を回避することができる。また、後
段の大きな信号が微小信号を扱う初段まで帰還して発振
してしまう不都合も回避することができ、多段増幅器を
安定して動作させることができる。
【００４４】また、本発明の他の特徴によれば、アナロ
グ回路とデジタル回路とを混載した集積回路において、
アナログ回路とデジタル回路とに共通に接続されている
制御線上でアナログ回路あるいはデジタル回路の少なく
とも何れかの入力側にバッファ回路を設けたので、アナ
ログ回路とデジタル回路とが共通の制御線を介して結合
することを防止することができ、デジタル回路からのデ
ジタルノイズが制御線を介してアナログ回路に混入しな
いようにすることができる。
グ回路とデジタル回路とを混載した集積回路において、
アナログ回路とデジタル回路とに共通に接続されている
制御線上でアナログ回路あるいはデジタル回路の少なく
とも何れかの入力側にバッファ回路を設けたので、アナ
ログ回路とデジタル回路とが共通の制御線を介して結合
することを防止することができ、デジタル回路からのデ
ジタルノイズが制御線を介してアナログ回路に混入しな
いようにすることができる。
【図１】本実施形態による多段増幅器の構成例を示す図
である。
である。
【図２】本実施形態による集積回路の構成例を示す図で
ある。
ある。
【図３】本実施形態によるバッファ回路の構成例を示す
図である。
図である。
【図４】従来の多段増幅器の構成例を示す図である。
１，２，３，４ 増幅器
５ 電源制御ライン
６ デコーダ
１１，１２，１３，１４ バッファ回路
２０ アナログ回路
３０ デジタル回路
３１ バッファ回路
５１，５２ インバータ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J069 AA01 CA41 CA54 FA20 KA00
KA03 KA04 KA33 MA08 SA13
TA01
5J092 AA01 CA41 CA54 FA20 KA00
KA03 KA04 KA33 MA08 SA13
TA01 UR12
Claims (9)
- 【請求項１】 前段からの入力信号を増幅して次段に出
力する複数の増幅器と、 上記複数の増幅器に対して共通に接続された信号線と、 上記信号線上において上記複数の増幅器の少なくとも１
つの入力側に設けられたバッファ回路とを備えたことを
特徴とする多段増幅器。 - 【請求項２】 上記信号線は、上記複数の増幅器に対す
る電源のオン／オフを制御する制御信号を上記複数の増
幅器に供給するための電源制御線であることを特徴とす
る請求項１に記載の多段増幅器。 - 【請求項３】 上記バッファ回路は、上記信号線上にお
いて上記複数の増幅器の全ての入力側に設けられること
を特徴とする請求項１または２に記載の多段増幅器。 - 【請求項４】 上記バッファ回路は、上記増幅器から上
記信号線を介して信号が伝搬するのを遮断するためのイ
ンバータ回路により構成されることを特徴とする請求項
１〜３の何れか１項に記載の多段増幅器。 - 【請求項５】 前段からの入力信号を増幅して次段に出
力する複数の増幅器と、 上記複数の増幅器に対して共通に接続され、上記複数の
増幅器に対する電源のオン／オフを制御する制御信号を
上記複数の増幅器に供給するための電源制御線と、 上記電源制御線上において上記複数の増幅器のそれぞれ
の入力側に設けられ、上記複数の増幅器から上記電源制
御線を介して信号が伝搬するのを遮断するためのインバ
ータ回路とを備えたことを特徴とする多段増幅器。 - 【請求項６】 前段からの入力信号を処理して次段に出
力する複数の処理回路と、 上記複数の処理回路に対して共通に接続された制御線
と、 上記制御線上において上記複数の処理回路の少なくとも
１つの入力側に設けられたバッファ回路とを備えたこと
を特徴とする集積回路。 - 【請求項７】 アナログ回路とデジタル回路とが混載さ
れた集積回路において、 上記アナログ回路と上記デジタル回路とに共通に接続さ
れた制御線と、 上記制御線上において上記アナログ回路と上記デジタル
回路の少なくとも一方の入力側に設けられたバッファ回
路とを備えたことを特徴とする集積回路。 - 【請求項８】 上記アナログ回路は、前段からの入力信
号を増幅して次段に出力する複数の増幅器から成る多段
増幅器を含むことを特徴とする請求項７に記載の集積回
路。 - 【請求項９】 上記制御線は、上記デジタル回路と上記
複数の増幅器とに対して共通に接続されており、 上記バッファ回路は、上記制御線上において上記デジタ
ル回路の入力側と上記複数の増幅器のそれぞれの入力側
とに設けられることを特徴とする請求項８に記載の集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220876A JP2003037445A (ja) | 2001-07-23 | 2001-07-23 | 多段増幅器および集積回路 |
| PCT/JP2002/006972 WO2003010883A1 (fr) | 2001-07-23 | 2002-07-10 | Amplificateur a etages multiples et circuit integre |
| TW91116275A TW552772B (en) | 2001-07-23 | 2002-07-22 | Multi-stage amplifier and integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220876A JP2003037445A (ja) | 2001-07-23 | 2001-07-23 | 多段増幅器および集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037445A true JP2003037445A (ja) | 2003-02-07 |
Family
ID=19054633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001220876A Pending JP2003037445A (ja) | 2001-07-23 | 2001-07-23 | 多段増幅器および集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2003037445A (ja) |
| TW (1) | TW552772B (ja) |
| WO (1) | WO2003010883A1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232744A (ja) * | 1993-01-29 | 1994-08-19 | Canon Inc | 信号処理装置 |
| JPH0818348A (ja) * | 1994-06-30 | 1996-01-19 | Matsushita Electric Ind Co Ltd | 可変利得増幅器 |
| JPH1155051A (ja) * | 1997-07-29 | 1999-02-26 | Matsushita Electric Ind Co Ltd | 電力増幅回路 |
| JP2001094050A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077892B2 (ja) * | 1989-08-18 | 1995-01-30 | 日本電気株式会社 | 電圧制御減衰回路 |
| JP3139734B2 (ja) * | 1995-11-07 | 2001-03-05 | 日本電気株式会社 | 可変利得増幅器 |
| JP2001177361A (ja) * | 1999-12-20 | 2001-06-29 | Sony Corp | 利得制御回路およびこれを用いた無線通信装置 |
-
2001
- 2001-07-23 JP JP2001220876A patent/JP2003037445A/ja active Pending
-
2002
- 2002-07-10 WO PCT/JP2002/006972 patent/WO2003010883A1/ja active Application Filing
- 2002-07-22 TW TW91116275A patent/TW552772B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232744A (ja) * | 1993-01-29 | 1994-08-19 | Canon Inc | 信号処理装置 |
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| JPH1155051A (ja) * | 1997-07-29 | 1999-02-26 | Matsushita Electric Ind Co Ltd | 電力増幅回路 |
| JP2001094050A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003010883A1 (fr) | 2003-02-06 |
| TW552772B (en) | 2003-09-11 |
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| A521 | Written amendment |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110809 |