JPH113065A - 液晶ディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ映像信号の周期が変更された場合で
も、常に最適なアナログ・デジタル変換タイミングで、
アナログ映像信号をデジタル映像信号に変換できる液晶
ディスプレイ装置を提供する。 【解決手段】 外部から入力されるアナログ映像信号に
基づいて、画像を表示する液晶ディスプレイ装置におい
て、外部から入力される水平同期信号に同期するクロッ
ク信号を生成するＰＬＬ回路（１０）と、ＰＬＬ回路か
らのクロック信号が入力され、アナログ映像信号をデジ
タル映像信号に変換するアナログ・デジタル変換回路
（１４）と、ＰＬＬ回路で生成されるクロック信号を遅
延する遅延制御手段（１２）と、水平同期信号の周期に
応じて遅延制御手段の１ステップ当たりの遅延時間を可
変する遅延時間調整手段（１１，１３）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
装置に係わり、特に、デスクトップ形パーソナルコンピ
ュータ等のディスプレイ装置として使用される液晶モニ
ター装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来、液晶表示装置は、主に、ノート形
パーソナルコンピュータのディスプレイ部として使用さ
れてきた。しかしながら、近年、液晶表示装置の小型・
軽量という特徴を活かし、デスクトップ形パーソナルコ
ンピュータやワークステーション等のディスプレイ装置
（あるいは液晶モニター装置）として、液晶ディスプレ
イ装置が使用され始めている。

【０００３】この液晶ディスプレイ装置においては、従
来のＣＲＴ（陰極線管）ディスプレイ装置と比して、設
置場所を１／１０と小さくでき、また、その消費電力も
１／３ないし１／４と少なくすることが可能となる。

【０００４】この液晶ディスプレイ装置においては、コ
ンピュータ本体側から液晶ディスプレイ装置へ、映像信
号をアナログ信号で転送するアナログインタフェースが
採用されている。このアナログインタフェースを採用し
ている液晶ディスプレイ装置によれば、コンピュータ本
対側の既存のモニター端子に液晶ディスプレイ装置を接
続するだけで簡単に使用することができる。

【０００５】しかしながら、一般に、液晶ディスプレイ
装置はデジタル信号で駆動される関係上、アナログイン
タフェースを採用している液晶ディスプレイ装置では、
コンピュータ本体側からのアナログ映像信号をデジタル
映像信号（表示データ）に変換する必要があり、Ｒ・Ｇ
・Ｂ用の映像信号毎のアナログ・デジタル変換回路（Ａ
／Ｄ変換回路）を備えるインタフェース回路が必要とな
る。

【０００６】この場合に、コンピュータ本体側からのア
ナログ映像信号をデジタル映像信号に変換するＡ／Ｄ変
換回路には、ＰＬＬ回路により生成され、コンピュータ
本体側からの水平同期信号に同期したクロック（ドット
クロック）信号が供給される。

【０００７】なお、このような技術については、日経エ
レクトロニクス １９９６．７−１５（ｎｏ．６６
６），ｐｐ１１０〜１１５に記載されている。

【０００８】

【発明が解決しようとする課題】パーソナルコンピュー
タやワークステーション等のコンピュータ本体側から送
信されるアナログ映像信号の周波数帯域が十分に高域ま
で確保できている場合、即ち、理想的なアナログ映像信
号である場合は、コンピュータ本体側から出力される１
ドットクロック周期のアナログ映像信号は、図１３
（ａ）に示すような矩形波になるが、実際には、信号線
の遅延等により図１３（ｂ）に示すような鈍った波形と
なる。

【０００９】そして、コンピュータ本体側からの１ドッ
トクロック周期の白色のアナログ映像信号を、Ａ／Ｄ変
換回路でデジタル映像信号に変換する場合に、前記した
理想的なアナログ映像信号であれば、図１３（ａ）に示
すアナログ・ディジタル変換タイミング（以下、サンプ
リングタイミングと称す。）（Ａ）〜（Ｅ）のどの点で
アナログ・デジタル変換（以下、Ａ／Ｄ変換と称す。）
しても、デジタル映像信号として１６進数の［ＦＦ］Ｈ
ｅｘ（白）の結果が得られる。

【００１０】しかしながら、前記した鈍った波形の場合
には、図１３（ｂ）に示すように、サンプリングタイミ
ング（Ａ）の点でＡ／Ｄ変換したときに１６進数の［Ｆ
Ｆ］Ｈｅｘ（白）の結果が得られず、Ａ／Ｄ変換回路か
らの出力値にばらつき（ｅＶ）が生じる。このＡ／Ｄ変
換回路の出力値のばらつき（ｅＶ）は、液晶表示装置に
表示される表示画像のばらつきとなるため、これによ
り、液晶表示装置に静止画像を表示した場合に、滲み、
揺らぎ、または、ちらつきが生じることになる。

【００１１】液晶表示装置に滲み、揺らぎ、または、ち
らつきが生じない鮮明な表示画像を表示するためには、
Ａ／Ｄ変換回路のサンプリングタイミングが、矩形波の
アナログ映像信号のセンター（図１３（ａ）、（ｂ）に
示すサンプリングタイミング（ｃ）の位置）になるよう
に調整する必要がある。

【００１２】従来、このＡ／Ｄ変換回路のサンプリング
タイミングを、矩形波のアナログ映像信号のセンター位
置に調整するために、遅延時間が固定された複数の遅延
素子とマルチプレクサとを備える遅延回路を用い、当該
遅延素子をマルチプレクサで切り換えて、Ａ／Ｄ変換回
路に供給されるクロック信号を所定時間遅延させるよう
にしていた。

【００１３】しかしながら、従来の遅延回路では、１ス
テップ当たりの遅延時間および最大遅延時間は固定され
ているため、液晶表示装置に表示される表示画像の解像
度が、例えば、ＶＧＡ表示モードの６４０×４８０画素
からＳＶＧＡ表示モードの８００×６００画素へ、ある
いは、ＳＶＧＡ表示モードの８００×６００画素からＸ
ＧＡ表示モードの１０２４×７６８画素へと変化、即
ち、アナログ映像信号の周期（あるいは水平同期信号の
周期）が変動すると、当該遅延回路により遅延されたク
ロック信号が供給されるＡ／Ｄ変換回路においては、最
適サンプリングタイミングでＡ／Ｄ変換することができ
ず、液晶表示装置に静止画像を表示した場合に滲み、揺
らぎ、または、ちらつきが生じるという問題点があっ
た。

【００１４】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶デ
ィスプレイ装置において、アナログ映像信号の周期が変
更された場合でも、常に最適なアナログ・デジタル変換
タイミングで、アナログ映像信号をデジタル映像信号に
変換することが可能となる技術を提供することにある。

【００１５】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００１７】外部から入力されるアナログ映像信号に基
づいて、画像を表示する液晶ディスプレイ装置におい
て、外部から入力される水平同期信号に同期するクロッ
ク信号を生成するＰＬＬ回路と、前記ＰＬＬ回路からの
クロック信号が入力され、前記アナログ映像信号をデジ
タル映像信号に変換するアナログ・デジタル変換回路
と、前記ＰＬＬ回路からのクロック信号を遅延する遅延
制御手段と、前記水平同期信号の周期に応じて前記遅延
制御手段の１ステップ当たりの遅延時間を可変する遅延
時間調整手段とを備える。

【００１８】前記遅延制御手段は、前記ＰＬＬ回路内の
電圧制御発振器で生成されたクロック信号を遅延する可
変遅延回路、あるいは、前記ＰＬＬ回路内の位相比較器
に入力される水平同期信号を遅延する可変遅延回路であ
る。

【００１９】前記可変遅延回路は、前記ＰＬＬ回路から
のクロック信号の反転に応じて充放電され、前記ＰＬＬ
回路からのクロック信号の遅延時間を決定するコンデン
サを有し、前記遅延時間調整手段は、前記コンデンサの
充放電電流の大きさを可変する。

【００２０】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。

【００２１】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２２】［発明の実施の形態１］図１は、本発明の
一実施の形態である液晶ディスプレイ装置の概略構成を
示すブロック図である。

【００２３】本実施の形態の液晶ディスプレイ装置は、
例えば、ＴＦＴ方式の液晶表示モジュール等の液晶表示
装置１６と、例えば、デスクトップ形パーソナルコンピ
ュータやワークステーション等のコンピュータ本体側か
ら送信されるＲ・Ｇ・Ｂ用のアナログ映像信号をＲ・Ｇ
・Ｂ用のデジタル映像信号に変換するインタフェース回
路とを備える。

【００２４】このインタフェース回路は、コンピュータ
本体側から送信されるＲ・Ｇ・Ｂ用のアナログ映像信号
をＲ・Ｇ・Ｂ用のデジタル映像信号（表示データ）に変
換するアナログ・デジタル変換回路（以下、Ａ／Ｄ変換
回路と称す。）１４と、コンピュータ本体側から送信さ
れる水平同期信号（Ｈｓｙｎｃ）に同期したクロック信
号（ドットクロック）を生成するＰＬＬ回路１０と、当
該ＰＬＬ回路１０で生成されたクロック信号を所定時間
遅延する可変遅延回路１１とを備える。

【００２５】この可変遅延回路１１は、前記ＰＬＬ回路
１０で生成されたクロック信号の反転に応じて充放電さ
れ、それにより、ＰＬＬ回路１０で生成されたクロック
信号の遅延時間を決定するコンデンサ（Ｃｄ）を有す
る。

【００２６】マイコン１１は、外部から送信される水平
同期信号（Ｈｓｙｎｃ）の周期（即ち、矩形波のアナロ
グ映像信号の周波数あるいは周期）に応じて、８ビット
の最大遅延時間制御信号（ＭＤＴ）をデジタル制御可変
抵抗回路１３に出力する。

【００２７】デジタル制御可変抵抗回路１３は、マイコ
ン１１からの最大遅延時間制御信号（ＭＤＴ）によりそ
の抵抗値（Ｒ１）が可変され、それにより、コンデンサ
（Ｃｄ）の充放電電流の大きさが可変される。このコン
デンサ（Ｃｄ）の充放電電流の大きさにより、可変遅延
回路１１の最大遅延時間が決定される。

【００２８】また、マイコン１１は、ユーザ指示入力に
基づいて、６ビットの１ステップ遅延時間制御信号（Ｓ
ＤＴ）を可変遅延回路１１に出力する。可変遅延回路１
１は、マイコン１１からの１ステップ遅延時間制御信号
（ＳＤＴ）により、前記コンデンサ（Ｃｄ）の充放電開
始時の電圧、および、充放電終了時の電圧を可変する。
このコンデンサ（Ｃｄ）の充放電開始時の電圧、およ
び、充放電終了時の電圧により、可変遅延回路１１の遅
延時間が１ステップ毎に可変される。

【００２９】Ａ／Ｄ変換回路１４で変換されたＲ・Ｇ・
Ｂの各デジタル映像信号は表示制御回路１５に入力さ
れ、表示制御回路１５内のメモリ（図示せず）に一旦格
納される。

【００３０】表示制御回路１５には、コンピュータ本体
側から送信される水平同期信号（Ｈｓｙｎｃ）および垂
直同期信号（Ｖｓｙｎｃ）も入力され、表示制御回路１
５は、前記水平同期信号（Ｈｓｙｎｃ）および垂直同期
信号（Ｖｓｙｎｃ）を液晶表示装置１６に送出するとと
もに、前記メモリからＲ・Ｇ・Ｂの各デジタル映像信号
を読み出し、前記読み出したＲ・Ｇ・Ｂの各デジタル映
像信号を液晶表示装置１６に送出する。

【００３１】液晶表示装置１６は、表示制御回路１５か
ら送出される水平同期信号（Ｈｓｙｎｃ）、垂直同期信
号（Ｖｓｙｎｃ）、Ｒ・Ｇ・Ｂの各デジタル映像信号に
基づき、液晶表示パネルに画像を表示する。

【００３２】図２は、図１に示す可変遅延回路１２の一
例の概略回路構成を示す回路図である。

【００３３】同図に示す可変遅延回路１２は、差動回路
構成の遅延生成部（ＭＤＴ）と、バッファ回路（ＢＡ）
とで構成される。遅延生成部（ＭＤＴ）を差動回路構成
とすることにより、ノイズによるジッタを低減すること
ができる。

【００３４】ＰＬＬ回路１０で生成されたクロック信号
の逆相信号（ＣＬｂ）は、ｎｐｎトランジスタ（以下、
ＮＰＮと称する。）（ＴＲ１）のベースに、また、その
正相信号（ＣＬａ）は、ＮＰＮ（ＴＲ２）のベースに印
加される。

【００３５】このＮＰＮ（ＴＲ１）とＮＰＮ（ＴＲ２）
とは差動増幅回路を構成し、ＮＰＮ（ＴＲ１）とＮＰＮ
（ＴＲ２）とのコレクタ出力は、バッファ回路（ＢＡ）
に入力されるとともに、ＮＰＮ（ＴＲ１）とＮＰＮ（Ｔ
Ｒ２）とのコレクタには、それぞれ遅延時間設定用コン
デンサ（Ｃｄ１，Ｃｄ２）が、それぞれ接続される。

【００３６】ＮＰＮ（ＴＲ１）のコレクタには、定電流
源を構成するｐｎｐトランジスタ（以下、ＰＮＰと称す
る。）（ＴＲ３）が、また、ＮＰＮ（ＴＲ２）のコレク
タには、定電流源を構成するＰＮＰ（ＴＲ４）が接続さ
れる。

【００３７】ＰＮＰ（ＴＲ３）、ＰＮＰ（ＴＲ４）およ
びＰＮＰ（ＴＲ１２）は第２のカレントミラー回路（Ｃ
Ｍ２）を構成し、同様に、差動増幅回路の定電流源を構
成するＮＰＮ（ＴＲ５）、ＮＰＮ（ＴＲ１１）およびＮ
ＰＮ（ＴＲ１０）は第１のカレントミラー回路（ＣＭ
１）を構成する。

【００３８】したがって、ＮＰＮ（ＴＲ１０）に流れる
電流を（Ｉａ）とするとき、ＰＮＰ（ＴＲ３）およびＰ
ＮＰ（ＴＲ４）には（Ｉａ）の電流が、ＮＰＮ（ＴＲ
５）には、（２Ｉａ）の電流が流れることになる。この
（Ｉａ）の電流は、可変抵抗（Ｒａ）の抵抗値（Ｒ１）
を可変することにより可変される。この可変抵抗（Ｒ
ａ）は、図１に示すデジタル制御可変抵抗回路１３であ
る。

【００３９】ＮＰＮ（ＴＲ１）のコレクタには、ＮＰＮ
（ＴＲ６）のエミッタとＰＮＰ（ＴＲ８）のエミッタと
が接続され、また、ＮＰＮ（ＴＲ２）のコレクタには、
ＮＰＮ（ＴＲ７）のエミッタとＰＮＰ（ＴＲ９）のエミ
ッタとが接続される。

【００４０】可変電流源（ＣＳ）は、図１に示すマイコ
ン１１からの６ビットの１ステップ遅延時間制御信号
（ＳＤＴ）により、その電流値（Ｉｂ）が可変される。
この可変電流源（ＣＳ）には、直列に抵抗（Ｒｂ）が接
続され、その抵抗（Ｒｂ）の両端には、ＮＰＮ（ＴＲ１
３）のベースとＰＮＰ（ＴＲ１４）のベースとが接続さ
れる。

【００４１】また、ＮＰＮ（ＴＲ１３）のエミッタは、
ＰＮＰ（ＴＲ８）のベースとＰＮＰ（ＴＲ９）のベース
とに接続され、同様に、ＰＮＰ（ＴＲ１４）のエミッタ
は、ＮＰＮ（ＴＲ６）のベースとＮＰＮ（ＴＲ７）のベ
ースとが接続される。

【００４２】図３は、図２に示す可変遅延回路１２の動
作を説明するためのタイミングチャートである。

【００４３】以下、図３を用い、クロック信号の正相信
号（ＣＬａ）が、ＬｏｗレベルからＨｉｇｈレベル（即
ち、クロック信号の逆相信号（ＣＬｂ）が、Ｈｉｇｈレ
ベルからＬｏｗレベル）へ変化する場合を、例に挙げ
て、可変遅延回路１２の動作を説明する。

【００４４】今、クロック信号の正相信号（ＣＬａ）が
Ｌｏｗレベル（即ち、クロック信号の逆相信号（ＣＬ
ｂ）がＨｉｇｈレベル）の場合、ＮＰＮ（ＴＲ１）がオ
ン、ＮＰＮ（ＴＲ２）がオフである。この状態では、Ｎ
ＰＮ（ＴＲ６）とＰＮＰ（ＴＲ９）とがオンとなり、Ｐ
ＮＰ（ＴＲ４）を流れる（Ｉａ）の電流は、ＰＮＰ（Ｔ
Ｒ９）を介して基準電圧（ＧＮＤ）に流れ、また、ＮＰ
Ｎ（ＴＲ１）には、ＰＮＰ（ＴＲ３）を流れる（Ｉａ）
の電流と、ＮＰＮ（ＴＲ６）を流れる（Ｉａ）の電流と
の（２Ｉａ）の電流が流れる。

【００４５】この場合に、抵抗（Ｒｂ）の両端の電圧を
（ｅ１，ｅ２）とすると、ＮＰＮ（ＴＲ２）がオフの時
のコレクタ電圧（Ｅ２（Ｈ））、および、ＮＰＮ（ＴＲ
１）がオンの時のコレクタ電圧（Ｅ１（Ｌ））は、下記
（１）式のように表される。

【００４６】

【数１】 Ｅ１（Ｌ）＝ｅ２＋ＶBE4−ＶBE2 Ｅ２（Ｈ）＝ｅ１−ＶBE3＋ＶBE1 ・・・・・・・・・・・・（１） ここで、ＶBE1はＰＮＰ（ＴＲ９）のベース・エミッタ
間電圧、ＶBE2はＮＰＮ（ＴＲ６）のベース・エミッタ
間電圧、ＶBE3はＮＰＮ（ＴＲ１３）のベース・エミッ
タ間電圧、ＶBE4はＰＮＰ（ＴＲ１４）のベース・エミ
ッタ間電圧であり、ＶBE1＝ＶBE2＝ＶBE3＝ＶBE4である
から、前記（１）式は、下記（２）式の通りとなる。

【００４７】

【数２】 Ｅ１（Ｌ）＝ｅ２ Ｅ２（Ｈ）＝ｅ１ ・・・・・・・・・・・・・・・・・・・・（２） 同様にして、ＮＰＮ（ＴＲ１）がオフの時のコレクタ電
圧（Ｅ１（Ｈ））、および、ＮＰＮ（ＴＲ２）がオンの
時のコレクタ電圧（Ｅ２（Ｌ））は、下記（３）式の通
りとなる。

【００４８】

【数３】 Ｅ１（Ｈ）＝ｅ１ Ｅ２（Ｌ）＝ｅ２ ・・・・・・・・・・・・・・・・・・・・（３） したがって、ＮＰＮ（ＴＲ１）がオン、ＮＰＮ（ＴＲ
２）がオフの時には、ＮＰＮ（ＴＲ１）のコレクタ電圧
（Ｏ１）はｅ２の電圧に、また、ＮＰＮ（ＴＲ２）のコ
レクタ電圧（Ｏ２）はｅ１の電圧となっている。

【００４９】クロック信号の正相信号（ＣＬａ）がＬｏ
ｗレベルからＨｉｇｈレベル（即ち、クロック信号の逆
相信号（ＣＬｂ）がＨｉｇｈレベルからＬｏｗレベル）
へ変化すると、ＮＰＮ（ＴＲ１）がオフ、ＮＰＮ（ＴＲ
２）がオンに変化する。

【００５０】それに伴い、ＮＰＮ（ＴＲ２）のコレクタ
電圧が低下し、ＮＰＮ（ＴＲ１）のコレクタ電圧が上昇
する。したがって、ＰＮＰ（ＴＲ６）のベース・エミッ
タ間電圧（ＶBE1）が０．７Ｖ以下となり、ＰＮＰ（Ｔ
Ｒ６）がオフとなる。同様にして、ＮＰＮ（ＴＲ９）も
オフとなる。

【００５１】そのため、ＮＰＮ（ＴＲ１）がオフになる
と、ＰＮＰ（ＴＲ３）を流れる（Ｉａ）の電流は、コン
デンサ（Ｃｄ１）に流れ込み、コンデンサ（Ｃｄ１）を
放電（ディスチャージ）し、コンデンサ（Ｃｄ１）のＮ
ＰＮ（ＴＲ１）のコレクタに接続される一端の電圧（Ｎ
ＰＮ（ＴＲ２）のコレクタ電圧（Ｏ１））は上昇する。

【００５２】また、ＮＰＮ（ＴＲ２）がオンになると、
定電流源を構成するＮＰＮ（ＴＲ５）に（２Ｉａ）の電
流が流れるため、ＮＰＮ（ＴＲ２）には、ＰＮＰ（ＴＲ
４）を流れる（Ｉａ）の電流と、コンデンサ（Ｃｄ２）
を介する（Ｉａ）の電流が流れる。したがって、コンデ
ンサ（Ｃｄ２）は充電（チャージ）され、コンデンサ
（Ｃｄ２）のＮＰＮ（ＴＲ２）のコレクタに接続される
一端の電圧（ＮＰＮ（ＴＲ２）のコレクタ電圧（Ｏ
２））は低下する。

【００５３】ＮＰＮ（ＴＲ１）のコレクタ電圧が（ｅ
１）、ＮＰＮ（ＴＲ２）のコレクタ電圧が（ｅ２）の電
圧になると、ＮＰＮ（ＴＲ７）がオン、ＰＮＰ（ＴＲ
８）がオンとなる。それにより、ＮＰＮ（ＴＲ２）に
は、ＰＮＰ（ＴＲ４）を流れる（Ｉａ）の電流と、ＮＰ
Ｎ（ＴＲ７）を流れる（Ｉａ）の電流とが流れ、また、
ＰＮＰ（ＴＲ３）を流れる（Ｉａ）の電流は、ＰＮＰ
（ＴＲ８）を流れるようになる。

【００５４】したがって、ＮＰＮ（ＴＲ１）がオフ、Ｎ
ＰＮ（ＴＲ２）がオンの状態では、コンデンサ（Ｃｄ
１）のＮＰＮ（ＴＲ１）のコレクタに接続される一端の
電圧（ＮＰＮ（ＴＲ１）コレクタ電圧（Ｏ１））は（ｅ
１）の電圧に、また、コンデンサ（Ｃｄ２）のＮＰＮ
（ＴＲ２）のコレクタに接続される一端の電圧（ＮＰＮ
（ＴＲ２）のコレクタ電圧（Ｏ２））は（ｅ２）の電圧
となる。

【００５５】このＮＰＮ（ＴＲ１）のコレクタ電圧とＮ
ＰＮ（ＴＲ２）のコレクタ電圧はバッファ回路（ＢＡ）
に入力される。バッファ回路（ＢＡ）は、ＮＰＮ（ＴＲ
１）のコレクタ電圧とＮＰＮ（ＴＲ２）のコレクタ電圧
とを比較する高速の比較器として動作し、ＮＰＮ（ＴＲ
１）のコレクタ電圧が、ＮＰＮ（ＴＲ２）のコレクタ電
圧より高く（あるいは低く）なると、その正相側の出力
端の出力電圧を、ＬｏｗレベルからＨｉｇｈレベル（あ
るいは、ＨｉｇｈレベルからＬｏｗレベル）へ変化させ
る。

【００５６】ここで、コンデンサ（Ｃｄ１，Ｃｄ２）の
容量をＣ０とする時、図２に示す遅延回路の遅延時間
（ｔＤ）は、下記（４）式で定義される。

【００５７】

【数４】 ｔＤ＝Ｃ０×（ｅ１−ｅ２）／（２×Ｉａ） ・・・・・・・・・（４） また、ＮＰＮ（ＴＲ１０）のコレクタ・エミッタ間の電
圧は無視できるものとして、抵抗（Ｒａ）および抵抗
（Ｒｂ）を用いて前記式（４）を変形すると下記（５）
式の通りとなる。

【００５８】

【数５】 ｔＤ＝Ｃ０×Ｒ２×Ｉｂ×Ｒ１／（２×ＶCC） ・・・・・・・・（５） 但し、Ｒ１は可変抵抗（Ｒａ）の抵抗値 Ｒ２は抵抗（Ｒｂ）の抵抗値 この場合に、最大遅延時間（ｔＤｍａｘ）は、可変抵抗
（Ｒａ）の抵抗値（Ｒａ）が最大抵抗値（Ｒ１ｍａ
ｘ）、可変電流源（ＣＳ）の電流（Ｉｂ）が最大電流
（Ｉｂｍａｘ）の時で、最大遅延時間（ｔＤｍａｘ）
は、下記（６）式の通りとなる。

【００５９】

【数６】 ｔＤｍａｘ＝Ｃ０×Ｒ２×（Ｉｂｍａｘ）×（Ｒ１ｍａｘ）／（２×ＶCC） ・・・・・・・・・・・・・（６） また、可変抵抗（Ｒａ）の最大可変ステップ数をＭ、可
変電流源（ＣＳ）の最大可変ステップ数をＮとして、任
意のステップ数（Ｍ１）および任意のステップ数（Ｎ
１）における遅延時間（ｔＤ）および１ステップ当たり
の遅延時間（△ｔＤ）は、下記（７）式の通りとなる。

【００６０】

【数７】 ｔＤ＝Ｃ０×Ｒ２×ＦＩａ×ＦＲ／（２×ＶCC） △ｔＤ＝Ｃ０×Ｒ２×ＦＩｂ×ＦＲ／（２×ＶCC） ・・・・・・・（７） 但し、ＦＲ＝（Ｒ１ｍａｘ）×Ｍ１／Ｍ ＦＩａ＝（Ｉｂｍａｘ）×Ｎ１／Ｎ ＦＩｂ＝（Ｉｂｍａｘ）／Ｎ 前記（６）式、あるいは、（７）式から明らかなよう
に、本実施の形態の可変遅延回路１２では、最大遅延時
間（ｔＤｍａｘ）は、可変抵抗（Ｒａ）の抵抗値（Ｒ
１）（即ち、ＮＰＮ（ＴＲ１０）を流れる電流（Ｉ
ａ））によって決定され、また、１ステップ当たりの遅
延時間（△ｔＤ）は、可変抵抗（Ｒａ）の抵抗値（Ｒ
１）によって決定される遅延時間の１／Ｍに設定され
る。

【００６１】図４は、従来の液晶ディスプレイ装置の概
略構成を示すブロック図である。

【００６２】なお、同図において、図１と同じものには
同一の参照番号を付し、その詳細な説明は省略する。

【００６３】同図に示すように、従来の液晶ディスプレ
イ装置においても、Ａ／Ｄ変換回路１４で、最適サンプ
リングタイミングでＡ／Ｄ変換が行えるように、ＰＬＬ
回路１０で生成されたクロック信号（ＣＬ）を可変遅延
回路２２で遅延するようにしている。しかしながら、こ
の可変遅延回路２２は、最大遅延時間（ｔＤｍａｘ）と
１ステップ当たりの遅延時間は固定されていた。

【００６４】図５、図６は、従来の液晶ディスプレイ装
置の可変遅延回路２２の一例の概略構成を示すブロック
図である。

【００６５】図５に示す可変遅延回路３０は、遅延時間
が固定された複数の遅延素子（Ｄ１〜Ｄｎ）３１と、遅
延時間を選択するマルチプレクサ３２とを有し、各複数
の遅延素子（Ｄ１〜Ｄｎ）３１は直列に従属接続される
とともに、各複数の遅延素子（Ｄ１〜Ｄｎ）３１の出力
はマルチマルチプレクサ３２に入力される。この可変遅
延回路３０は、制御回路２１からのセレクト信号により
マルチプレクサ３２の接点を切り換えることにより、ク
ロック信号（ＣＬ）をＮ段のステップで切り換えること
ができる。

【００６６】この場合に、この遅延回路３０の最大遅延
時間（ｔＤｍａｘ）、１ステップ当たりの遅延時間（△
ｔＤ）は、下記（８）式の通りとなる。

【００６７】

【数８】 ｔＤｍａｘ＝（Ｄ１＋Ｄ２＋Ｄ３＋‥‥＋Ｄｎ） △ｔＤ＝ｔＤｍａｘ／Ｎ ・・・・・・・・・・・・・（８） 図６に示す可変遅延回路３５は、遅延時間が固定される
ともに遅延時間に重み付けされた複数の遅延素子（Ｄ１
〜Ｄｎ；Ｄ１＜Ｄ２＜Ｄ３＜‥‥＜Ｄｎ）３６と、遅延
時間を選択するマルチプレクサ３２とを有し、ＰＬＬ回
路１０で生成されたクロック信号は、各複数の遅延素子
（Ｄ１〜Ｄｎ）３６に入力され、各複数の遅延素子（Ｄ
１〜Ｄｎ）３６の出力はマルチマルチプレクサ３２に入
力される。この可変遅延回路３５においても、制御回路
２１からのセレクト信号によりマルチプレクサ３２の接
点を切り換えることにより、クロック信号（ＣＬ）をＮ
段のステップで切り換えることができる。

【００６８】この場合に、この遅延回路３０の最大遅延
時間（ｔＤｍａｘ）、１ステップ当たりの遅延時間（△
ｔＤ）は、下記（９）式の通りとなる。

【００６９】

【数９】 ｔＤｍａｘ＝Ｄｎ △ｔＤ＝Ｄｎ−Ｄ（ｎ−１） ・・・・・・・・・・・・・（９） このように、前記図５に示す可変遅延回路３０、およ
び、前記図６に示す可変遅延回路３５とも、最大遅延時
間（ｔＤｍａｘ）、１ステップ当たりの遅延時間（△ｔ
Ｄ）は固定されている。

【００７０】図７は、本実施の形態の可変遅延回路１
２、および、従来の可変遅延回路２２を用いて遅延され
たクロック信号に基づく、Ａ／Ｄ変換回路１４でのサン
プリングタイミングを説明する図である。なお、図７に
おいて、サンプリング・クロックは可変遅延回路で遅延
されたクロック信号を示している。

【００７１】今、図７（ａ）に示すように、周期（ｔ
１）の矩形波のアナログ映像信号をＡ／Ｄ変換する場合
に、制御回路２１からのセレクト信号により、図７
（ａ）に示す（Ｂ），（Ｃ）のサンプリングタイミング
位置になるように、可変遅延回路２２の遅延時間を調整
することにより、アナログ映像信号を正確にデジタル映
像信号に変換することができる。

【００７２】しかしながら、図７（ｂ）に示すように、
矩形波のアナログ映像信号の周期が（ｔ２；ｔ２＝ｔ１
／２））、即ち、矩形波のアナログ映像信号の周波数が
２倍になった場合には、最大遅延時間（ｔＤｍａｘ）、
１ステップ当たりの遅延時間（△ｔＤ）は固定されてい
るため、サンプリングタイミング位置が４ヵ所あった図
７（ａ）の場合と比して、サンプリングタイミング位置
が２ヵ所になるので、可変遅延回路２２の遅延時間を調
整しても、最適サンプリングタイミング位置に調整する
ことができない。

【００７３】図７（ｂ）の状態では、アナログ映像信号
を正確にデジタル映像信号に変換することができず、Ａ
／Ｄ変換回路１４からの出力値にばらつき（図１０に示
すｅＶ）が生じ、これにより、液晶表示装置１６に静止
画像を表示した場合に、滲み、揺らぎ、または、ちらつ
きが生じることになる。

【００７４】また、水平同期信号（Ｈｓｙｎｃ）周期の
ばらつき、あるいは、水平同期信号（Ｈｓｙｎｃ）と矩
形波のアナログ映像信号との位相関係のばらつきによ
り、クロック信号（ＣＬ）は、矩形波のアナログ映像信
号を基準とした場合、ある時間幅の相対的な位相ずれ
（ジッタ）が生じる。

【００７５】仮に、図７（ｂ）の状態で、最適サンプリ
ングタイミング位置に調整できたとしても、クロック信
号（ＣＬ）にジッタがある場合には、アナログ映像信号
を正確にデジタル映像信号に変換することができず、前
記した場合と同様、液晶表示装置１６に静止画像を表示
した場合に、滲み、揺らぎ、または、ちらつきが生じる
ことになる。

【００７６】これに対して、本実施の形態の形態では、
前記（７）式に示す（Ｎ１）の値を、矩形波のアナログ
映像信号の周期から算出される値に設定することによ
り、最大遅延時間（ｔＤｍａｘ）は矩形波のアナログ映
像信号の周期に応じて決定され、１ステップ当たりの遅
延時間（△ｔＤ）は、当該最大遅延時間（ｔＤｍａｘ）
の１／Ｎ（ここで、Ｎは可変電流源（ＣＳ）の最大可変
ステップ数）に設定されるので、例えば、図７（ｃ）に
示すように、矩形波のアナログ映像信号の周期が２倍に
なった場合にも、サンプリングタイミング位置は４ヵ所
となるので、最適サンプリングタイミング位置になるよ
うに、可変遅延回路２２の遅延時間を調整することで
き、アナログ映像信号を正確にデジタル映像信号に変換
することができる。

【００７７】また、クロック信号（ＣＬ）にジッタがあ
る場合にも、アナログ映像信号を正確にデジタル映像信
号に変換することができるので、本実施の形態では、液
晶表示装置１６に静止画像を表示した場合に、滲み、揺
らぎ、または、ちらつきが生じることがなくなる。

【００７８】なお、本実施の形態においては、デジタル
制御可変抵抗回路１３の抵抗値を固定（可変抵抗（Ｒ
ａ）を可変する場合のステップ数（Ｍ１）を固定）して
おき、可変電流源（ＣＳ）の電流値（Ｉｂ）のみを可変
するようにしてもよい。

【００７９】図２に示す遅延生成部（ＭＤＴ）およびバ
ッファ回路（ＢＡ）のより詳細な回路構成を、図８およ
び図９に示す。

【００８０】図１０は、図２に示す可変電流源（ＣＳ）
の一例を示すブロック図である。

【００８１】同図に示す可変電流源（ＣＳ）において、
第３のカレントミラー回路（ＣＭ３）に流れる基準電流
（Ｉｃ）は、抵抗（Ｒｃ）の抵抗値（Ｒ３）により決定
される。この基準電流（Ｉｃ）は、第３のカレントミラ
ー回路（ＣＭ３）および第４のカレントミラー回路（Ｃ
Ｍ４）で折り返されて、各差動増幅回路（ＤＡＭＰ０〜
ＤＡＭＰ２）の電流源となり、同様、基準電流（Ｉｃ）
は、第３のカレントミラー回路（ＣＭ３）および第５の
カレントミラー回路（ＣＭ５）で折り返されて、各差動
増幅回路（ＤＡＭＰ３〜ＤＡＭＰ５）の電流源となる。
この場合に、各差動増幅回路（ＤＡＭＰ０〜ＤＡＭＰ
６）の電流源は、重み付けされている。

【００８２】また、各差動増幅回路（ＤＡＭＰ０〜ＤＡ
ＭＰ２）の他方の出力端（５０〜５２）および、各差動
増幅回路（ＤＡＭＰ３〜ＤＡＭＰ５）の他方の出力端
（５３〜５５）は共通に接続される。この各差動増幅回
路（ＤＡＭＰ０〜ＤＡＭＰ２）の他方の出力端（５０〜
５２）に流れる電流は、第６のカレントミラー回路（Ｃ
Ｍ６）で、また、各差動増幅回路（ＤＡＭＰ３〜ＤＡＭ
Ｐ５）の他方の出力端（５３〜５５）に流れる電流は、
第７のカレントミラー回路（ＣＭ７）で、それぞれ折り
返されて、図２に示す抵抗（Ｒ２）に流れる電流（Ｉ
ｂ）の一部となる。

【００８３】ここで、第６のカレントミラー回路（ＣＭ
６）のミラー比は１：０．５に、また、第７のカレント
ミラー回路（ＣＭ７）のミラー比は１：４に設定され
る。

【００８４】また、同図において、Ｄ０〜Ｄ５は、６ビ
ットの１ステップ遅延時間制御信号（ＳＤＴ）の各ビッ
ト値を示し、この各ビット値（Ｄ０〜Ｄ５）は、それぞ
れ対応する差動増幅回路（ＤＡＭＰ０〜ＤＡＭＰ６）の
一方の端子に印加される。

【００８５】この各ビット値（Ｄ０〜Ｄ５）により、各
差動増幅回路（ＤＡＭＰ０〜ＤＡＭＰ６）を流れる電流
を、一方の出力端あるいは他方の出力端に切り換えるこ
とにより、図２に示す抵抗（Ｒ２）に流れる電流（Ｉ
ｂ）を、１ステップ毎に可変することができる。

【００８６】なお、図８ないし図１０において、電源電
圧変動、温度あるいはノイズにより、可変抵抗（Ｒ１）
を流れる電流（Ｉａ）が変動するのを防止するため、電
源電圧（ＶＲＥＦ）は、図９に示す電源電圧（Ｖｃｃ）
とは、別系統で供給している。

【００８７】また、各カレントミラー回路は、そのエミ
ッタ側に抵抗（エミッタ抵抗）を接続し、各カレントミ
ラー回路を構成する各トランジスタのベース・エミッタ
間電圧（ＶBE）誤差を緩和するとともに、アーリー効果
の影響を低減している。ここで、各カレントミラー回路
に接続されるコンデンサ（例えば、図１０に示すＣ０）
は、発振防止用のコンデンサである。

【００８８】［発明の実施の形態２］図１１は、本発明
の他の実施の形態である液晶ディスプレイ装置の概略構
成を示すブロック図である。

【００８９】本実施の形態は、可変遅延回路１２をＰＬ
Ｌ回路１０の前段に設けるようにした点で、前記実施の
形態１と相違する。

【００９０】本実施の形態でも、前記（７）式に示す
（Ｎ１）の値を、矩形波のアナログ映像信号の周波数か
ら算出される値に設定することにより、例えば、図７
（ｃ）に示すように、矩形波のアナログ映像信号の周波
数が２倍になった場合にも、最適サンプリングタイミン
グ位置になるように、可変遅延回路１２の遅延時間を調
整することでき、アナログ映像信号を正確にデジタル映
像信号に変換することができる。

【００９１】しかしながら、前記実施の形態１では、各
Ｒ・Ｇ・Ｂ用のアナログ映像信号毎にクロック信号（Ｃ
Ｌ）を遅延することができるので、より正確にアナログ
映像信号をデジタル映像信号に変換することができる。

【００９２】図１２は、前記各実施の形態のＰＬＬ回路
１０の概略構成を示すブロック図である。

【００９３】同図に示すように、一般に、ＰＬＬ回路１
０は、位相比較器４０と、ローパスフィルタ（ＬＰＦ）
４１と、電圧制御発振器（ＶＣＯ）４２と、水平同期信
号（Ｈｓｙｎｃ）の周期に応じてマイコン１１からの指
示によりその分周比が可変される分周器４３とで構成さ
れるが、前記各実施の形態の可変遅延回路１２を、前記
位相比較器４０の前段あるいは電圧制御発振器４２の後
段に設けるようにしてもよい。

【００９４】なお、前記各実施の形態では、本発明を、
液晶ディスプレイ装置に適用した場合について説明した
が、これに限定されず、例えば、ハイビジョンテレビ、
ビデオ装置等に適用可能であることは言うまでもない。

【００９５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【００９６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９７】（１）本発明によれば、液晶ディスプレイ
装置おいて、遅延時間調整手段で、ＰＬＬ回路で生成さ
れるクロック信号を遅延する遅延制御手段の１ステップ
当たりの遅延時間を、水平同期信号の周期に応じて可変
するようにしたので、アナログ映像信号の周期が変更さ
れても、常に最適なサンプリングタイミングで、アナロ
グ映像信号をデジタル映像信号に変換することが可能と
なる。

【００９８】（２）本発明によれば、液晶ディスプレイ
装置おいて、アナログ映像信号を正確にデジタル映像信
号に変換することができるので、液晶表示パネルに表示
される表示画像に滲み、ゆらぎ、または、ちらつきが発
生するのを防止し、表示品質を向上させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である液晶ディスプレイ
装置の概略構成を示すブロック図である。

【図２】図１に示す可変遅延回路の一例の概略回路構成
を示す回路図である。

【図３】図２に示す可変遅延回路の動作を説明するため
のタイミングチャートである。

【図４】従来の液晶ディスプレイ装置の概略構成を示す
ブロック図である。

【図５】従来の液晶ディスプレイ装置の可変遅延回路の
一例の概略構成を示すブロック図である。

【図６】従来の液晶ディスプレイ装置の可変遅延回路の
他の例の概略構成を示すブロック図である。

【図７】本実施の形態の可変遅延回路および従来の可変
遅延回路を用いて遅延されたクロック信号に基づく、Ａ
／Ｄ変換回路でのサンプリングタイミングを説明する図
である。

【図８】図２に示す遅延生成部のより詳細な回路構成を
示す回路図である。

【図９】図２に示すバッファ回路のより詳細な回路構成
を示す回路図である。

【図１０】図２に示す可変電流源の一例を示すブロック
図である。

【図１１】本発明の他の実施の形態である液晶ディスプ
レイ装置の概略構成を示すブロック図である。

【図１２】本実施の形態のＰＬＬ回路の概略構成を示す
ブロック図である。

【図１３】Ａ／Ｄ変換回路でのサンプリングタイミング
を説明するための図である。

【符号の説明】 Ｒｎ…抵抗、ＴＲｎ…トランジスタ、Ｃｄ，Ｃｄ１，Ｃ
ｄ２，ＣＡ…コンデンサ、ＢＡ…バッフア回路、ＭＤＴ
…遅延生成部、ＣＳ…可変電流源、１０…ＰＬＬ回路、
１１…マイコン、１２，２２，３０，３５…可変遅延回
路、１３…デジタル制御可変抵抗回路、１４…Ａ／Ｄ変
換回路、１５…表示制御回路、１６…液晶表示装置、３
１，３６…遅延素子、３２…マルチプレクサ、４０…位
相比較器、４１…ローパスフィルタ（ＬＰＦ）、４２…
電圧制御発振器（ＶＣＯ）、４３…分周器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるアナログ映像信号に
   基づいて、画像を表示する液晶ディスプレイ装置におい
   て、 外部から入力される水平同期信号に同期するクロック信
   号を生成するＰＬＬ回路と、前記ＰＬＬ回路からのクロ
   ック信号が入力され、前記アナログ映像信号をデジタル
   映像信号に変換するアナログ・デジタル変換回路と、前
   記ＰＬＬ回路からのクロック信号を遅延する遅延制御手
   段と、前記水平同期信号の周期に応じて前記遅延制御手
   段の１ステップ当たりの遅延時間を可変する遅延時間調
   整手段とを備えることを特徴とする液晶ディスプレイ装
   置。
2. 【請求項２】 前記ＰＬＬ回路は電圧制御発振器を有
   し、前記遅延制御手段は、前記電圧制御発振器で生成さ
   れたクロック信号を遅延する可変遅延回路であることを
   特徴とする請求項１に記載された液晶ディスプレイ装
   置。
3. 【請求項３】 前記ＰＬＬ回路は位相比較器を有し、前
   記遅延制御手段は、前記位相比較器に入力される水平同
   期信号を遅延する可変遅延回路であることを特徴とする
   請求項１または請求項２に記載された液晶ディスプレイ
   装置。
4. 【請求項４】 前記可変遅延回路は、前記ＰＬＬ回路か
   らのクロック信号の反転に応じて充放電され、前記ＰＬ
   Ｌ回路からのクロック信号の遅延時間を決定するコンデ
   ンサを有し、前記遅延時間調整手段は、前記コンデンサ
   の充放電電流の大きさを可変することを特徴とする請求
   項１ないし請求項３のいずれか１項に記載された液晶デ
   ィスプレイ装置。