JPH1118068A - 伝送制御装置、送信装置、及び伝送制御システム - Google Patents
伝送制御装置、送信装置、及び伝送制御システムInfo
- Publication number
- JPH1118068A JPH1118068A JP9163907A JP16390797A JPH1118068A JP H1118068 A JPH1118068 A JP H1118068A JP 9163907 A JP9163907 A JP 9163907A JP 16390797 A JP16390797 A JP 16390797A JP H1118068 A JPH1118068 A JP H1118068A
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- JP
- Japan
- Prior art keywords
- video data
- transmission
- transmitting
- clock
- serial
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- Pending
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- Details Of Television Systems (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 伝送による映像データの劣化を評価して伝送
エラーを軽減することで、常に良好な映像データの伝送
を行う伝送制御装置、送信装置、及び伝送制御システム
を提供する。 【解決手段】 受信手段１０９は、第１の送信手段１０
７から高速に単方向伝送されてきたシリアルな映像デー
タを受信してパラレルに変換する。比較手段１１０は、
単方向伝送の伝送速度よりも低い速度で予め第２の送信
手段１１３から双方向伝送されてきたパラレルな映像デ
ータと、受信手段１０９で得られたパラレルな映像デー
タとを比較する。制御手段１０１は、比較手段１１０の
比較結果に基づいて、変換手段１０６の伝送フォーマッ
ト及び発生手段１０４のクロックの設定変更等の制御を
行う。
エラーを軽減することで、常に良好な映像データの伝送
を行う伝送制御装置、送信装置、及び伝送制御システム
を提供する。 【解決手段】 受信手段１０９は、第１の送信手段１０
７から高速に単方向伝送されてきたシリアルな映像デー
タを受信してパラレルに変換する。比較手段１１０は、
単方向伝送の伝送速度よりも低い速度で予め第２の送信
手段１１３から双方向伝送されてきたパラレルな映像デ
ータと、受信手段１０９で得られたパラレルな映像デー
タとを比較する。制御手段１０１は、比較手段１１０の
比較結果に基づいて、変換手段１０６の伝送フォーマッ
ト及び発生手段１０４のクロックの設定変更等の制御を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、映像データをパラ
レルからシリアルに変換して送信し、受信したシリアル
な映像データをパラレルに変換して画面表示等を行うた
めの伝送制御装置、送信装置、及び伝送制御システムに
関するものである。
レルからシリアルに変換して送信し、受信したシリアル
な映像データをパラレルに変換して画面表示等を行うた
めの伝送制御装置、送信装置、及び伝送制御システムに
関するものである。
【０００２】
【従来の技術】従来より、表示装置は、アナログ方式の
映像データを画面表示するブラウン管（ＣＲＴ：Cathod
-Ray Tube ）や、ディジタル方式の映像データを画面表
示する液晶ディスプレイ、プラズマディスプレイ、ＥＬ
（Electro Luminescent ）ディスプレイ等（フラットデ
ィスプレイ）により、画面表示を行うようになされてい
る。また、このような表示装置では、色の階調を表現す
る方式として、予め設定された単位時間内の点滅で階調
表現を行う方式や、デバイス自信が中間調を表現する方
式、或いは画像処理によって階調表現を行う方式等が採
用されている。
映像データを画面表示するブラウン管（ＣＲＴ：Cathod
-Ray Tube ）や、ディジタル方式の映像データを画面表
示する液晶ディスプレイ、プラズマディスプレイ、ＥＬ
（Electro Luminescent ）ディスプレイ等（フラットデ
ィスプレイ）により、画面表示を行うようになされてい
る。また、このような表示装置では、色の階調を表現す
る方式として、予め設定された単位時間内の点滅で階調
表現を行う方式や、デバイス自信が中間調を表現する方
式、或いは画像処理によって階調表現を行う方式等が採
用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たようなＣＲＴ等で画面表示するためにアナログ方式の
映像データを伝送する場合、その映像データの振幅は１
Ｖ範囲内（１Ｖｐ−ｐ）である。したがって、このよう
な場合、外来からのノイズや、電源のゆれ等により、映
像データの再現性が低かった。
たようなＣＲＴ等で画面表示するためにアナログ方式の
映像データを伝送する場合、その映像データの振幅は１
Ｖ範囲内（１Ｖｐ−ｐ）である。したがって、このよう
な場合、外来からのノイズや、電源のゆれ等により、映
像データの再現性が低かった。
【０００４】一方、液晶ディスプレイ等で画面表示する
ためにディジタル方式の映像データを伝送する場合、そ
の伝送が装置内であるときには、パラレルで伝送が行わ
れる。このため、色の階調を全て１信号線にて伝送し、
１６７０万色を表現するにはデータ線のみで２４本必要
となる。したがって、このような場合、ケーブル内の信
号線の本数が非常に多くなり、数メートルのケーブルで
伝送を行うことは非常に困難であった。
ためにディジタル方式の映像データを伝送する場合、そ
の伝送が装置内であるときには、パラレルで伝送が行わ
れる。このため、色の階調を全て１信号線にて伝送し、
１６７０万色を表現するにはデータ線のみで２４本必要
となる。したがって、このような場合、ケーブル内の信
号線の本数が非常に多くなり、数メートルのケーブルで
伝送を行うことは非常に困難であった。
【０００５】また、その伝送が装置外であるときには、
すなわち画面表示する映像データが外部より与えられる
とき、表示装置には、パラレルからシリアルに変換され
た映像データがツイストペアのケーブルを介して与えら
れる。したがって、装置内でその映像データをシリアル
からパラレルに変換する必要がある。しかしながら、こ
の変換の際、ケーブル内のデータ伝送が数百Ｍヘルツの
ように非常に高速なものとなる。このような状態におい
て、この表示装置が画像処理によって階調表現を行う方
式を採用していた場合、表示データの画質劣化は少ない
が、映像データの変化による画質の劣化が著しかった。
すなわち画面表示する映像データが外部より与えられる
とき、表示装置には、パラレルからシリアルに変換され
た映像データがツイストペアのケーブルを介して与えら
れる。したがって、装置内でその映像データをシリアル
からパラレルに変換する必要がある。しかしながら、こ
の変換の際、ケーブル内のデータ伝送が数百Ｍヘルツの
ように非常に高速なものとなる。このような状態におい
て、この表示装置が画像処理によって階調表現を行う方
式を採用していた場合、表示データの画質劣化は少ない
が、映像データの変化による画質の劣化が著しかった。
【０００６】さらに、上述したような装置内の伝送の場
合には、装置内での最適化が比較的容易であるが、装置
外の伝送の場合には、映像データを表示装置に与える側
（送信側）と、その映像データを受ける表示装置（受信
側）とでの最適化が製造段階で確認することができなか
った。
合には、装置内での最適化が比較的容易であるが、装置
外の伝送の場合には、映像データを表示装置に与える側
（送信側）と、その映像データを受ける表示装置（受信
側）とでの最適化が製造段階で確認することができなか
った。
【０００７】そこで、本発明は、上記の欠点を除去する
ために成されたもので、伝送による映像データの劣化を
評価して伝送エラーを軽減することで、常に良好な映像
データの伝送を行う伝送制御装置、送信装置、及び伝送
制御システムを提供することを目的とする。
ために成されたもので、伝送による映像データの劣化を
評価して伝送エラーを軽減することで、常に良好な映像
データの伝送を行う伝送制御装置、送信装置、及び伝送
制御システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、パラレルな映
像データをシリアルに変換して送信する送信側と、上記
送信側からのシリアルな映像データを受信してパラレル
に変換する受信側とを備える伝送制御装置であって、上
記送信側は、所定周波数のクロックを発生する発生手段
と、上記発生手段からのクロックに基づいてパラレルな
映像データを所定の伝送フォーマットに変換する変換手
段と、上記変換手段からの映像データをシリアルに変換
して単方向伝送を行う第１の送信手段と、上記第１の送
信手段の伝送速度より低い速度で上記パラレルな映像デ
ータの双方向伝送を行う第２の送信手段と、上記発生手
段及び上記変換手段を制御する制御手段とを含み、上記
受信側は、上記第１の送信手段から送信されてきたシリ
アルな映像データを受信してパラレルに変換する受信手
段と、上記受信手段からのパラレルな映像データと上記
第２の送信手段から送信されてきたパラレルな映像デー
タを比較する比較手段を含み、上記制御手段は、上記比
較手段の比較結果に基づいて、上記第１の変換手段での
フォーマット変換を制御すると共に、上記発生手段での
クロック発生を制御することを特徴とする。また、上記
発生手段は、クロックの周波数を制御可能な位相ロック
・ループ（ＰＬＬ：Phase Locked Loop ）により上記所
定周波数のクロックを発生することを特徴とする。
像データをシリアルに変換して送信する送信側と、上記
送信側からのシリアルな映像データを受信してパラレル
に変換する受信側とを備える伝送制御装置であって、上
記送信側は、所定周波数のクロックを発生する発生手段
と、上記発生手段からのクロックに基づいてパラレルな
映像データを所定の伝送フォーマットに変換する変換手
段と、上記変換手段からの映像データをシリアルに変換
して単方向伝送を行う第１の送信手段と、上記第１の送
信手段の伝送速度より低い速度で上記パラレルな映像デ
ータの双方向伝送を行う第２の送信手段と、上記発生手
段及び上記変換手段を制御する制御手段とを含み、上記
受信側は、上記第１の送信手段から送信されてきたシリ
アルな映像データを受信してパラレルに変換する受信手
段と、上記受信手段からのパラレルな映像データと上記
第２の送信手段から送信されてきたパラレルな映像デー
タを比較する比較手段を含み、上記制御手段は、上記比
較手段の比較結果に基づいて、上記第１の変換手段での
フォーマット変換を制御すると共に、上記発生手段での
クロック発生を制御することを特徴とする。また、上記
発生手段は、クロックの周波数を制御可能な位相ロック
・ループ（ＰＬＬ：Phase Locked Loop ）により上記所
定周波数のクロックを発生することを特徴とする。
【０００９】本発明は、パラレルな映像データをシリア
ルに変換して送信する送信側と、上記送信側からのシリ
アルな映像データを受信してパラレルに変換する受信側
とを備える伝送制御装置であって、上記送信側は、クロ
ックの周波数を制御可能な位相ロック・ループ（ＰＬ
Ｌ：Phase Locked Loop ）により所定周波数のクロック
を発生する発生手段と、上記発生手段からのクロックに
基づいてシリアルな映像データを高速に単方向伝送する
第１の送信手段と、比較映像データを予め低速に双方向
伝送する第２の送信手段と、上記発生手段を制御する制
御手段とを含み、上記受信側は、上記第１の送信手段か
ら送信されてきたシリアルな映像データを受信してパラ
レルに変換する受信手段と、上記受信手段からのパラレ
ルな映像データと上記第２の送信手段から送信されてき
たパラレルな映像データを比較する比較手段を含み、上
記制御手段は、上記比較手段の比較結果に基づいて、上
記ＰＬＬ制御を変更することを特徴とする。また、上記
制御手段は、上記比較手段の比較結果に基づいて、映像
データの形式を変換して、上記第１の送信手段に与えら
れるクロックを低減することを特徴とする。
ルに変換して送信する送信側と、上記送信側からのシリ
アルな映像データを受信してパラレルに変換する受信側
とを備える伝送制御装置であって、上記送信側は、クロ
ックの周波数を制御可能な位相ロック・ループ（ＰＬ
Ｌ：Phase Locked Loop ）により所定周波数のクロック
を発生する発生手段と、上記発生手段からのクロックに
基づいてシリアルな映像データを高速に単方向伝送する
第１の送信手段と、比較映像データを予め低速に双方向
伝送する第２の送信手段と、上記発生手段を制御する制
御手段とを含み、上記受信側は、上記第１の送信手段か
ら送信されてきたシリアルな映像データを受信してパラ
レルに変換する受信手段と、上記受信手段からのパラレ
ルな映像データと上記第２の送信手段から送信されてき
たパラレルな映像データを比較する比較手段を含み、上
記制御手段は、上記比較手段の比較結果に基づいて、上
記ＰＬＬ制御を変更することを特徴とする。また、上記
制御手段は、上記比較手段の比較結果に基づいて、映像
データの形式を変換して、上記第１の送信手段に与えら
れるクロックを低減することを特徴とする。
【００１０】本発明は、パラレルな映像データをシリア
ルに変換して受信側に対して送信する送信装置であっ
て、所定周波数のクロックを発生する発生手段と、上記
発生手段からのクロックに基づいてパラレルな映像デー
タを所定の伝送フォーマットに変換する変換手段と、上
記変換手段からの映像データをシリアルに変換して単方
向伝送を行う第１の送信手段と、上記第１の送信手段の
伝送速度より低い速度で上記パラレルな映像データの双
方向伝送を行う第２の送信手段と、上記発生手段及び上
記変換手段を制御する制御手段とを備え、上記制御手段
は、上記受信側で上記第１及び第２の送信手段が伝送し
た各映像データの比較が行われた結果に基づいて、上記
発生手段でのクロック発生を制御することを特徴とす
る。また、上記発生手段は、クロックの周波数を制御可
能な位相ロック・ループ（ＰＬＬ：Phase Locked Loop
）により上記所定周波数のクロックを発生することを
特徴とする。
ルに変換して受信側に対して送信する送信装置であっ
て、所定周波数のクロックを発生する発生手段と、上記
発生手段からのクロックに基づいてパラレルな映像デー
タを所定の伝送フォーマットに変換する変換手段と、上
記変換手段からの映像データをシリアルに変換して単方
向伝送を行う第１の送信手段と、上記第１の送信手段の
伝送速度より低い速度で上記パラレルな映像データの双
方向伝送を行う第２の送信手段と、上記発生手段及び上
記変換手段を制御する制御手段とを備え、上記制御手段
は、上記受信側で上記第１及び第２の送信手段が伝送し
た各映像データの比較が行われた結果に基づいて、上記
発生手段でのクロック発生を制御することを特徴とす
る。また、上記発生手段は、クロックの周波数を制御可
能な位相ロック・ループ（ＰＬＬ：Phase Locked Loop
）により上記所定周波数のクロックを発生することを
特徴とする。
【００１１】本発明は、パラレルな映像データをシリア
ルに変換して受信側に対して送信する送信装置であっ
て、クロックの周波数を制御可能な位相ロック・ループ
（ＰＬＬ：Phase Locked Loop ）により所定周波数のク
ロックを発生する発生手段と、上記発生手段からのクロ
ックに基づいてシリアルな映像データを高速に単方向伝
送する第１の送信手段と、比較映像データを予め低速に
双方向伝送する第２の送信手段と、上記発生手段を制御
する制御手段とを備え、上記制御手段は、上記受信側で
上記第１及び第２の送信手段が伝送した各映像データの
比較が行われた結果に基づいて、上記ＰＬＬ制御を変更
することを特徴とする。また、上記制御手段は、上記比
較手段の比較結果に基づいて、映像データの形式を変換
して、上記第１の送信手段に与えられるクロックを低減
することを特徴とする。
ルに変換して受信側に対して送信する送信装置であっ
て、クロックの周波数を制御可能な位相ロック・ループ
（ＰＬＬ：Phase Locked Loop ）により所定周波数のク
ロックを発生する発生手段と、上記発生手段からのクロ
ックに基づいてシリアルな映像データを高速に単方向伝
送する第１の送信手段と、比較映像データを予め低速に
双方向伝送する第２の送信手段と、上記発生手段を制御
する制御手段とを備え、上記制御手段は、上記受信側で
上記第１及び第２の送信手段が伝送した各映像データの
比較が行われた結果に基づいて、上記ＰＬＬ制御を変更
することを特徴とする。また、上記制御手段は、上記比
較手段の比較結果に基づいて、映像データの形式を変換
して、上記第１の送信手段に与えられるクロックを低減
することを特徴とする。
【００１２】本発明は、請求項１〜４の何れかに記載の
伝送制御装置を含む伝送制御システムであることを特徴
とする。
伝送制御装置を含む伝送制御システムであることを特徴
とする。
【００１３】本発明は、請求項５〜８の何れかに記載の
送信装置を含む伝送制御システムであることを特徴とす
る。
送信装置を含む伝送制御システムであることを特徴とす
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１５】本発明に係る伝送制御装置は、例えば、図
１に示すような伝送制御装置１００に適用される。
１に示すような伝送制御装置１００に適用される。
【００１６】この伝送制御装置１００は、上記図１に示
すように、バス１０２と、バス１０２に接続されたＣＰ
Ｕ（Central Processing Unit ）１０１、メモリ１０
３、グラフィックコントローラ１０４、グラフィックコ
ントローラ１０４の出力が供給されるフォーマット変換
器１０６、比較データ送信器１１３、及び比較結果受信
器１１６とを備えており、バス１０２に接続された各機
器は、バス１０２により互いにデータを授受するように
なされている。また、伝送制御装置１００は、グラフィ
ックコントローラ１０４に接続されたグラフィックメモ
リ１０５と、フォーマット変換器の出力が供給されるパ
ラレル／シリアル変換器１０７とを備えている。そし
て、伝送制御装置１００は、バス１０２、ＣＰＵ１０
１、メモリ１０３、グラフィックコントローラ１０４、
フォーマット変換器１０６、比較データ送信器１１３、
比較結果受信器１１６、グラフィックメモリ１０５、及
びパラレル／シリアル変換器１０７で送信側を構成して
いる。
すように、バス１０２と、バス１０２に接続されたＣＰ
Ｕ（Central Processing Unit ）１０１、メモリ１０
３、グラフィックコントローラ１０４、グラフィックコ
ントローラ１０４の出力が供給されるフォーマット変換
器１０６、比較データ送信器１１３、及び比較結果受信
器１１６とを備えており、バス１０２に接続された各機
器は、バス１０２により互いにデータを授受するように
なされている。また、伝送制御装置１００は、グラフィ
ックコントローラ１０４に接続されたグラフィックメモ
リ１０５と、フォーマット変換器の出力が供給されるパ
ラレル／シリアル変換器１０７とを備えている。そし
て、伝送制御装置１００は、バス１０２、ＣＰＵ１０
１、メモリ１０３、グラフィックコントローラ１０４、
フォーマット変換器１０６、比較データ送信器１１３、
比較結果受信器１１６、グラフィックメモリ１０５、及
びパラレル／シリアル変換器１０７で送信側を構成して
いる。
【００１７】尚、上記送信側は、本発明に係る送信装置
を適用したものである。
を適用したものである。
【００１８】また、伝送制御装置１００は、比較データ
送信器１１３の出力を受信する比較データ受信器１１４
と、比較データ受信器１１４の出力が供給される比較器
１１０と、比較器１１０の出力が供給される表示フォー
マット変換器１１１と、表示フォーマット変換器１１１
の出力が供給される表示器１１２と、比較器１１０の出
力が供給され比較結果受信器１１６に対して送信する比
較結果送信器１１５と、表示フォーマット変換器１１１
及び比較器１１０に対して各々出力するシリアル／パラ
レル変換器１０９とを備えている。そして、伝送制御装
置１００は、比較データ受信器１１４、比較器１１０、
表示フォーマット変換器１１１、表示器１１２、比較結
果送信器１１５、及びシリアル／パラレル変換器１０９
で受信側（図中の点線部分）を構成している。
送信器１１３の出力を受信する比較データ受信器１１４
と、比較データ受信器１１４の出力が供給される比較器
１１０と、比較器１１０の出力が供給される表示フォー
マット変換器１１１と、表示フォーマット変換器１１１
の出力が供給される表示器１１２と、比較器１１０の出
力が供給され比較結果受信器１１６に対して送信する比
較結果送信器１１５と、表示フォーマット変換器１１１
及び比較器１１０に対して各々出力するシリアル／パラ
レル変換器１０９とを備えている。そして、伝送制御装
置１００は、比較データ受信器１１４、比較器１１０、
表示フォーマット変換器１１１、表示器１１２、比較結
果送信器１１５、及びシリアル／パラレル変換器１０９
で受信側（図中の点線部分）を構成している。
【００１９】上述のような伝送制御装置１００では、パ
ラレル／シリアル変換器１０７とシリアル／パラレル変
換器１０９をケーブル１０８で接続することで、送信側
から受信側への映像データの伝送が行われる。
ラレル／シリアル変換器１０７とシリアル／パラレル変
換器１０９をケーブル１０８で接続することで、送信側
から受信側への映像データの伝送が行われる。
【００２０】まず、伝送制御装置１００の一連の動作に
ついて説明する。
ついて説明する。
【００２１】メモリ１０３には、各種処理を行うための
プログラムやデータが予め設定されており、ＣＰＵ１０
１は、メモリ１０３に設定されているプログラムをバス
１０２を介して読み出して実行することで、以下に説明
するような装置全体の動作を制御する。また、ＣＰＵ１
０１は、その制御を行う際に、必要に応じて、メモリ１
０３へのデータの読み書きをバス１０２を介して行う。
プログラムやデータが予め設定されており、ＣＰＵ１０
１は、メモリ１０３に設定されているプログラムをバス
１０２を介して読み出して実行することで、以下に説明
するような装置全体の動作を制御する。また、ＣＰＵ１
０１は、その制御を行う際に、必要に応じて、メモリ１
０３へのデータの読み書きをバス１０２を介して行う。
【００２２】すなわち、グラフィックコントローラ１０
４は、ＣＰＵ１０１によりバス１０２を介して供給され
た映像データをグラフィックメモリ１０５に保存する。
そして、グラフィックコントローラ１０４は、後述する
基準クロックに同期して、グラフィックメモリ１０５に
保存した映像データを表示データとして読み出してフォ
ーマット変換器１０６に供給する。また、これと同時に
グラフィックコントローラ１０４は、上記基準クロック
もフォーマット変換器１０６に供給する。
４は、ＣＰＵ１０１によりバス１０２を介して供給され
た映像データをグラフィックメモリ１０５に保存する。
そして、グラフィックコントローラ１０４は、後述する
基準クロックに同期して、グラフィックメモリ１０５に
保存した映像データを表示データとして読み出してフォ
ーマット変換器１０６に供給する。また、これと同時に
グラフィックコントローラ１０４は、上記基準クロック
もフォーマット変換器１０６に供給する。
【００２３】尚、グラフィックコントローラ１０４につ
いての詳細は後述する。
いての詳細は後述する。
【００２４】フォーマット変換器１０６は、表示データ
を所定の伝送フォーマットに変換してパラレル／シリア
ル変換器１０７に供給（転送）する。
を所定の伝送フォーマットに変換してパラレル／シリア
ル変換器１０７に供給（転送）する。
【００２５】具体的には、フォーマット変換器１０６に
転送される表示データは、赤、緑、青の各色で各８ビッ
トで構成されており、このような表示データを、グラフ
ィックコントローラ１０４からのデータ転送と同一の周
波数で転送を行う場合、フォーマット変換器１０６は、
グラフィックコントローラ１０４からの表示データを８
ビットデータのままパラレル／シリアル変換器１０７に
転送せずに、グラフィックコントローラ１０４からの基
準クロックに従ってその表示データをパラレル／シリア
ル変換器１０７に転送する。
転送される表示データは、赤、緑、青の各色で各８ビッ
トで構成されており、このような表示データを、グラフ
ィックコントローラ１０４からのデータ転送と同一の周
波数で転送を行う場合、フォーマット変換器１０６は、
グラフィックコントローラ１０４からの表示データを８
ビットデータのままパラレル／シリアル変換器１０７に
転送せずに、グラフィックコントローラ１０４からの基
準クロックに従ってその表示データをパラレル／シリア
ル変換器１０７に転送する。
【００２６】これにより、例えば、上記基準クロックが
２分周したクロックであった場合、、パラレル／シリア
ル変換器１０７には、８ビットデータの上位４ビットを
用いる２クロック分の表示データが転送され、上記基準
クロックが４分周したクロックであった場合には、パラ
レル／シリアル変換器１０７には、８ビットデータの上
位２ビットを用いる４クロック分の表示データが転送さ
れる。
２分周したクロックであった場合、、パラレル／シリア
ル変換器１０７には、８ビットデータの上位４ビットを
用いる２クロック分の表示データが転送され、上記基準
クロックが４分周したクロックであった場合には、パラ
レル／シリアル変換器１０７には、８ビットデータの上
位２ビットを用いる４クロック分の表示データが転送さ
れる。
【００２７】尚、４分周したクロックを基準にして転送
する場合、２分周したクロックを基準にして転送する場
合の何れの場合でも、１画面分の表示データを転送する
時間は同じである。
する場合、２分周したクロックを基準にして転送する場
合の何れの場合でも、１画面分の表示データを転送する
時間は同じである。
【００２８】また、フォーマット変換器１０６は、表示
データと共にグラフィックコントローラ１０４から供給
されてきた基準クロックもパラレル／シリアル変換器１
０７に供給する。
データと共にグラフィックコントローラ１０４から供給
されてきた基準クロックもパラレル／シリアル変換器１
０７に供給する。
【００２９】パラレル／シリアル変換器１０７は、フォ
ーマット変換器１０６からの表示データ及び基準クロッ
クをシリアルに変換する。このパラレル／シリアル変換
器１０７でシリアル変換された表示データ及び基準クロ
ックは、上記基準クロック、赤、緑、及び青用の各デー
タ線で構成されたケーブル１０８を介してシリアル／パ
ラレル変換器１０９に伝送される。
ーマット変換器１０６からの表示データ及び基準クロッ
クをシリアルに変換する。このパラレル／シリアル変換
器１０７でシリアル変換された表示データ及び基準クロ
ックは、上記基準クロック、赤、緑、及び青用の各デー
タ線で構成されたケーブル１０８を介してシリアル／パ
ラレル変換器１０９に伝送される。
【００３０】シリアル／パラレル変換器１０９は、ケー
ブル１０８を介して伝送されてきた表示データ（単方向
シリアル表示データ）及び基準クロックをパラレルに変
換して比較器１１０及び表示フォーマット変換器１１１
に各々供給する。
ブル１０８を介して伝送されてきた表示データ（単方向
シリアル表示データ）及び基準クロックをパラレルに変
換して比較器１１０及び表示フォーマット変換器１１１
に各々供給する。
【００３１】ここで、比較データ送信器１１３は、予
め、ＣＰＵ１０１によりバス１０２を介して供給された
映像データを、パラレル／シリアル変換器１０７からシ
リアル／パラレル変換器１０９への伝送速度よりも低い
速度の双方向伝送で比較データ受信器１１４に伝送す
る。
め、ＣＰＵ１０１によりバス１０２を介して供給された
映像データを、パラレル／シリアル変換器１０７からシ
リアル／パラレル変換器１０９への伝送速度よりも低い
速度の双方向伝送で比較データ受信器１１４に伝送す
る。
【００３２】比較データ受信器１１４は、比較データ送
信器１１３から伝送されてきた映像データを比較データ
として比較器１１０に供給する。
信器１１３から伝送されてきた映像データを比較データ
として比較器１１０に供給する。
【００３３】比較器１１０は、シリアル／パラレル変換
器１０９からの表示データと、比較データ受信器１１４
からの比較データとを１画素毎に比較し、その比較結果
を表示フォーマット変換器１１１及び比較結果送信器１
１５に各々供給する。
器１０９からの表示データと、比較データ受信器１１４
からの比較データとを１画素毎に比較し、その比較結果
を表示フォーマット変換器１１１及び比較結果送信器１
１５に各々供給する。
【００３４】比較結果送信器１１５は、比較器１１０か
らの比較結果を比較結果受信器１１６に伝送する。
らの比較結果を比較結果受信器１１６に伝送する。
【００３５】比較結果受信器１１６は、比較結果送信器
１１５から伝送されてきた比較結果をバス１０２を介し
てＣＰＵ１０１に供給する。
１１５から伝送されてきた比較結果をバス１０２を介し
てＣＰＵ１０１に供給する。
【００３６】ＣＰＵ１０１は、詳細は後述するが、バス
１０２を介して供給された比較結果に基づいて、良好な
表示データの伝送が行われるように、グラフィックコン
トローラ１０４やフォーマット変換器１０６を制御す
る。
１０２を介して供給された比較結果に基づいて、良好な
表示データの伝送が行われるように、グラフィックコン
トローラ１０４やフォーマット変換器１０６を制御す
る。
【００３７】一方、表示フォーマット変換器１１１は、
比較器１１０からの比較結果に基づいた所定の変換処理
を行うことで、シリアル／パラレル変換器１０９からの
表示データを復元した後、その復元した表示データを表
示器１１２で表示可能なフォーマットに変換して表示器
１１２に供給する。例えば、表示器１１２が赤、緑、青
の各色で各８ビットの映像データに対応していた場合、
表示フォーマット変換器１１１は、シリアル／パラレル
変換器１０９からの基準クロックを用いて、上述したフ
ォーマット変換器１０６で行ったフォーマット変換の逆
変換を行う。
比較器１１０からの比較結果に基づいた所定の変換処理
を行うことで、シリアル／パラレル変換器１０９からの
表示データを復元した後、その復元した表示データを表
示器１１２で表示可能なフォーマットに変換して表示器
１１２に供給する。例えば、表示器１１２が赤、緑、青
の各色で各８ビットの映像データに対応していた場合、
表示フォーマット変換器１１１は、シリアル／パラレル
変換器１０９からの基準クロックを用いて、上述したフ
ォーマット変換器１０６で行ったフォーマット変換の逆
変換を行う。
【００３８】そして、表示器１１２は、表示フォーマッ
ト変換器１１１からの表示データを画面表示する。
ト変換器１１１からの表示データを画面表示する。
【００３９】つぎに、上述したグラフィックコントロー
ラ１０４について具体的に説明する。
ラ１０４について具体的に説明する。
【００４０】グラフィックコントローラ１０４は、例え
ば、図２に示すように、ＣＰＵインターフェース（ＣＰ
ＵＩ／Ｆ）回路２０１と、ＣＰＵＩ／Ｆ２０１に各々接
続された制御回路２０２、ＭＰＬＬ回路２０３、ＶＰＬ
Ｌ回路２０５、及びグラフィックスメモリインターフェ
ース（グラフィックスメモリＩ／Ｆ）回路２０４と、Ｖ
ＰＬＬ回路２０５及びグラフィックスメモリＩ／Ｆ回路
２０４の各出力が供給される表示データインターフェー
ス（表示データＩ／Ｆ）回路２０６とを備えている。
ば、図２に示すように、ＣＰＵインターフェース（ＣＰ
ＵＩ／Ｆ）回路２０１と、ＣＰＵＩ／Ｆ２０１に各々接
続された制御回路２０２、ＭＰＬＬ回路２０３、ＶＰＬ
Ｌ回路２０５、及びグラフィックスメモリインターフェ
ース（グラフィックスメモリＩ／Ｆ）回路２０４と、Ｖ
ＰＬＬ回路２０５及びグラフィックスメモリＩ／Ｆ回路
２０４の各出力が供給される表示データインターフェー
ス（表示データＩ／Ｆ）回路２０６とを備えている。
【００４１】ＣＰＵＩ／Ｆ回路２０１は、バス１０２に
接続されており、ＣＰＵ１０１とのデータ授受を行うた
めのインターフェースである。
接続されており、ＣＰＵ１０１とのデータ授受を行うた
めのインターフェースである。
【００４２】制御回路２０２は、表示のタイミング制御
や、グラフィックメモリ１０５の読出タイミングを制御
したり、その読出タイミングとＣＰＵ１０１の調停等を
行う。
や、グラフィックメモリ１０５の読出タイミングを制御
したり、その読出タイミングとＣＰＵ１０１の調停等を
行う。
【００４３】ＭＰＬＬ回路２０３は、詳細は後述する
が、ＰＬＬ（Phase Locked Loop ）を用いて、グラフィ
ックメモリ１０５のデータ読出等の動作の基準クロック
を発生する。ＭＰＬＬ回路２０３で発生された基準クロ
ックは、グラフィックスメモリＩ／Ｆ回路２０４に供給
される。
が、ＰＬＬ（Phase Locked Loop ）を用いて、グラフィ
ックメモリ１０５のデータ読出等の動作の基準クロック
を発生する。ＭＰＬＬ回路２０３で発生された基準クロ
ックは、グラフィックスメモリＩ／Ｆ回路２０４に供給
される。
【００４４】グラフィックスメモリＩ／Ｆ回路２０４
は、グラフィックメモリ１０５に接続されており、ＭＰ
ＬＬ回路２０３からの基準クロックに同期して動作し、
グラフィックメモリ１０５とＣＰＵ１０１のアクセス及
び表示データＩ／Ｆ２０６の読出の調停等を行う。具体
的には、グラフィックスＩ／Ｆ回路２０４は、ＭＰＬＬ
回路２０３からの基準クロックに同期して、ＣＰＵＩ／
Ｆ回路２０１を介して供給された映像データをグラフィ
ックメモリ１０５に書き込み、また、その書き込んだ映
像データを表示データとして読み出して表示データＩ／
Ｆ回路２０６に供給する。
は、グラフィックメモリ１０５に接続されており、ＭＰ
ＬＬ回路２０３からの基準クロックに同期して動作し、
グラフィックメモリ１０５とＣＰＵ１０１のアクセス及
び表示データＩ／Ｆ２０６の読出の調停等を行う。具体
的には、グラフィックスＩ／Ｆ回路２０４は、ＭＰＬＬ
回路２０３からの基準クロックに同期して、ＣＰＵＩ／
Ｆ回路２０１を介して供給された映像データをグラフィ
ックメモリ１０５に書き込み、また、その書き込んだ映
像データを表示データとして読み出して表示データＩ／
Ｆ回路２０６に供給する。
【００４５】ＶＰＬＬ回路２０５は、詳細は後述する
が、ＭＰＬＬ回路２０３と同様にＰＬＬを用いて表示タ
イミングの基準クロックを発生する。ＶＰＬＬ回路２０
５で発生された基準クロックは、表示データＩ／Ｆ回路
２０６に供給される。
が、ＭＰＬＬ回路２０３と同様にＰＬＬを用いて表示タ
イミングの基準クロックを発生する。ＶＰＬＬ回路２０
５で発生された基準クロックは、表示データＩ／Ｆ回路
２０６に供給される。
【００４６】表示データＩ／Ｆ回路２０６は、フォーマ
ット変換器１０６に接続されており、ＶＰＬＬ回路２０
５からの基準クロックに同期して、グラフィックスＩ／
Ｆ回路２０４からの表示データを受け取り、その受け取
った表示データとＶＰＬＬ回路２０５からの基準クロッ
クをフォーマット変換器１０６に供給する。
ット変換器１０６に接続されており、ＶＰＬＬ回路２０
５からの基準クロックに同期して、グラフィックスＩ／
Ｆ回路２０４からの表示データを受け取り、その受け取
った表示データとＶＰＬＬ回路２０５からの基準クロッ
クをフォーマット変換器１０６に供給する。
【００４７】したがって、フォーマット変換器１０６
は、ＶＰＬＬ回路２０５で発生された基準クロックに従
って、上述したようにしてフォーマット変換を行い、そ
の変換を行った表示データをパラレル／シリアル変換器
１０７に転送することになる。
は、ＶＰＬＬ回路２０５で発生された基準クロックに従
って、上述したようにしてフォーマット変換を行い、そ
の変換を行った表示データをパラレル／シリアル変換器
１０７に転送することになる。
【００４８】つぎに、上述したＭＰＬＬ回路２０３及び
ＶＰＬＬ回路２０５について具体的に説明する。
ＶＰＬＬ回路２０５について具体的に説明する。
【００４９】ＭＰＬＬ回路２０３とＶＰＬＬ回路２０５
は各々同様の構成をしており、例えば、ＶＰＬＬ回路２
０５は、図３に示すように、ＯＳＣ３０１の出力が供給
される１／Ｎ分周回路３０２と、１／Ｎ分周回路３０２
の出力が供給されるＰｈａｓｅＤｅｔｅｃｔ（位相検
波）回路３０３と、ＰｈａｓｅＤｅｔｅｃｔ回路３０３
の出力が供給されるＣｈａｒｇｅｐｕｍｐ（チャージポ
ンプ）回路３０４と、Ｃｈａｒｇｅｐｕｍｐ回路３０４
の出力が供給されるＬｏｏｐＦｉｌｔｅｒ（ループフィ
ルタ）回路３０５と、ＬｏｏｐＦｉｌｔｅｒ回路３０５
の出力が供給されるＶＣＯ（Voltage Controled Oscila
tor ：電圧制御発振器）３０６と、ＶＣＯ３０６の出力
が各々供給される１／２R 分周回路３０７及び１／Ｍ分
周回路３０８とを備えており、１／Ｍ分周回路３０８の
出力はＰｈａｓｅＤｅｔｅｃｔ回路３０３に供給され、
１／２R 分周回路３０７の出力が基準クロックとして表
示データＩ／Ｆ２０６に供給されるようになされてい
る。
は各々同様の構成をしており、例えば、ＶＰＬＬ回路２
０５は、図３に示すように、ＯＳＣ３０１の出力が供給
される１／Ｎ分周回路３０２と、１／Ｎ分周回路３０２
の出力が供給されるＰｈａｓｅＤｅｔｅｃｔ（位相検
波）回路３０３と、ＰｈａｓｅＤｅｔｅｃｔ回路３０３
の出力が供給されるＣｈａｒｇｅｐｕｍｐ（チャージポ
ンプ）回路３０４と、Ｃｈａｒｇｅｐｕｍｐ回路３０４
の出力が供給されるＬｏｏｐＦｉｌｔｅｒ（ループフィ
ルタ）回路３０５と、ＬｏｏｐＦｉｌｔｅｒ回路３０５
の出力が供給されるＶＣＯ（Voltage Controled Oscila
tor ：電圧制御発振器）３０６と、ＶＣＯ３０６の出力
が各々供給される１／２R 分周回路３０７及び１／Ｍ分
周回路３０８とを備えており、１／Ｍ分周回路３０８の
出力はＰｈａｓｅＤｅｔｅｃｔ回路３０３に供給され、
１／２R 分周回路３０７の出力が基準クロックとして表
示データＩ／Ｆ２０６に供給されるようになされてい
る。
【００５０】尚、ＭＰＬＬ回路２０３の構成については
ＶＰＬＬ回路２０５と同様であるため、その詳細な説明
は省略する。また、１／２R 分周回路３０７の出力であ
る基準クロックは、ＭＰＬＬ回路２０３の場合、グラフ
ィックスメモリＩ／Ｆ回路２０４に供給されるようにな
る。
ＶＰＬＬ回路２０５と同様であるため、その詳細な説明
は省略する。また、１／２R 分周回路３０７の出力であ
る基準クロックは、ＭＰＬＬ回路２０３の場合、グラフ
ィックスメモリＩ／Ｆ回路２０４に供給されるようにな
る。
【００５１】１／Ｎ分周回路３０２には、後述するパラ
メータＮ（自然数）が予め設定されていると共に、ＯＳ
Ｃ３０１が発生する基準となるクロックが供給される。
メータＮ（自然数）が予め設定されていると共に、ＯＳ
Ｃ３０１が発生する基準となるクロックが供給される。
【００５２】１／Ｎ分周回路３０２は、上記パラメータ
Ｎを用いて、ＯＳＣ３０１からのクロックをＮ分の１
（１／Ｎ）に分周してＰｈａｓｅＤｅｔｅｃｔ回路３０
３に供給する。
Ｎを用いて、ＯＳＣ３０１からのクロックをＮ分の１
（１／Ｎ）に分周してＰｈａｓｅＤｅｔｅｃｔ回路３０
３に供給する。
【００５３】ＰｈａｓｅＤｅｔｅｃｔ回路３０３は、１
／Ｎ分周回路３０２からのクロック（入力クロック）の
エッジと、後述する１／Ｍ分周回路３０８からの内部発
生信号のエッジとの時間差を検出し、その検出結果によ
り、上記入力クロックのエッジが上記内部発生信号のエ
ッジよりも先に存在する場合、アップ要求をＣｈａｒｇ
ｅｐｕｍｐ回路３０４に対して発行し、逆の場合には、
ダウン要求をＣｈａｒｇｅｐｕｍｐ回路３０４に対して
発行する。
／Ｎ分周回路３０２からのクロック（入力クロック）の
エッジと、後述する１／Ｍ分周回路３０８からの内部発
生信号のエッジとの時間差を検出し、その検出結果によ
り、上記入力クロックのエッジが上記内部発生信号のエ
ッジよりも先に存在する場合、アップ要求をＣｈａｒｇ
ｅｐｕｍｐ回路３０４に対して発行し、逆の場合には、
ダウン要求をＣｈａｒｇｅｐｕｍｐ回路３０４に対して
発行する。
【００５４】Ｃｈａｒｇｅｐｕｍｐ回路３０４は、Ｐｈ
ａｓｅＤｅｔｅｃｔ回路３０３からの要求がアップ要求
であれば電位を上昇させ、ダウン要求であれば電位を降
下させる。
ａｓｅＤｅｔｅｃｔ回路３０３からの要求がアップ要求
であれば電位を上昇させ、ダウン要求であれば電位を降
下させる。
【００５５】このＣｈａｒｇｅｐｕｍｐ回路３０４の電
位変動の程度は、ＬｏｏｐＦｉｌｔｅｒ３０５で調整さ
れる。
位変動の程度は、ＬｏｏｐＦｉｌｔｅｒ３０５で調整さ
れる。
【００５６】ＶＣＯ３０６は、ＬｏｏｐＦｉｌｔｅｒ３
０５で調整された電位に応じた周波数で発振する。した
がって、Ｃｈａｒｇｅｐｕｍｐ回路３０４により電位を
上昇させた場合には、ＶＣＯ３０６の発振周波数が高く
なり、Ｃｈａｒｇｅｐｕｍｐ回路３０４により電位を降
下させた場合には、ＶＣＯ３０６の発振周波数が低くな
る。
０５で調整された電位に応じた周波数で発振する。した
がって、Ｃｈａｒｇｅｐｕｍｐ回路３０４により電位を
上昇させた場合には、ＶＣＯ３０６の発振周波数が高く
なり、Ｃｈａｒｇｅｐｕｍｐ回路３０４により電位を降
下させた場合には、ＶＣＯ３０６の発振周波数が低くな
る。
【００５７】１／２R 分周回路３０７には、後述するパ
ラメータＲ（自然数）が予め設定されており、１／２R
分周回路３０７は、上記パラメータＲを用いて、ＶＣＯ
３０６の発振周波数を２のＲ乗分の１（１／２R ）に分
周して出力する。この１／２ R 分周回路３０７が、基準
クロックとして表示データＩ／Ｆ２０６に供給される。
ラメータＲ（自然数）が予め設定されており、１／２R
分周回路３０７は、上記パラメータＲを用いて、ＶＣＯ
３０６の発振周波数を２のＲ乗分の１（１／２R ）に分
周して出力する。この１／２ R 分周回路３０７が、基準
クロックとして表示データＩ／Ｆ２０６に供給される。
【００５８】また、１／Ｍ分周回路３０８にも、後述す
るパラメータＭ（自然数）が予め設定されており、１／
Ｍ分周回路３０８は、上記パラメータＭを用いて、ＶＣ
Ｏ３０６の発振周波数をＭ分の１（１／Ｍ）に分周し
て、内部発生信号としてＰｈａｓｅＤｅｔｅｃｔ回路３
０３に供給する。
るパラメータＭ（自然数）が予め設定されており、１／
Ｍ分周回路３０８は、上記パラメータＭを用いて、ＶＣ
Ｏ３０６の発振周波数をＭ分の１（１／Ｍ）に分周し
て、内部発生信号としてＰｈａｓｅＤｅｔｅｃｔ回路３
０３に供給する。
【００５９】ここで、上述のようなＶＰＬＬ２０５が出
力する基準クロックの発振周波数は、ＯＳＣ３０１が発
振するクロックの周波数と、各パラメータＭ，Ｎ，Ｒに
よって決定する。また、表示器１１２での有効表示画素
数によっても、表示に適した周波数が決まってくる。
力する基準クロックの発振周波数は、ＯＳＣ３０１が発
振するクロックの周波数と、各パラメータＭ，Ｎ，Ｒに
よって決定する。また、表示器１１２での有効表示画素
数によっても、表示に適した周波数が決まってくる。
【００６０】例えば、表示器１１２において、水平方向
及び垂直方向の有効表示画素数が６４０画素及び４８０
画素（６４０×４８０）であった場合、それに適した周
波数は、２５．１７５ＭＨｚ程度であり、８００×６０
０であった場合には、４０ＭＨｚ程度であり、１０２４
×７６８であった場合には、６５ＭＨｚ程度である。
及び垂直方向の有効表示画素数が６４０画素及び４８０
画素（６４０×４８０）であった場合、それに適した周
波数は、２５．１７５ＭＨｚ程度であり、８００×６０
０であった場合には、４０ＭＨｚ程度であり、１０２４
×７６８であった場合には、６５ＭＨｚ程度である。
【００６１】そこで、ＯＳＣ３０１が発生するクロック
の周波数を１４．３１８ＭＨｚとした場合、上述したよ
うな最適周波数を生成することが可能なＶＰＬＬ２０５
の各パラメータＭ，Ｎ，Ｒの設定値の組み合わせは複数
パターンあり、ＰＬＬの特性等により各設定値も異なっ
てくる。
の周波数を１４．３１８ＭＨｚとした場合、上述したよ
うな最適周波数を生成することが可能なＶＰＬＬ２０５
の各パラメータＭ，Ｎ，Ｒの設定値の組み合わせは複数
パターンあり、ＰＬＬの特性等により各設定値も異なっ
てくる。
【００６２】例えば、６５ＭＨｚ近傍のクロックを得る
ためには、Ｍ＝１８、Ｎ＝１、Ｒ＝２、というように設
定すればよい。これにより、基準クロックの発振周波数
は、（Ｍ×１４．３１８ＭＨｚ）／Ｎ×２Rなる式によ
り、６４．４３１ＭＨｚとなる。或いは、Ｍ＝３６、Ｎ
＝２、Ｒ＝２、というように設定しても同様の周波数の
クロックを出力することができる。
ためには、Ｍ＝１８、Ｎ＝１、Ｒ＝２、というように設
定すればよい。これにより、基準クロックの発振周波数
は、（Ｍ×１４．３１８ＭＨｚ）／Ｎ×２Rなる式によ
り、６４．４３１ＭＨｚとなる。或いは、Ｍ＝３６、Ｎ
＝２、Ｒ＝２、というように設定しても同様の周波数の
クロックを出力することができる。
【００６３】このような各パラメータＭ，Ｎ，Ｒの設定
は、ＣＰＵ１０１により行われる。すなわち、上述した
ように、ＣＰＵ１０１は、比較結果受信器１１６からの
比較結果に基づいて、各パラメータＭ，Ｎ，Ｒの設定変
更を行うと共に、フォーマット変換器１０６でのフォー
マット変換の設定変更を行い、良好な表示データの伝送
が行われるまで、その設定変更を切り換える。これによ
り、伝送状態や環境等に応じて、基準クロックの特性を
取り分け、ジッタに影響を与えることで、伝送エラーの
減少を自動的に行うことができる。
は、ＣＰＵ１０１により行われる。すなわち、上述した
ように、ＣＰＵ１０１は、比較結果受信器１１６からの
比較結果に基づいて、各パラメータＭ，Ｎ，Ｒの設定変
更を行うと共に、フォーマット変換器１０６でのフォー
マット変換の設定変更を行い、良好な表示データの伝送
が行われるまで、その設定変更を切り換える。これによ
り、伝送状態や環境等に応じて、基準クロックの特性を
取り分け、ジッタに影響を与えることで、伝送エラーの
減少を自動的に行うことができる。
【００６４】尚、本発明は、上記図１に示したような１
つの機器からなる装置に適用しても、複数の機器から構
成されるシステムに適用してもよい。
つの機器からなる装置に適用しても、複数の機器から構
成されるシステムに適用してもよい。
【００６５】
【発明の効果】以上説明したように本発明によれば、受
信側では、送信側から高速に単方向伝送されてきたシリ
アルな映像データが受信されパラレルに変換される。ま
た、受信側では、単方向伝送の伝送速度よりも低い速度
で、予め送信側から双方向伝送されてきたパラレルな映
像データが受信される。これらの各映像データの比較結
果が送信側に与えられ、送信側では、その比較結果に基
づいて、伝送フォーマット及び単方向伝送で用いられる
クロックの設定変更等の制御が行われる。これにより、
伝送状態や環境等によるノイズの影響を測定及び評価し
設定を変更することができ、伝送エラーを自動的に軽減
することができる。また、送信装置や受信装置等のよう
に複数の機器からなる伝送制御システムにおいても、装
置間での最適化が製造段階で確認することもできる。し
たがって、常に良好な映像データの伝送を行うことがで
きる。
信側では、送信側から高速に単方向伝送されてきたシリ
アルな映像データが受信されパラレルに変換される。ま
た、受信側では、単方向伝送の伝送速度よりも低い速度
で、予め送信側から双方向伝送されてきたパラレルな映
像データが受信される。これらの各映像データの比較結
果が送信側に与えられ、送信側では、その比較結果に基
づいて、伝送フォーマット及び単方向伝送で用いられる
クロックの設定変更等の制御が行われる。これにより、
伝送状態や環境等によるノイズの影響を測定及び評価し
設定を変更することができ、伝送エラーを自動的に軽減
することができる。また、送信装置や受信装置等のよう
に複数の機器からなる伝送制御システムにおいても、装
置間での最適化が製造段階で確認することもできる。し
たがって、常に良好な映像データの伝送を行うことがで
きる。
【図１】本発明に係る伝送制御装置を適用した伝送制御
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】上記伝送制御装置のグラフィックコントローラ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】上記グラフィックコントローラのＶＰＬＬの構
成を示すブロック図である。
成を示すブロック図である。
１００ 伝送制御装置 １０１ ＣＰＵ １０２ バス １０３ メモリ １０４ グラフィックコントローラ １０５ グラフィックメモリ １０６ フォーマット変換器 １０７ パラレル／シリアル変換器 １０８ ケーブル １０９ シリアル／パラレル変換器 １１０ 比較器 １１１ 表示フォーマット変換器 １１２ 表示器 １１３ 比較データ送信器 １１４ 比較データ受信器 １１５ 比較結果送信器 １１６ 比較結果受信器
Claims (10)
- 【請求項１】 パラレルな映像データをシリアルに変換
して送信する送信側と、上記送信側からのシリアルな映
像データを受信してパラレルに変換する受信側とを備え
る伝送制御装置であって、 上記送信側は、所定周波数のクロックを発生する発生手
段と、上記発生手段からのクロックに基づいてパラレル
な映像データを所定の伝送フォーマットに変換する変換
手段と、上記変換手段からの映像データをシリアルに変
換して単方向伝送を行う第１の送信手段と、上記第１の
送信手段の伝送速度より低い速度で上記パラレルな映像
データの双方向伝送を行う第２の送信手段と、上記発生
手段及び上記変換手段を制御する制御手段とを含み、 上記受信側は、上記第１の送信手段から送信されてきた
シリアルな映像データを受信してパラレルに変換する受
信手段と、上記受信手段からのパラレルな映像データと
上記第２の送信手段から送信されてきたパラレルな映像
データを比較する比較手段を含み、 上記制御手段は、上記比較手段の比較結果に基づいて、
上記第１の変換手段でのフォーマット変換を制御すると
共に、上記発生手段でのクロック発生を制御することを
特徴とする伝送制御装置。 - 【請求項２】 上記発生手段は、クロックの周波数を制
御可能な位相ロック・ループ（ＰＬＬ：Phase Locked L
oop ）により上記所定周波数のクロックを発生すること
を特徴とする請求項１記載の伝送制御装置。 - 【請求項３】 パラレルな映像データをシリアルに変換
して送信する送信側と、上記送信側からのシリアルな映
像データを受信してパラレルに変換する受信側とを備え
る伝送制御装置であって、 上記送信側は、クロックの周波数を制御可能な位相ロッ
ク・ループ（ＰＬＬ：Phase Locked Loop ）により所定
周波数のクロックを発生する発生手段と、上記発生手段
からのクロックに基づいてシリアルな映像データを高速
に単方向伝送する第１の送信手段と、比較映像データを
予め低速に双方向伝送する第２の送信手段と、上記発生
手段を制御する制御手段とを含み、 上記受信側は、上記第１の送信手段から送信されてきた
シリアルな映像データを受信してパラレルに変換する受
信手段と、上記受信手段からのパラレルな映像データと
上記第２の送信手段から送信されてきたパラレルな映像
データを比較する比較手段を含み、 上記制御手段は、上記比較手段の比較結果に基づいて、
上記ＰＬＬ制御を変更することを特徴とする伝送制御装
置。 - 【請求項４】 上記制御手段は、上記比較手段の比較結
果に基づいて、映像データの形式を変換して、上記第１
の送信手段に与えられるクロックを低減することを特徴
とする請求項３記載の伝送制御装置。 - 【請求項５】 パラレルな映像データをシリアルに変換
して受信側に対して送信する送信装置であって、 所定周波数のクロックを発生する発生手段と、 上記発生手段からのクロックに基づいてパラレルな映像
データを所定の伝送フォーマットに変換する変換手段
と、 上記変換手段からの映像データをシリアルに変換して単
方向伝送を行う第１の送信手段と、 上記第１の送信手段の伝送速度より低い速度で上記パラ
レルな映像データの双方向伝送を行う第２の送信手段
と、 上記発生手段及び上記変換手段を制御する制御手段とを
備え、 上記制御手段は、上記受信側で上記第１及び第２の送信
手段が伝送した各映像データの比較が行われた結果に基
づいて、上記発生手段でのクロック発生を制御すること
を特徴とする送信装置。 - 【請求項６】 上記発生手段は、クロックの周波数を制
御可能な位相ロック・ループ（ＰＬＬ：Phase Locked L
oop ）により上記所定周波数のクロックを発生すること
を特徴とする請求項５記載の送信装置。 - 【請求項７】 パラレルな映像データをシリアルに変換
して受信側に対して送信する送信装置であって、 クロックの周波数を制御可能な位相ロック・ループ（Ｐ
ＬＬ：Phase Locked Loop ）により所定周波数のクロッ
クを発生する発生手段と、 上記発生手段からのクロックに基づいてシリアルな映像
データを高速に単方向伝送する第１の送信手段と、 比較映像データを予め低速に双方向伝送する第２の送信
手段と、 上記発生手段を制御する制御手段とを備え、 上記制御手段は、上記受信側で上記第１及び第２の送信
手段が伝送した各映像データの比較が行われた結果に基
づいて、上記ＰＬＬ制御を変更することを特徴とする送
信装置。 - 【請求項８】 上記制御手段は、上記比較手段の比較結
果に基づいて、映像データの形式を変換して、上記第１
の送信手段に与えられるクロックを低減することを特徴
とする請求項７記載の送信装置。 - 【請求項９】 請求項１〜４の何れかに記載の伝送制御
装置を含むことを特徴とする伝送制御システム。 - 【請求項１０】 請求項５〜８の何れかに記載の送信装
置を含むことを特徴とする伝送制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163907A JPH1118068A (ja) | 1997-06-20 | 1997-06-20 | 伝送制御装置、送信装置、及び伝送制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163907A JPH1118068A (ja) | 1997-06-20 | 1997-06-20 | 伝送制御装置、送信装置、及び伝送制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1118068A true JPH1118068A (ja) | 1999-01-22 |
Family
ID=15783100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9163907A Pending JPH1118068A (ja) | 1997-06-20 | 1997-06-20 | 伝送制御装置、送信装置、及び伝送制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1118068A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670051B2 (en) | 1998-10-23 | 2003-12-30 | Nec Corporation | Organic electroluminescent device using hole-injectable, light-emitting material |
| KR100790636B1 (ko) | 2005-03-04 | 2008-01-02 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 표시 패널의 구동 방법 및 그 장치 |
| JP2011128228A (ja) * | 2009-12-15 | 2011-06-30 | Canon Inc | 表示制御装置及びその制御方法 |
| CN113824852A (zh) * | 2021-09-29 | 2021-12-21 | 北京知道创宇信息技术股份有限公司 | 一种采样时间确定方法、装置、接收端以及存储介质 |
-
1997
- 1997-06-20 JP JP9163907A patent/JPH1118068A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670051B2 (en) | 1998-10-23 | 2003-12-30 | Nec Corporation | Organic electroluminescent device using hole-injectable, light-emitting material |
| KR100790636B1 (ko) | 2005-03-04 | 2008-01-02 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 표시 패널의 구동 방법 및 그 장치 |
| JP2011128228A (ja) * | 2009-12-15 | 2011-06-30 | Canon Inc | 表示制御装置及びその制御方法 |
| CN113824852A (zh) * | 2021-09-29 | 2021-12-21 | 北京知道创宇信息技术股份有限公司 | 一种采样时间确定方法、装置、接收端以及存储介质 |
| CN113824852B (zh) * | 2021-09-29 | 2023-10-13 | 北京知道创宇信息技术股份有限公司 | 一种采样时间确定方法、装置、接收端以及存储介质 |
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