JP3249306B2 - 同期分離回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は同期分離回路に関し、特
に種々の映像信号が入力されるマルチスキャンモニタ用
に適した同期分離回路に関する。
に種々の映像信号が入力されるマルチスキャンモニタ用
に適した同期分離回路に関する。
【０００２】
【従来の技術】図４に同期分離回路の従来の一構成例を
示す。図４において、参照符号ｖi は入力ビデオ信号を
示しており、コンデンサＣ0と抵抗Ｒ1 とを介してトラ
ンジスタTR1 のエミッタに接続されている。また、トラ
ンジスタTR1 のエミッタは抵抗Ｒ2 を介して接地電位に
も接続されている。
示す。図４において、参照符号ｖi は入力ビデオ信号を
示しており、コンデンサＣ0と抵抗Ｒ1 とを介してトラ
ンジスタTR1 のエミッタに接続されている。また、トラ
ンジスタTR1 のエミッタは抵抗Ｒ2 を介して接地電位に
も接続されている。
【０００３】トランジスタTR1 のコレクタは抵抗Ｒ5 を
介して電源電位ＶCCに、抵抗Ｒ6 を介してトランジスタ
TR2 のベースにそれぞれ接続されている。また、トラン
ジスタTR1 のベースは抵抗Ｒ3 を介して電源電位Ｖ
CCに、抵抗Ｒ4 を介して接地電位にそれぞれ接続されて
いる。
介して電源電位ＶCCに、抵抗Ｒ6 を介してトランジスタ
TR2 のベースにそれぞれ接続されている。また、トラン
ジスタTR1 のベースは抵抗Ｒ3 を介して電源電位Ｖ
CCに、抵抗Ｒ4 を介して接地電位にそれぞれ接続されて
いる。
【０００４】トランジスタTR2 のエミッタは電源電位Ｖ
CCに直接、コレクタは抵抗Ｒ7 を介して接地電位に接続
されると共に、出力信号ＶOUT となっている。
CCに直接、コレクタは抵抗Ｒ7 を介して接地電位に接続
されると共に、出力信号ＶOUT となっている。
【０００５】図５は図４に示されている回路の動作説明
のための波形図である。ここで、各抵抗Ｒ1 〜抵抗Ｒ7
の抵抗値を説明の簡略化のためにそれぞれＲ1 〜Ｒ7 と
すると、トランジスタTR1 のベース電圧は Vcc ×Ｒ4 /(Ｒ3 ＋Ｒ4) で求められる。また、トランジスタTR1 のエミッタ−ベ
ース間の電圧をＶBE1 とすると、トランジスタTR1 がオ
ン状態である場合のエミッタ電圧ＶS は ＶS ＝ Vcc×Ｒ4 /(Ｒ3 ＋Ｒ4)−ＶBE1 と表すことが出来る。
のための波形図である。ここで、各抵抗Ｒ1 〜抵抗Ｒ7
の抵抗値を説明の簡略化のためにそれぞれＲ1 〜Ｒ7 と
すると、トランジスタTR1 のベース電圧は Vcc ×Ｒ4 /(Ｒ3 ＋Ｒ4) で求められる。また、トランジスタTR1 のエミッタ−ベ
ース間の電圧をＶBE1 とすると、トランジスタTR1 がオ
ン状態である場合のエミッタ電圧ＶS は ＶS ＝ Vcc×Ｒ4 /(Ｒ3 ＋Ｒ4)−ＶBE1 と表すことが出来る。
【０００６】ここで、入力ビデオ信号ｖi からコンデン
サＣ0 によって直流分をカットした信号（点Ｘの信号）
の電圧をｖi1とすると、ｖi1＜ＶS である場合にトラン
ジスタTR1 がオンする。この場合、抵抗Ｒ5 の両端には
ｉ3 ×Ｒ5 の電圧が発生してトランジスタTR2 のベース
電圧が低下し、これがトランジスタTR2 のエミッタ−ベ
ース間電圧ＶBE2 を越えるため、トランジスタTR2 もオ
ンする。これにより、トランジスタTR2 のコレクタ電流
ｉ4 が流れて抵抗Ｒ7 には ＶOUT ＝ｉ4 Ｒ7 ≒ Vcc となる電圧が発生する。この電圧ＶOUT がこの同期分離
回路の出力信号の電圧になる。
サＣ0 によって直流分をカットした信号（点Ｘの信号）
の電圧をｖi1とすると、ｖi1＜ＶS である場合にトラン
ジスタTR1 がオンする。この場合、抵抗Ｒ5 の両端には
ｉ3 ×Ｒ5 の電圧が発生してトランジスタTR2 のベース
電圧が低下し、これがトランジスタTR2 のエミッタ−ベ
ース間電圧ＶBE2 を越えるため、トランジスタTR2 もオ
ンする。これにより、トランジスタTR2 のコレクタ電流
ｉ4 が流れて抵抗Ｒ7 には ＶOUT ＝ｉ4 Ｒ7 ≒ Vcc となる電圧が発生する。この電圧ＶOUT がこの同期分離
回路の出力信号の電圧になる。
【０００７】一方、ｖi1＞ＶS である場合にトランジス
タTR1 はオフする。換言すれば、電圧ＶS がスライスレ
ベルになる。この場合、ｉ3 ＝０となり、抵抗Ｒ5 の両
端電圧は発生しないので、トランジスタTR2 もオフす
る。このとき、ｉ4 ＝０となり、抵抗Ｒ7 の両端電圧も
発生せず、ＶOUT ＝０になる。
タTR1 はオフする。換言すれば、電圧ＶS がスライスレ
ベルになる。この場合、ｉ3 ＝０となり、抵抗Ｒ5 の両
端電圧は発生しないので、トランジスタTR2 もオフす
る。このとき、ｉ4 ＝０となり、抵抗Ｒ7 の両端電圧も
発生せず、ＶOUT ＝０になる。
【０００８】このような動作が反復される内に、図５の
波形図に示されているような定常状態に至る。この状態
においては、コンデンサＣ0 の充電量と放電量とが等し
くなっている。また、同期信号は周期的にビデオ信号に
重畳されるので、一水平周期内にコンデンサＣ0 の充電
量ΔＱinと放電量ΔＱout とは等しくなる。
波形図に示されているような定常状態に至る。この状態
においては、コンデンサＣ0 の充電量と放電量とが等し
くなっている。また、同期信号は周期的にビデオ信号に
重畳されるので、一水平周期内にコンデンサＣ0 の充電
量ΔＱinと放電量ΔＱout とは等しくなる。
【０００９】ここで、コンデンサＣ0 の充電量ΔＱin及
び放電量ΔＱout はそれぞれ以下のようになる。 ΔＱin＝Ｔ1 × (ＶS −ＶL )/Ｒ1 ΔＱout ＝∫ｉ2 dt ＝∫ｖi1/(Ｒ1 ＋Ｒ2 )dt ＝Ｖc ×Ｔ2 /(Ｒ1 ＋Ｒ2 ) 但し、ＶC はｖi1の平均レベル。 Ｔ2 ＝Ｔ−Ｔ1
び放電量ΔＱout はそれぞれ以下のようになる。 ΔＱin＝Ｔ1 × (ＶS −ＶL )/Ｒ1 ΔＱout ＝∫ｉ2 dt ＝∫ｖi1/(Ｒ1 ＋Ｒ2 )dt ＝Ｖc ×Ｔ2 /(Ｒ1 ＋Ｒ2 ) 但し、ＶC はｖi1の平均レベル。 Ｔ2 ＝Ｔ−Ｔ1
【００１０】ここで、ΔＱin＝ΔＱout であるから以下
の関係が成立する。 Ｔ1 × (ＶS −ＶL )/Ｒ1 ＝Ｖc ×Ｔ2 /(Ｒ1 ＋Ｒ2 ) Ｖs ＝ＶL ＋Ｖc ×Ｒ1 /(Ｒ1 ＋Ｒ2 ) ×Ｔ2 ／Ｔ1
の関係が成立する。 Ｔ1 × (ＶS −ＶL )/Ｒ1 ＝Ｖc ×Ｔ2 /(Ｒ1 ＋Ｒ2 ) Ｖs ＝ＶL ＋Ｖc ×Ｒ1 /(Ｒ1 ＋Ｒ2 ) ×Ｔ2 ／Ｔ1
【００１１】実際には、ｉ2 が映像内容には拘わらずほ
ぼ一定になるようにｖi1の直流成分が設定されるため、
ｖi1の平均レベルであるＶC は固定値と考えてよい。ま
た、入力ビデオ信号ｖi のＴ／Ｔ1 も一定になってお
り、たとえばNTSC方式の信号では、 Ｔ1 ＝ 4.7μ秒 Ｔ＝ 64.5 μ秒 であり、Ｔ2 ／Ｔ1 は一定になる。従って、同期分離レ
ベルはＲ1 とＲ2 との比で決定されていた。
ぼ一定になるようにｖi1の直流成分が設定されるため、
ｖi1の平均レベルであるＶC は固定値と考えてよい。ま
た、入力ビデオ信号ｖi のＴ／Ｔ1 も一定になってお
り、たとえばNTSC方式の信号では、 Ｔ1 ＝ 4.7μ秒 Ｔ＝ 64.5 μ秒 であり、Ｔ2 ／Ｔ1 は一定になる。従って、同期分離レ
ベルはＲ1 とＲ2 との比で決定されていた。
【００１２】
【発明が解決しようとする課題】しかし、このような従
来の同期分離回路をマルチスキャンモニタに適用した場
合、モニタに入力されるビデオ信号の水平周波数あるい
は同期信号の幅が映像ソース、たとえばテレビジョン信
号,VTRからの信号, 種々のコンピュータからの RGB信号
に応じてそれぞれ異なるため、Ｔ／Ｔ1 の値が変化す
る。その一方でＲ1とＲ2 とが固定値であると、最適な
同期分離レベルで同期信号を分離することができなくな
る場合もあり得る。この際、図６の波形図に示されてい
るようにスライスレベルＶS の値が小さくてＶL に近い
場合は表示画面上での水平ジッタが発生しまた図７の波
形図に示されているようにスライスレベルＶS の値が大
きくてＶC に近い場合は表示画面上でのひきつり等の不
具合が生じ、画質を劣化させるという問題があった。
来の同期分離回路をマルチスキャンモニタに適用した場
合、モニタに入力されるビデオ信号の水平周波数あるい
は同期信号の幅が映像ソース、たとえばテレビジョン信
号,VTRからの信号, 種々のコンピュータからの RGB信号
に応じてそれぞれ異なるため、Ｔ／Ｔ1 の値が変化す
る。その一方でＲ1とＲ2 とが固定値であると、最適な
同期分離レベルで同期信号を分離することができなくな
る場合もあり得る。この際、図６の波形図に示されてい
るようにスライスレベルＶS の値が小さくてＶL に近い
場合は表示画面上での水平ジッタが発生しまた図７の波
形図に示されているようにスライスレベルＶS の値が大
きくてＶC に近い場合は表示画面上でのひきつり等の不
具合が生じ、画質を劣化させるという問題があった。
【００１３】本発明はこのような事情に鑑みてなされた
ものであり、水平周波数あるいは同期信号の幅がそれぞ
れ異なる種々の映像信号が入力されるマルチスキャンモ
ニタに適した同期分離回路の提供を目的とする。
ものであり、水平周波数あるいは同期信号の幅がそれぞ
れ異なる種々の映像信号が入力されるマルチスキャンモ
ニタに適した同期分離回路の提供を目的とする。
【００１４】
【課題を解決するための手段】本発明に係る同期分離回
路は、入力された映像信号の所定のしきい値以上の期間
または以下の期間を映像信号に重畳されている同期信号
として分離する同期分離回路であって、同期分離回路に
より分離された水平同期信号の期間の１水平周期に対す
る比率に応じた電圧を発生する電圧制御手段と、電圧制
御手段から出力された信号を定電流化する定電流手段と
に接続され、定電流手段の出力信号の電圧をしきい値と
して使用することを特徴とする。
路は、入力された映像信号の所定のしきい値以上の期間
または以下の期間を映像信号に重畳されている同期信号
として分離する同期分離回路であって、同期分離回路に
より分離された水平同期信号の期間の１水平周期に対す
る比率に応じた電圧を発生する電圧制御手段と、電圧制
御手段から出力された信号を定電流化する定電流手段と
に接続され、定電流手段の出力信号の電圧をしきい値と
して使用することを特徴とする。
【００１５】
【作用】本発明に係る同期分離回路では、入力された映
像信号から同期分離回路が分離した水平同期信号の期間
の１水平周期に対する比率に応じた電圧を電圧制御手段
が発生し、それを定電流手段が定電流化した信号の電圧
が同期分離回路による同期分離のためのしきい値として
使用される。
像信号から同期分離回路が分離した水平同期信号の期間
の１水平周期に対する比率に応じた電圧を電圧制御手段
が発生し、それを定電流手段が定電流化した信号の電圧
が同期分離回路による同期分離のためのしきい値として
使用される。
【００１６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１７】図１は本発明の同期分離回路をデータグレ
ード液晶表示装置に適用した場合の構成例を示す回路図
であり、それを組み込んだ全体の構成例が図２のブロッ
ク図に示されている。
ード液晶表示装置に適用した場合の構成例を示す回路図
であり、それを組み込んだ全体の構成例が図２のブロッ
ク図に示されている。
【００１８】図２において、参照符号ａ，ｂ及びｃはそ
れぞれＲ，Ｇ，Ｂの映像信号が印加される信号端子を、
ｄ及びｅはそれぞれ水平同期信号HD, 垂直同期信号VDが
印加される同期端子を示している。これらの端子ａ，
ｂ，ｃ，ｄ及びｅは映像信号を出力する外部装置、たと
えばコンピュータ等に接続されている。
れぞれＲ，Ｇ，Ｂの映像信号が印加される信号端子を、
ｄ及びｅはそれぞれ水平同期信号HD, 垂直同期信号VDが
印加される同期端子を示している。これらの端子ａ，
ｂ，ｃ，ｄ及びｅは映像信号を出力する外部装置、たと
えばコンピュータ等に接続されている。
【００１９】また、参照符号１は走査線変換回路を、２
は信号処理回路を、３はCPU を、４はタイミングコント
ローラを、５は同期分離部を、６は同期信号制御回路
を、７は液晶パネルをそれぞれ示している。
は信号処理回路を、３はCPU を、４はタイミングコント
ローラを、５は同期分離部を、６は同期信号制御回路
を、７は液晶パネルをそれぞれ示している。
【００２０】このような図２に示されている回路の動作
は以下の如くである。コンピュータからＲＧＢ信号及び
水平同期信号HD，垂直同期信号VDが信号端子ａ，ｂ及び
ｃ、同期端子ｄ及びｅに入力される。なお、水平同期信
号HD及び垂直同期信号VDがない場合にはＧ信号に同期信
号が重畳されたＲＧＢ信号が信号端子ａ，ｂ及びｃに入
力される。
は以下の如くである。コンピュータからＲＧＢ信号及び
水平同期信号HD，垂直同期信号VDが信号端子ａ，ｂ及び
ｃ、同期端子ｄ及びｅに入力される。なお、水平同期信
号HD及び垂直同期信号VDがない場合にはＧ信号に同期信
号が重畳されたＲＧＢ信号が信号端子ａ，ｂ及びｃに入
力される。
【００２１】同期信号制御回路６は、端子ｄ及びｅから
同期信号HD, VDが入力されているか否かを判別し、入力
されていればそれを選択してそれを内部水平同期信号HS
YNC及び内部垂直同期信号VSYNC としてタイミングコン
トローラ４に与える。また同期信号制御回路６は、自身
が選択した信号HSYNC 及びVSYNC の周波数を計数し、そ
の結果をCPU ３に与える。
同期信号HD, VDが入力されているか否かを判別し、入力
されていればそれを選択してそれを内部水平同期信号HS
YNC及び内部垂直同期信号VSYNC としてタイミングコン
トローラ４に与える。また同期信号制御回路６は、自身
が選択した信号HSYNC 及びVSYNC の周波数を計数し、そ
の結果をCPU ３に与える。
【００２２】CPU ３は同期信号制御回路６から与えられ
る両信号の周波数に基づいて接続されている装置、具体
的にはコンピュータの種類等を特定し、そのコンピュー
タに関する種々のデータをタイミングコントローラ４に
与える。タイミングコントローラ４はCPU ３から与えら
れる種々のデータに従って走査線変換回路１, 信号処理
回路２, 液晶パネル７に対してパルスを出力する。これ
により、走査線変換回路１がコンピュータから入力され
ている RGB信号を周波数変換し、それを信号処理回路２
がライン反転して液晶パネル７に表示させる。
る両信号の周波数に基づいて接続されている装置、具体
的にはコンピュータの種類等を特定し、そのコンピュー
タに関する種々のデータをタイミングコントローラ４に
与える。タイミングコントローラ４はCPU ３から与えら
れる種々のデータに従って走査線変換回路１, 信号処理
回路２, 液晶パネル７に対してパルスを出力する。これ
により、走査線変換回路１がコンピュータから入力され
ている RGB信号を周波数変換し、それを信号処理回路２
がライン反転して液晶パネル７に表示させる。
【００２３】また、同期端子ｄ及びｅから水平同期信号
HD, 垂直同期信号VDが入力されていない場合は、同期分
離部５がＧ信号に重畳されている同期信号を分離して同
期信号制御回路６に与える。同期信号制御回路６はそれ
を信号HSYNC 及びVSYNC として選択する。他の動作は上
述の場合と同様である。
HD, 垂直同期信号VDが入力されていない場合は、同期分
離部５がＧ信号に重畳されている同期信号を分離して同
期信号制御回路６に与える。同期信号制御回路６はそれ
を信号HSYNC 及びVSYNC として選択する。他の動作は上
述の場合と同様である。
【００２４】次に、図１に示されている本発明の同期分
離回路の動作について説明する。本発明の同期分離回路
は、ビデオ信号ｖi が入力される入力バッファ51と、基
本的には従来例と同様の同期分離回路50と、同期分離回
路50の出力を増幅する増幅回路52と、増幅回路52の出力
電圧を１水平周期の内の水平同期信号の占める割合に応
じたDC電圧に変換する電圧制御回路53と、電圧制御回路
53の出力電圧がフィードバックされる定電流回路54とで
構成される同期分離部５の一部に組み込まれている。
離回路の動作について説明する。本発明の同期分離回路
は、ビデオ信号ｖi が入力される入力バッファ51と、基
本的には従来例と同様の同期分離回路50と、同期分離回
路50の出力を増幅する増幅回路52と、増幅回路52の出力
電圧を１水平周期の内の水平同期信号の占める割合に応
じたDC電圧に変換する電圧制御回路53と、電圧制御回路
53の出力電圧がフィードバックされる定電流回路54とで
構成される同期分離部５の一部に組み込まれている。
【００２５】入力バッファ51は、デオ信号ｖi が入力さ
れるコンデンサＣ1 、ビデオ信号ｖ i がこのコンデンサ
Ｃ1 を介してベースに入力されるトランジスタTR3 と、
抵抗Ｒ8 , Ｒ9 , Ｒ10で構成されている。抵抗Ｒ8 は電
源電位ＶCCとトランジスタTR 3 のベースとの間に、抵抗
Ｒ9 はトランジスタTR3 のベースとと接地電位との間
に、抵抗Ｒ10はトランジスタTR3 のエミッタと接地電位
との間にそれぞれ接続されている。また、トランジスタ
TR3 のコレクタには電源電位ＶCCが接続されている。
れるコンデンサＣ1 、ビデオ信号ｖ i がこのコンデンサ
Ｃ1 を介してベースに入力されるトランジスタTR3 と、
抵抗Ｒ8 , Ｒ9 , Ｒ10で構成されている。抵抗Ｒ8 は電
源電位ＶCCとトランジスタTR 3 のベースとの間に、抵抗
Ｒ9 はトランジスタTR3 のベースとと接地電位との間
に、抵抗Ｒ10はトランジスタTR3 のエミッタと接地電位
との間にそれぞれ接続されている。また、トランジスタ
TR3 のコレクタには電源電位ＶCCが接続されている。
【００２６】同期分離回路50の構成は前述の従来と基本
的には同様である。即ち、入力バッファ51の出力信号で
あるトランジスタTR3 のエミッタからの出力信号がコン
デンサＣ0 と抵抗Ｒ1 とを介してトランジスタTR1 のエ
ミッタに接続されている。また、トランジスタTR1 のエ
ミッタは、従来例では抵抗Ｒ2 を介して接地電位に接続
されていたが、ここでは後述する定電流回路54に接続さ
れている。
的には同様である。即ち、入力バッファ51の出力信号で
あるトランジスタTR3 のエミッタからの出力信号がコン
デンサＣ0 と抵抗Ｒ1 とを介してトランジスタTR1 のエ
ミッタに接続されている。また、トランジスタTR1 のエ
ミッタは、従来例では抵抗Ｒ2 を介して接地電位に接続
されていたが、ここでは後述する定電流回路54に接続さ
れている。
【００２７】トランジスタTR1 のコレクタは抵抗Ｒ5 を
介して電源電位ＶCCに、抵抗Ｒ6 を介してトランジスタ
TR2 のベースにそれぞれ接続されている。また、トラン
ジスタTR1 のベースは抵抗Ｒ3 を介して電源電位Ｖ
CCに、抵抗Ｒ4 を介して接地電位にそれぞれ接続されて
いる。
介して電源電位ＶCCに、抵抗Ｒ6 を介してトランジスタ
TR2 のベースにそれぞれ接続されている。また、トラン
ジスタTR1 のベースは抵抗Ｒ3 を介して電源電位Ｖ
CCに、抵抗Ｒ4 を介して接地電位にそれぞれ接続されて
いる。
【００２８】トランジスタTR2 のエミッタは電源電位Ｖ
CCに直接、コレクタは抵抗Ｒ7 を介して接地電位に接続
されると共に、出力信号ＶOUT となっている。また、こ
のトランジスタTR2 のコレクタからの出力信号は増幅回
路52に与えられている。
CCに直接、コレクタは抵抗Ｒ7 を介して接地電位に接続
されると共に、出力信号ＶOUT となっている。また、こ
のトランジスタTR2 のコレクタからの出力信号は増幅回
路52に与えられている。
【００２９】増幅回路52は、抵抗Ｒ11, Ｒ12, Ｒ13, Ｒ
14, Ｒ15, Ｒ16及びトランジスタTR 4 , TR5 で構成され
ている。具体的には、トランジスタTR4 のベースは抵抗
Ｒ11を介して同期分離回路50からの出力信号に接続され
ると共に、抵抗Ｒ12を介して接地電位にも接続されてい
る。また、トランジスタTR4 のエミッタは直接接地電位
に接続され、コレクタは抵抗Ｒ13を介して電源電位ＶCC
に接続されると共に、抵抗Ｒ14を介してトランジスタTR
5 のベースに接続されている。また、このトランジスタ
TR5 のベースは抵抗Ｒ15を介して接地電位にも接続され
ている。そして、トランジスタTR5 のエミッタは直接接
地電位に接続され、コレクタは抵抗Ｒ16を介して電源電
位ＶCCに接続されるている。このトランジスタTR5 のエ
ミッタの電圧が電圧制御回路53に与えられている。
14, Ｒ15, Ｒ16及びトランジスタTR 4 , TR5 で構成され
ている。具体的には、トランジスタTR4 のベースは抵抗
Ｒ11を介して同期分離回路50からの出力信号に接続され
ると共に、抵抗Ｒ12を介して接地電位にも接続されてい
る。また、トランジスタTR4 のエミッタは直接接地電位
に接続され、コレクタは抵抗Ｒ13を介して電源電位ＶCC
に接続されると共に、抵抗Ｒ14を介してトランジスタTR
5 のベースに接続されている。また、このトランジスタ
TR5 のベースは抵抗Ｒ15を介して接地電位にも接続され
ている。そして、トランジスタTR5 のエミッタは直接接
地電位に接続され、コレクタは抵抗Ｒ16を介して電源電
位ＶCCに接続されるている。このトランジスタTR5 のエ
ミッタの電圧が電圧制御回路53に与えられている。
【００３０】電圧制御回路53は抵抗Ｒ17, Ｒ18, Ｒ19,
トランジスタTR6 , コンデンサＣ2及びツェナーダイオ
ードＤ1 で構成されている。具体的には、抵抗Ｒ17の一
端が増幅回路52の出力と接続されており、その他端がコ
ンデンサＣ2 を介して接地電位と接続されると共に、ト
ランジスタTR6 のエミッタ及びツェナーダイオードＤ 1
のカソードに接続されると共に、定電流回路54にも接続
されている。トランジスタTR6 のコレクタは直接、ベー
スは抵抗Ｒ18を介していずれも電源電位ＶCCに接続され
ている。
トランジスタTR6 , コンデンサＣ2及びツェナーダイオ
ードＤ1 で構成されている。具体的には、抵抗Ｒ17の一
端が増幅回路52の出力と接続されており、その他端がコ
ンデンサＣ2 を介して接地電位と接続されると共に、ト
ランジスタTR6 のエミッタ及びツェナーダイオードＤ 1
のカソードに接続されると共に、定電流回路54にも接続
されている。トランジスタTR6 のコレクタは直接、ベー
スは抵抗Ｒ18を介していずれも電源電位ＶCCに接続され
ている。
【００３１】定電流回路54は、オペレーションアンプOP
1 , トランジスタTR7 及び抵抗Ｒ20にて構成されてい
る。具体的には、オペレーションアンプOP1 の＋側入力
端子に上述の電圧制御回路53の出力が接続されており、
その出力端子はトランジスタTR 7 のベースに接続されて
いる。トランジスタTR7 のコレクタは前述の同期分離回
路50のトランジスタTR1 のエミッタと接続されている。
また、トランジスタTR7のエミッタはオペレーションア
ンプOP1 の−側入力端子に接続されると共に、抵抗Ｒ20
を介して接地電位と接続されている。
1 , トランジスタTR7 及び抵抗Ｒ20にて構成されてい
る。具体的には、オペレーションアンプOP1 の＋側入力
端子に上述の電圧制御回路53の出力が接続されており、
その出力端子はトランジスタTR 7 のベースに接続されて
いる。トランジスタTR7 のコレクタは前述の同期分離回
路50のトランジスタTR1 のエミッタと接続されている。
また、トランジスタTR7のエミッタはオペレーションア
ンプOP1 の−側入力端子に接続されると共に、抵抗Ｒ20
を介して接地電位と接続されている。
【００３２】このような本発明の同期分離回路を含む同
期分離部５の動作について、二種類の入力信号ｖi の波
形をそれぞれ示す図３(a) 及び(d) の波形図、それぞれ
から得られる出力信号ＶOUT の波形を示す図３(b) 及び
(e) の波形図、それぞれの場合の電圧制御回路53からの
出力信号ＶCONT1 の波形を示す波形図を参照して説明す
る。
期分離部５の動作について、二種類の入力信号ｖi の波
形をそれぞれ示す図３(a) 及び(d) の波形図、それぞれ
から得られる出力信号ＶOUT の波形を示す図３(b) 及び
(e) の波形図、それぞれの場合の電圧制御回路53からの
出力信号ＶCONT1 の波形を示す波形図を参照して説明す
る。
【００３３】概略の動作としては、Ｇ信号の入力端子か
ら入力された信号ｖi は、まず入力バッファ51に入力さ
れた後に従来同様の同期分離回路50に入力されて同期分
離される。
ら入力された信号ｖi は、まず入力バッファ51に入力さ
れた後に従来同様の同期分離回路50に入力されて同期分
離される。
【００３４】また、同期分離回路50により同期分離され
た同期信号は、増幅回路52により増幅された上で、電圧
制御回路53に供給され、DC電圧に変換されて定電流回路
54に供給される。
た同期信号は、増幅回路52により増幅された上で、電圧
制御回路53に供給され、DC電圧に変換されて定電流回路
54に供給される。
【００３５】このような構成の同期分離部５にたとえば
図３(a) に示されているような同期信号期間Ｔ1 とそれ
以外の期間Ｔ2 との比が、Ｔ1 ：Ｔ2 ＝１：９である信
号Ｓ 1 が入力信号ｖi として入力されると、従来例と同
様に、トランジスタTR1 は期間Ｔ1 にわたってオンす
る。これにより、電源電位ＶCCから抵抗Ｒ5 →トランジ
スタTR2 →抵抗Ｒ1 →コンデンサＣ0 の経路で電流ＩON
が流れ、コンデンサＣ0が充電される。この際のコンデ
ンサＣ0 の充電量ΔＱINは ΔＱIN＝Ｔ1 ×（ＶS −ＶL ）／Ｒ1 になる。
図３(a) に示されているような同期信号期間Ｔ1 とそれ
以外の期間Ｔ2 との比が、Ｔ1 ：Ｔ2 ＝１：９である信
号Ｓ 1 が入力信号ｖi として入力されると、従来例と同
様に、トランジスタTR1 は期間Ｔ1 にわたってオンす
る。これにより、電源電位ＶCCから抵抗Ｒ5 →トランジ
スタTR2 →抵抗Ｒ1 →コンデンサＣ0 の経路で電流ＩON
が流れ、コンデンサＣ0が充電される。この際のコンデ
ンサＣ0 の充電量ΔＱINは ΔＱIN＝Ｔ1 ×（ＶS −ＶL ）／Ｒ1 になる。
【００３６】また、トランジスタTR1 は期間Ｔ2 にわた
ってオフし、コンデンサＣ0 から抵抗Ｒ1 →トランジス
タTR7 →抵抗Ｒ20の経路で電流ＩOFF が流れてコンデン
サＣ 0 は放電される。この際の電流ＩOFF は定電流回路
54の特性によって定まるので、Ｂ点の電圧をＶCONT1 と
すると、 ＩOFF ＝ＶCONT1 ／Ｒ20 となり、コンデンサＣ0 の放電量ΔＱOUT は ΔＱOUT ＝Ｔ2 ×ＶCONT1 ／Ｒ20 になる。
ってオフし、コンデンサＣ0 から抵抗Ｒ1 →トランジス
タTR7 →抵抗Ｒ20の経路で電流ＩOFF が流れてコンデン
サＣ 0 は放電される。この際の電流ＩOFF は定電流回路
54の特性によって定まるので、Ｂ点の電圧をＶCONT1 と
すると、 ＩOFF ＝ＶCONT1 ／Ｒ20 となり、コンデンサＣ0 の放電量ΔＱOUT は ΔＱOUT ＝Ｔ2 ×ＶCONT1 ／Ｒ20 になる。
【００３７】このような充放電が周期的に反復されるた
め、ΔＱIN＝ΔＱOUT となる平衡状態が維持される。従
って、 Ｔ1 ×（ＶS −ＶL ）／Ｒ1 ＝Ｔ2 ×ＶCONT1 ／Ｒ20 となるので、トランジスタTR1 がオン状態である場合の
エミッタ電圧ＶS は、 ＶS ＝ＶL ＋Ｔ2 ×ＶCONT1 ×Ｒ1 ／Ｒ20／Ｔ1 となる。
め、ΔＱIN＝ΔＱOUT となる平衡状態が維持される。従
って、 Ｔ1 ×（ＶS −ＶL ）／Ｒ1 ＝Ｔ2 ×ＶCONT1 ／Ｒ20 となるので、トランジスタTR1 がオン状態である場合の
エミッタ電圧ＶS は、 ＶS ＝ＶL ＋Ｔ2 ×ＶCONT1 ×Ｒ1 ／Ｒ20／Ｔ1 となる。
【００３８】更に、電圧ＶCONT1 は、同期分離された信
号を増幅回路52により反転してもう一度電源電圧ＶCC′
にまで反転増幅した上で積分した出力であるので ＶCONT1 ＝ＶCC′×Ｔ1 ／（Ｔ1 ＋Ｔ2 ） となる。しかし、Ｂ点の電圧ＶCONT1 はツェナーダイオ
ードＤ1 のツェナー電圧ＶCH以上にはならず、トランジ
スタTR6 のエミッタ電圧が ＶCL＝ＶCC×Ｒ19／（Ｒ18＋19）−ＶBE3 以下になると、トランジスタTR6 がオンするので、ＶCL
以下にもならないように制限されている。
号を増幅回路52により反転してもう一度電源電圧ＶCC′
にまで反転増幅した上で積分した出力であるので ＶCONT1 ＝ＶCC′×Ｔ1 ／（Ｔ1 ＋Ｔ2 ） となる。しかし、Ｂ点の電圧ＶCONT1 はツェナーダイオ
ードＤ1 のツェナー電圧ＶCH以上にはならず、トランジ
スタTR6 のエミッタ電圧が ＶCL＝ＶCC×Ｒ19／（Ｒ18＋19）−ＶBE3 以下になると、トランジスタTR6 がオンするので、ＶCL
以下にもならないように制限されている。
【００３９】なお、ＶCHはトランジスタTR1 のエミッタ
電圧をトランジスタTR7 のエミッタ電圧が越えないよう
に制限し、ＶCLはトランジスタTR7 のエミッタ電圧が０
Ｖになって定電流回路54が動作しなくなることを制限し
ている。
電圧をトランジスタTR7 のエミッタ電圧が越えないよう
に制限し、ＶCLはトランジスタTR7 のエミッタ電圧が０
Ｖになって定電流回路54が動作しなくなることを制限し
ている。
【００４０】いま、図３(c) に示されているように、Ｖ
CONT1 がＶCL≦ＶCONT1 ≦ＶCHの範囲内であるとする
と、ＶCONT1 は上述したようになるので、 ＶS ＝ＶL ＋ＶCC′×Ｔ2 ×Ｒ1 ／Ｒ20／（Ｔ1 ＋
Ｔ2 ） ここで、Ｔ2 ＝0.9 ×Ｔ1 から、 ＶS ＝ＶL ＋0.9 ×ＶCC′×Ｒ1 ／Ｒ20 となる 。
CONT1 がＶCL≦ＶCONT1 ≦ＶCHの範囲内であるとする
と、ＶCONT1 は上述したようになるので、 ＶS ＝ＶL ＋ＶCC′×Ｔ2 ×Ｒ1 ／Ｒ20／（Ｔ1 ＋
Ｔ2 ） ここで、Ｔ2 ＝0.9 ×Ｔ1 から、 ＶS ＝ＶL ＋0.9 ×ＶCC′×Ｒ1 ／Ｒ20 となる 。
【００４１】同様に、図３(d) に示されているようなＴ
1 ：Ｔ2 ＝ 0.5：9.5 の信号Ｓ2 が入力信号ｖi として
入力された場合は、ＶCONT1 は図３(e) に示されている
ようになり、 ＶS ＝ＶL ＋0.95×ＶCC′×Ｒ1 ／Ｒ20／（Ｔ1 ＋
Ｔ2 ） となり、同期分離レベルＶS の変化は｜ΔＶS ｜＝0.05
×ＶCC′×Ｒ1 ／Ｒ20となる。
1 ：Ｔ2 ＝ 0.5：9.5 の信号Ｓ2 が入力信号ｖi として
入力された場合は、ＶCONT1 は図３(e) に示されている
ようになり、 ＶS ＝ＶL ＋0.95×ＶCC′×Ｒ1 ／Ｒ20／（Ｔ1 ＋
Ｔ2 ） となり、同期分離レベルＶS の変化は｜ΔＶS ｜＝0.05
×ＶCC′×Ｒ1 ／Ｒ20となる。
【００４２】実際には、Ｒ1 ／Ｒ20は1/100 程度であ
り、Ｖcc′は10Ｖ程度であるので、ΔＶS ＝0.05Ｖ程度
になる。このため、従来の同期分離回路に比して同期分
離レベルの変化は非常に小さくなり、入力信号の同期信
号期間とそれ以外の期間との割合の変化に対して常時同
期分離レベルを一定に維持することが出来き、図３(b)
及び(e) に示されているような出力ＶOUT が得られる。
り、Ｖcc′は10Ｖ程度であるので、ΔＶS ＝0.05Ｖ程度
になる。このため、従来の同期分離回路に比して同期分
離レベルの変化は非常に小さくなり、入力信号の同期信
号期間とそれ以外の期間との割合の変化に対して常時同
期分離レベルを一定に維持することが出来き、図３(b)
及び(e) に示されているような出力ＶOUT が得られる。
【００４３】なお、上記実施例とは逆相の信号に対して
も本発明が適用可能であることは言うまでもない。
も本発明が適用可能であることは言うまでもない。
【００４４】
【発明の効果】マルチスキャンモニタ等には、水平周波
数あるいは同期信号の幅がそれぞれ異なる同期信号がビ
デオ信号に重畳されて種々のコンピュータから入力され
る。しかし、本発明の同期分離回路によれば以上に詳述
した如く、そのような種々の同期信号に対しても常時安
定した同期分離レベルを維持することができ、表示画面
上での水平ジッタあるいはひきつり等の画質劣化を招来
することなく、最適な画質が実現される。
数あるいは同期信号の幅がそれぞれ異なる同期信号がビ
デオ信号に重畳されて種々のコンピュータから入力され
る。しかし、本発明の同期分離回路によれば以上に詳述
した如く、そのような種々の同期信号に対しても常時安
定した同期分離レベルを維持することができ、表示画面
上での水平ジッタあるいはひきつり等の画質劣化を招来
することなく、最適な画質が実現される。
【図１】本発明の同期分離回路をデータグレード液晶表
示装置に適用した場合の構成例を示す回路図である。
示装置に適用した場合の構成例を示す回路図である。
【図２】本発明の同期分離回路を組み込んだ全体の回路
構成例を示すブロック図である。
構成例を示すブロック図である。
【図３】本発明の同期分離回路の動作説明のための波形
図である。
図である。
【図４】同期分離回路の従来の一構成例を示す回路図で
ある。
ある。
【図５】図４に示されている従来の同期分離回路の動作
説明のための波形図である。
説明のための波形図である。
【図６】図４に示されている従来の同期分離回路の動作
説明のための波形図である。
説明のための波形図である。
【図７】図４に示されている従来の同期分離回路の動作
説明のための波形図である。
説明のための波形図である。
50 同期分離回路 53 電圧制御回路 54 定電流回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12
Claims (1)
- 【請求項１】 入力された映像信号の所定のしきい値以
上の期間または以下の期間を前記映像信号に重畳されて
いる同期信号として分離する同期分離回路において、 前記同期分離回路により分離された水平同期信号の期間
の１水平周期に対する比率に応じた電圧を発生する電圧
制御手段と、前記電圧制御手段から出力された信号を定
電流化する定電流手段とに接続され、 前記定電流手段の出力信号の電圧を前記しきい値として
使用することを特徴とする同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23550294A JP3249306B2 (ja) | 1994-09-29 | 1994-09-29 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23550294A JP3249306B2 (ja) | 1994-09-29 | 1994-09-29 | 同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0898056A JPH0898056A (ja) | 1996-04-12 |
| JP3249306B2 true JP3249306B2 (ja) | 2002-01-21 |
Family
ID=16986977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23550294A Expired - Fee Related JP3249306B2 (ja) | 1994-09-29 | 1994-09-29 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249306B2 (ja) |
-
1994
- 1994-09-29 JP JP23550294A patent/JP3249306B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0898056A (ja) | 1996-04-12 |
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