JP2011223589A - Ａｄコンバータのクロック位相を調整可能なシステム - Google Patents

Abstract

【課題】クロック雑音干渉が存在するときの性能を改善したアナログ／デジタルコンバータを提供する。
【解決手段】クロック位相シフタ８５を備え、干渉雑音に対して最適なサンプリング時間間隔でコンバータが動作できるように制御される。この位相シフタは、複数のサンプリングクロック位相を生成するための装置と、最適なクロック位相を選択するために複数の位相入力に接続されるマルチプレクサ８２とを備え、最適なクロック位相を１つ選択しアナログ／デジタルコンバータを動作させる。
【選択図】図８

Description

本発明は、アナログ／デジタルコンバータのクロックキングに関し、より詳細には、複数の異なるクロック信号を有するＩＣにおけるアナログ／デジタルコンバータに対するクロック信号の位相調整(phasing)に関する。

複数のアナログ／デジタルコンバータ（ＡＤＣ）を含むデジタル信号処理集積回路（ＤＳＰ）が主流になってきている。ＤＳＰは複数の機能素子(functional element)を備える場合が多く、各素子は異なる周波数でクロックされるが、ＡＤＣは同じ周波数でクロックされる場合がある。各ＡＤＣが種々の機能素子に比較的接近している場合には、ＡＤＣの性能に悪影響を及ぼすことがある。シリコン基板を通して、または放射(radiation)により機能素子またはクロックバスからの刻時信号(clocking signal)がＡＤＣに結合することにより、特にＡＤＣが最大変換速度近くで動作している場合には、ＡＤＣの性能が劣化する傾向がある。

複数のＡＤＣを含むＤＳＰの一例として、共通の回路素子により処理するために種々のフォーマットの信号を調整(condition)するマルチスタンダード方式のインターフェース回路(multistandard interface circuit)がある。特定の例としては、デジタル処理および表示のために異なる信号源からの信号を調整するテレビジョン信号インターフェースがある。このインターフェースは、放送受信機チューナからのＮＴＳＣ信号、衛星またはケーブルボックスからのコンポーネント・アナログ・テレビジョン信号、さらに別のチューナからのデジタル式放送のＶＳＢ（残留側波帯）信号等を同時に受信することもできる。名目上、信号は全て共通のサンプルレートでアナログ形式からデジタル形式に変換され、表示回路に適用するために各処理素子に加えられることになる。デジタルＶＳＢ信号の場合には、その処理はデジタル圧縮解除処理を含むことになる。

各信号のフォーマットに応じて、各変換された信号に関して異なる信号処理が行われる。種々の処理機能は異なる刻時速度(clocking rate)で実行される場合がある。典型的には、特定のフォーマットの信号を変換するために用いられるＡＤＣは、変換された信号が供給される処理素子の近くに配置される。処理素子に用いられるクロック周波数およびＡＤＣに対する処理素子の相対的な近さにより、ＡＤＣ性能への影響の大きさが左右される。

一般的に、刻時信号が異なる場合、ＡＤＣ変換処理において電気的な雑音が誘発され、それがさらに変換速度、精度および線形性に影響を与える。クロック信号の影響またはアナログ回路もしくはアナログ／デジタル変換回路でデジタル処理により誘発されるノイズの影響を低減することが重要である。

アナログ回路、デジタル回路が混在する集積回路では、クロックの結合に起因するデジタル干渉(interference)の影響を最小限にするために、その予防対策をとることが知られている。これらの対策は、各処理素子の周囲に分離保護リング(isolation guard ring)を作製し、さらに種々の信号処理素子に個別の電源母線(power bus)を設けることを含む。別の技術は、不要なコモンモード信号を低減するために構成することができる差動処理素子を使用することを含む。

複数の処理素子、および異なる周波数の複数の関連したクロック信号を含む回路上の各ＡＤＣの性能は、位相が変化するＡＤＣ刻時信号を生成することにより、あるいは、ＡＤＣに適用するのに最適なクロック位相の１つを選択することにより、高められる。

複数のＡＤＣを含み、本発明の一実施形態を説明するのに有用なインターフェース回路を示すブロック図である。 図１の回路において用いられる例示的な刻時信号を示す波形図である。 アナログ／デジタルコンバータの干渉タイミングを一部に示す波形図である。 複数のクロックがアナログ／デジタルコンバータに与えるクロック雑音干渉を一部に示す波形図である。 最適なサンプリングクロック位相が選択される代表的なクロック位相を示す波形図である。 他のサンプリングクロック位相生成回路の例を示す回路図である。 さらに他のサンプリングクロック位相生成回路の例を示す回路図である。 サンプリングクロック位相生成回路を含むアナログ／デジタルコンバータのブロック図である。

図１は、これに限定されることはないが、本発明の動作環境を説明するのに有用なインターフェース集積回路である。本発明は、任意の集積回路（ＩＣ）、またはアナログ／デジタルコンバータを含むマルチチップＩＣパッケージ又はハイブリッドＩＣパッケージのような互いに近接して一体化された回路において実施することができ、ここでは、予測不可能な雑音干渉(noise interference)がアナログ／デジタル性能に影響を及ぼす場合がある。他の例としては、２例を挙げると、マルチメディア処理、マルチチャネルデジタル音声処理／編集ＩＣおよびシステム用のマルチプロセッサＩＣがある。

図１は、マルチプラットフォーム・テレビジョンシステム用のインターフェースＩＣまたはリンクＩＣを示す。このＩＣは、種々のフォーマットで受信した複数のテレビジョン信号を同時にデジタル処理するように構成される。各プロセッサは破線で囲まれている。破線１０で囲まれた回路は、デジタル直接衛星放送信号を処理するように構成される。この回路は、衛星チューナからの直交信号を処理するための２つのアナログ／デジタルコンバータと、デジタル復調器と、誤り訂正回路とを備える。これらの素子は、例えば１８ＭＨｚ、５４ＭＨｚおよび２７ＭＨｚクロック信号のような異なる刻時信号(clocking signal)を必要とする場合がある。

破線２０で囲まれた第２の処理ブロックは、Ｇｒａｎｄ Ａｌｌｉａｎｃｅプロトコルに従って伝送される高精細デジタル信号を受信し、処理する。この回路は、少なくとも１つのアナログ／デジタルコンバータと、デジタル復調器と、等化器(equalizer)／位相追跡器(phase tracker)と、誤り訂正回路とを備える。これらの素子は、例えば１０８ＭＨｚ、５４ＭＨｚおよび１８ＭＨｚクロック信号のような異なる刻時信号を必要とする場合がある。

第３には、ＩＣは、破線３０により囲まれるＮＴＳＣ信号プロセッサを含む。この回路は少なくとも２つのアナログ／デジタルコンバータと、フィルタ回路と、デジタルカラー復号器とを備える。これらの素子は、例えば１８ＭＨｚ、３６ＭＨｚおよび２７ＭＨｚクロック信号のような異なる刻時信号を必要とする場合がある。

名目上、各刻時信号は、マスタクロック信号を作り出すための位相ロックループと、そのマスタクロック信号に応答して種々の周波数の複数のクロック信号を供給するジェネレータとを含む共通クロック生成回路により与えられる。例示的なＩＣでは、マスタクロックは１０８ＭＨｚであり、別のクロック信号は１８、２７、３６および５４ＭＨｚである。図２はこれらのクロック信号の例示的なタイミング関係を示す。これらの特定のクロック信号は互いに位相ロックしており、全て単に９ＭＨｚの倍数である。例示されたものとは著しく異なる複数のクロック信号を類似の、または異なるＩＣに用いることもでき、その場合にも本発明を適用できることは理解される。

各回路において、各アナログ／デジタルコンバータは関連する処理回路に名目上隣接しており、その結果関連する回路からのクロック信号干渉(clock signal interference)の影響を受け易くなる。さらに各アナログ／デジタルコンバータは、ＩＣ基板および電源の相互接続を介して結合されるクロック信号干渉も受け易い。各アナログ／デジタルコンバータは、ＩＣ上の相対的な位置に起因して、異なるクロック干渉を同様に受け易く、その干渉は予測不可能なものである。

図３は、本発明により解決される問題を説明したものである。図３では、上中下段に波形が存在する。上段の波形は、クロック信号と同じ周波数でサンプルを処理するアナログ／デジタルコンバータの近くにあるクロック信号を示している。中段の波形は、上段の波形により表されるクロック信号からアナログ／デジタルコンバータに及ぼされる干渉雑音電力(interference noise power)を示している。例示される雑音電力は代表的なもののみであり、異なる形状および振幅をとる場合もある。

下段の波形は、コンバータに印加されるサンプリングクロック信号のために最適なサンプリング位相を表す。この例では、アナログ／デジタルコンバータのサンプリングは、サンプリングクロック、すなわち下段の波形の立ち上がり遷移で開始され、立ち下がり遷移が生じるまで継続する。サンプリング位相は、この時間間隔中の全てにおいてクロック雑音干渉が生じないように選択されることが好ましい。図示されている最適なサンプリング位相は任意的に選択されたもので、例示のみを目的としているが、アナログ／デジタル回路設計の当業者は、あらゆる干渉雑音が除去された後にサンプリングを行うべきであることを理解できる。種々のタイプのアナログ／デジタルコンバータは、サンプリングクロック位相およびクロック干渉の発生に関して、異なる応答をする。しかしながら、各タイプのアナログ／デジタルコンバータについて、最適なクロック位相が存在する。

与えられたシステムが単一の干渉クロックを有する場合、単一のアナログ／デジタルコンバータの最適なサンプリング位相を正確に予測し、生成することができる。ここで、複数の刻時信号により駆動される複数の関連するデジタル回路を備えるＩＣ上に位置するアナログ／デジタルコンバータについて検討してみる。例示的なクロック波形およびそのようなシステムで生じ得る例示的な干渉性クロック雑音が図４の波形に示されている。「ノイズ」として示される波形は、図４に示されている全てのクロック信号の立ち上がり遷移により生成される、潜在的な雑音干渉(potential noise interference)を示す。ある集積回路上において、任意の位置における干渉雑音は、クロック信号の結合機構、および各アナログ／デジタルコンバータに対する信号源の相対的な位置に応じて、それぞれの信号源ごとに異なる。図４では、雑音波形の直ぐ下側の波形は、利用可能な最適なサンプリングクロック波形を示しており、他のクロックに対するその位相は不定(uncertain)である。

一般に、アナログ／デジタルコンバータの性能を妨げるクロック雑音の大きさまたは電力を予測することはできない。しかしながら本発明者は、干渉雑音(interfering noise)の予測不可能性にもかかわらず、コンバータが動作すべき最適なサンプリング間隔（インターバル）があることを確認している。この間隔は、トライアルアンドエラーにより決定できる。あるいは、自動的に決定することもできる。自動較正(calibration)モードでは、１つまたは複数の所定の入力値がアナログ／デジタルコンバータに供給される。そして、各入力値に対して図５に示されるクロック位相のような複数のサンプリング位相が、コンバータを動作させるために用いられる。コンバータ出力サンプルにより誤りが測定される。最小の出力誤りを生じるクロック位相が、最適なサンプリング位相を有するクロック信号として選択される。

アナログ／デジタルコンバータにサンプリングクロック信号として供給するために、複数のクロック位相を生成するための回路を図６および図７に示す。図６は、等しい増分ずつ遅れた且つマスタクロックと同期している種々のサンプリングクロック位相を作り出すための回路を示している。この回路では、サンプリングクロックはタップ付き遅延線の入力部またはシフトレジスタ４０の入力部に加えられている。シフトレジスタ４０は、カスケード接続されたＤ型（または他のタイプ、例えばＲＳ型）フリップフロップを含む。シフトレジスタ４０は、サンプリングクロック周波数より高い周波数のマスタクロック信号によりクロックされる。サンプリングクロックは、マスタクロックＦｃの周波数ｆｃ、すなわち１／ｆｃの増分により定義される間隔だけ順次遅れて各タップに現れる。

図５は、図６のシステムから導き出される複数の可能なサンプリングクロック出力位相を示す。サンプリングクロック位相の数および増分は設計的事項である。

シフトレジスタ４０の出力タップは、Ｎ＋１対１マルチプレクサ４２の入力端に接続される。マルチプレクサ４２は、制御入力Ｃに加えられる制御信号に応答して、タップの１つからその出力端に信号を出力する。制御信号はユーザにより生成されるか、あるいは、上述した自動較正アルゴリズムを介して生成される。

図７は、順次遅延したサンプリングクロック位相を生成するための別の回路のブロック図である。この回路は、増幅器（またはインバータ回路であってもよい）のようなカスケード接続されたアナログ遅延回路からなるタップ付きアナログ遅延線５０を備える。この例では、各増幅器により与えられる遅延量は比較的小さくてもよく（ナノ秒のオーダ）、それは増幅器の固有の遅延量に相当する。こうしてサンプリングクロック位相は、比較的細かい刻み(fine vernier)で生成することができる。当然ではあるが、各遅延量は、回路素子を適当に選択することにより、比較的長い間隔で生成することもできる。遅延線のタップは、Ｍ＋１対１マルチプレクサ５２の入力接続部に接続される。マルチプレクサ５２は、制御入力端Ｃに印加される制御信号に応答して、タップの１つからその出力接続部に信号を供給する。制御信号はユーザにより生成されるか、あるいは上述した自動較正アルゴリズムを介して生成される。

さらに別の実施形態では、アナログ位相シフト回路（５０、５２）の入力部がデジタル位相シフト回路（４０、４２）の出力部に接続され、アナログマルチプレクサ５２から出力サンプリングクロックを取り出すこともできる。デジタルシフタ（４０、４２）では粗い位相調整が行われ、アナログシフタ（５０、５２）では細かい位相調整を行うことができる。

遅延線およびマルチプレクサ、またはカウンタおよび論理デバイス、またはプログラマブル論理アレイデバイス等を用いた多くの別のクロック位相調整回路がある。特定タイプの選択は主に、ＩＣ製造技術および設計者の好みに依存する。

図８は、例えば図６または図７のいずれかのように構成することができる位相シフタ８５により作り出されるサンプリングクロック位相を有するアナログ／デジタルコンバータ８０を備えたＡＤＣシステムを示す。位相シフタ８５は、１８ＭＨｚ論理クロック信号に応答し、そこからサンプリングクロックを生成する。アナログ／デジタルコンバータ８０からのデジタル出力は、マルチプレクサ８２の第１の入力端に直接的に接続されるほか、Ｄフリップフロップを介してマルチプレクサの第２の入力端に接続される。マルチプレクサ８２の出力は、論理クロックに同期させるために、さらに別のＤフリップフロップ８３に入力される。フリップフロップ８３は１８ＭＨｚクロック信号によりクロックされ、フリップフロップ８１は１８ＭＨｚクロック信号のコンプリメント信号によりクロックされる。マルチプレクサ８２は、Ｉ２Ｃバス上に供給される制御信号 delay_ADC_output（遅延＿ＡＤＣ＿出力）により静的に制御される。

フリップフロップ８１およびマルチプレクサ８２はクロック転送(transfer)回路を形成する。この回路は、比較的大きく位相シフトされたサンプリング信号を用いるために必要な場合がある。アナログ／デジタルコンバータの出力が時間的に１８ＭＨｚ論理クロックの立ち上がりエッジ近くで変化するように、サンプリング位相が選択された場合、制御信号 delay_ADC_output（遅延＿ＡＤＣ＿出力）は、フリップフロップ８１を介してその出力がアナログ／デジタルコンバータに接続されるようにマルチプレクサを設定する。これは、アナログ／デジタルコンバータ出力と１８ＭＨｚ論理クロックとの間の半サイクルのタイミングマージンを与える。

別の実施形態として、選択されたサンプリングクロック位相について、アナログ／デジタルコンバータの出力が１８ＭＨｚ論理クロックの立ち下がりエッジ近くで変化するように選択された場合には、制御信号 delay_ADC_output（遅延＿ＡＤＣ＿出力）に著しくタイミング不良(timing misalignment)が生じないように、その出力をアナログ／デジタルコンバータに直接接続するようにマルチプレクサを制御する。

マルチプレクサの制御信号 delay_ADC_output（遅延＿ＡＤＣ＿出力）は、サンプリングクロック位相選択と同時に確立され、サンプリング位相選択が動的に変化していなければ、比較的静的な状態を維持する。後者の場合、制御信号 delay_ADC_output（遅延＿ＡＤＣ＿出力）は動的にも変更されるようにしなければならない。

１０、２０、３０ 処理回路
４０、５０ シフトレジスタ
４２、５２ マルチプレクサ
８０ アナログ／デジタルコンバータ
８１ フリップフロップ
８２ マルチプレクサ
８３ フリップフロップ
８４ インバータ
８５ クロック位相シフタ

Claims (1)

1. デジタル回路において、アナログ／デジタルコンバータ（ＡＤＣ）と、複数のクロック信号に応答する処理回路とを備え、さらに、前記アナログ／デジタルコンバータを動作させるＡＤＣクロック信号を駆動する装置であって、
   クロック信号の信号源と、
   前記信号源に結合され、前記複数のクロック信号の少なくとも１つの位相に対して、前記信号源からの前記クロック信号の位相を調整して前記ＡＤＣクロック信号を生成する位相制御回路と、
   前記ＡＤＣクロック信号を接続して前記アナログ／デジタルコンバータを動作させる手段と、
   を備える、前記装置。
   

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