CN1187900C - 具有可调模数转换器时钟相位的系统 - Google Patents

Abstract

一种模数转换器(80)，在存在时钟噪音干扰的情况下其具有增强的性能。它包括使转换器能够在相对于干扰噪声最佳的采样时间间隔内工作的采样时钟相位选择电路。该选择电路包括用于产生多个采样时钟相位的装置、和接纳所说多个相位来选择最佳时钟相位的一个多路复用器。

Description

具有可调模数转换器时钟相位的系统

本发明涉及时钟控制模数转换器，更具体地说，涉及对具有多个不同时钟信号的IC上的模拟-数字转换器的时钟信号进行定相。

包括多个模数转换器(ADC′s)的数字处理集成电路(DSP)变得常见。DSP常常具有多个功能元件，各个元件以不同频率进行时钟控制，尽管ADC可以以同样的频率进行时钟控制。各个ADC与不同的功能元件的相对接近会有害地影响ADC的性能。已经知道，时钟控制信号或者通过硅基片或者经由辐射从功能元件或时钟总线耦合到ADC，这将会导致ADC性能的降低，尤其是如果接近其最大转换速率来运行ADC。

包括多个ADC的DSP的例子是多标准接口电路，其利用共用电路元件对不同格式的信号进行调节处理。特定的例子是电视信号接口，其对来自不同信号源的信号进行调节以进行数字处理和显示。这种接口可以同时接收来自广播接收机调谐器的NTSC信号、来自卫星或电缆盒的模拟电视信号分量、来自其它调谐器的数字广播残留边带VSB(vestigial sideband)信号等。通常，所有的信号都以同样的采样率从模拟形式转换为数字形式，并且分别施加到显示电路所应用的处理元件上。在数字VSB信号情况下，处理将包括数字解压缩。

根据各个信号格式，对相应的所转换信号执行不同的信号处理。能够以不同的时钟控制速率完成多种处理功能。具有代表性的是，将用于转换特定格式信号的ADC定位于接近施加了转换信号的处理元件。根据在处理元件中所利用的时钟频率和处理元件与ADC的相对接近，ADC的性能或多或少地会受到影响。

通常，在ADC转换过程中不同的时钟控制信号导致电子噪音，这将又影响转换速度、精度和线性。在模拟或模拟数字电路系统中减少时钟信号的影响或数字化所导致的噪音是重要的。

在混合模拟数字集成电路系统中，已经知道可以通过预防措施来将由时钟耦合所导致的数字干扰的影响减小到最小。这些措施包括在各处理元件的周围制造绝缘防护环，并且为不同的处理元件提供独立的电源总线。其它技术包括使用不同处理元件，这些处理元件可以布置成减小不希望出现的共模信号。

通过产生可变相位的ADC时钟控制信号，并且选择最佳的一个时钟相位用于ADC，可以增强包括多个处理元件和多个相关的不同频率的时钟信号的电路上的各个ADC的性能。

图1是包括多个ADC的接口电路的方框图，并且其对于描述本发明是有用的；

图2是通过示例来说明可以为图1中电路所使用的时钟控制信号的波形图；

图3是用于部分说明模数转换器干扰时序的波形图；

图4是用于部分说明可能由多个时钟施加到模数转换器的时钟噪音干扰的波形图；

图5是可从其中选择最佳的采样时钟相位的典型时钟相位的波形图；

图6和7表示另一示例性采样时钟相位发生电路；和

图8是包括采样时钟相位发生电路的模数转换器。

图1用于定义本发明环境的接口集成电路，但不是限制性的。本发明可以应用于一些集成电路(IC)或诸如多芯片IC组件或混合IC组件等包含有模数转换器的其它密集封装的电路，其中不可预知的噪音干扰可能影响模数转换的性能。其它的示例可以包括用于命名为联接器的用于多媒体处理的多处理器IC、多通道数字音频处理/编辑IC和系统。

图1说明用于多平台电视系统的接口或链接IC。将该IC配置成同时对多个以不同格式接收的电视信号进行数字处理。用虚线限定各个处理器。将由虚线10所限定的电路系统设定为处理数字直播卫星信号。该电路系统包括两个用于处理来自卫星调谐器正交信号的模数转换器、一个数字解调器和纠错电路。这些元件可能需要例如18MHz、54MHz和27MHz时钟信号等不同的时钟控制信号。

由虚线20所限定的第二个处理方框接收和处理诸如可以根据大联盟(Grand Alliance)协议所发射的高分辨率数字信号。该电路系统包括至少一个模数转换器、一个数字解调器、一个均衡器/相位跟踪器以及纠错电路。这些元件可能需要例如108MHz、54MHz和18MHz时钟信号等不同的时钟控制信号。

第三，IC包括由虚线30所限定的NTSC信号处理器。该电路包括至少两个模数转换器、滤波器电路、数字色彩解码器。这些元件可能需要例如18MHz、36MHz和27MHz时钟信号等不同的时钟控制信号。

通常，各个时钟控制信号由共用时钟发生电路系统所提供，该共用时钟产生电路包括产生主时钟信号的锁相环路和发生器，该发生器响应主时钟信号，用于以不同频率提供多个时钟信号。在示例性IC中，主时钟是在108MHz，并且其它时钟信号在18、27、36和54MHz。图2说明这些时钟信号的示例性时序关系。将这些特定时钟信号相互锁定相位，并且其都是9MHz的简单倍数。可以理解，在相同或不同的IC中，可利用与这些所说明的有较大区别的多个时钟信号，并且其中也应用了本发明。

在每个电路中，各个模数转换器通常将接近与其相应的处理电路，并因此易受来自相应处理电路时钟信号干扰的影响。此外，由于其在IC上的相对位置，各个模数转换器将易受经IC衬底和电源互连耦合产生的时钟信号干扰的影响。每一个模数转换器很可能容易受不同时钟干扰的影响，并且这种干扰是不可预知的。

为理解由本发明所解决的问题，参照图3。在图3中，有顶部、中间和底部波形。顶部波形用于表示在模数转换器附近的时钟信号，该模数转换器以同样频率的时钟信号处理样本。中间波形用于表示由模数转换器从顶部波形所表示的时钟信号所导致的干扰噪音功率。图示的噪音功率仅是代表性的，并且可能会有不同的形式和振幅。

较低的波形表示用于转换器的采样时钟信号最佳的采样相位。在这个示例中，假设模数转换器的采样从采样时钟正向过渡部分，即底部波形开始，一直持续到负向过渡部分。最好是，这样选择采样相位，使得在整个间隔期间不出现时钟噪声干扰。所表示的最佳采样相位是任意所选择的并且仅是示范性的，但是在模数转换设计领域中的技术人员可以理解采样必须发生在一些干扰噪音减弱之后。考虑到采样时钟相位和时钟干扰的出现，不同类型的模数转换器将产生不同的响应。但是，对于每一种类型的模数转换器都有一个最佳的时钟控制相位。

如果所给出的系统有单个干扰时钟，就可能精确预测和产生单个模数转换器最佳的采样相位。但是考虑到模数转换器设置在IC上的情况，IC具有由多个时钟控制信号驱动的相应数字电路。在图4的波形中所表示的是该系统的示例性时钟波形和可能的示例性干扰时钟信号。噪音(NOISE)所表示的波形表示通过如图4所示的所有时钟信号的正转换所产生的潜在噪音干扰可以理解的是，在集成电路上，根据时钟信号耦合机制以及信号源相对于相应模数转换器位置的不同，在任意位置上的干扰噪音对不同的信号源是不同的。在图4中，恰好在噪音波形下面的波形表示的是可能的最佳采样时钟，相对于其它时钟信号，其相位是不确定的。

通常，预见干扰模数转换器性能的时钟噪音的大小和功率是不可能的但是，发明人已经确定，尽管噪音信号的不可预知，但存在一个转换器应在其中工作的最佳的采样间隔。该间隔可以通过试错法来确定，或可以自动确定。在自动校准模式中，将一个或多个预定的输入值施加到模数转换器上，并且对于每个输入值，将诸如图5所示时钟相位的多个采样时钟相位用于操作转换器。测量转换器输出样本，以确定误差。选择产生最小输出误差的时钟相位作为具有最佳采样相位的时钟信号。

用于产生多个时钟相位和将采样时钟信号用于模数转换器的采样时钟信号的电路系统如图6和图7所示。图6表示用于产生多种采样时钟相位的电路系统，这些采样时钟相位滞后相同的增量并且与主时钟同步。在这个电路中，将采样时钟应用到带抽头的延迟线或移位寄存器40的输入端，其可能包括级联的D型(或其它型，例如RS)触发器。利用其频率比采样时钟频率高的主时钟信号对寄存器40进行时钟控制。各个抽头上出现的采样时钟连续地延迟由主时钟F_c的频率f_c，即1/f_c的增量所限定的间隔。

图5用于说明从图6所示系统所得到的多个可能的采样时钟输出相位。采样时钟相位的数量和增量只是设计选择的问题。

将寄存器40的输出抽头应用到N+1到1多路复用器42的输入连接部分。响应施加到其控制输入端C的控制信号，多路复用器42将来自一个抽头的信号耦合给其输出电路。控制信号可以由用户产生，或者可以通过如上所述的自动校准算法产生。

图7是用于产生连续延迟的采样时钟相位的另一电路系统的方框图。该电路包括诸如放大器的级联模拟延迟电路(或者它们可以是反相器电路)的带抽头的模拟延迟线50。在这种情况下，由各自放大器所提供的延迟可能是相对短(纳秒量级)，并且与放大器固有延迟一致。因此，采样时钟相位可以通过相对精密的微调产生。当然各个延迟还可以通过适当选择电路元件以相对较长的间隔产生。将延迟线的抽头连接到M+1到1多路复用器52的输入连接部分。响应施加到其控制输入端C的控制信号，多路复用器52将来自一个抽头的信号耦合给其输出连接部分。控制信号可以由用户产生，或者可以通过如上所述的自动校准算法产生。

在另一个实施例中，可以将模拟移相电路50、52的输入端与数字的移相电路40、42的输出端连接，并且输出的采样时钟信号是从模拟多路复用器52获得的。在数字移相器40、42中执行相位粗调整，而在模拟移相器50、52中完成相位精调整。

有许多利用延迟线和多路复用器、或计数器和逻辑器件、或可编程逻辑阵列器件等可供选择的时钟相位调节电路。将主要根据IC制作技术和设计者的偏爱来选择特定的类型。

图8表示包括具有由相位移相器85所产生的采样时钟相位的模数转换器80的ADC系统，其可能是例如由图6或7的电路所构成。移相器85响应18MHz的逻辑时钟信号，并且由此产生采样时钟。来自模数转换器80的数字输出直接传送到多路复用器82的第一个输入端，并且通过D型触发器传送到多路复用器的第二个输入端。将多路复用器的输出施加到另一个D型触发器83，以达到与逻辑时钟同步的目的。利用18MHz的时钟信号对触发器83进行时钟控制，并且利用18MHz时钟信号的补信号对触发器81进行时钟控制。通过可以在I2C总线上所提供的控制信号delay_ADC_output对多路复用器进行静态控制。

触发器81和多路复用器82构成时钟转换电路。由于利用比较大的移相采样信号，该电路系统是必需的。如果所选择的采样相位使得在邻近18MHz逻辑时钟上升沿时模数转换器的输出改变，所说delay_ADC_control信号将多路复用器设置为将其输出端经由触发器81连接到模数转换器。这将在模数转换器输出和18MHz逻辑之间提供半周期的定时边界。可供选择的是，如果所选择的采样时钟相位使得在邻近18MHz逻辑时钟下降沿时模数转换器的输出改变，则所说delay_ADC_control信号将多路复用器设置为将其输出端直接耦合到模数转换器，因为不存在有意义的时序偏差。

利用采样时钟相位的选择同时形成多路复用器delay_ADC_output控制信号并且其将保持相对静态，除非采样相位选择是动态变化的。在后一种情况中，也必须动态改变delay_ADC_output控制信号。

Claims (12)

1.在包含模数转换器和响应时钟控制信号的处理电路的数字电路设备中、用于得到操作所述模数转换器的时钟信号的装置，包括：

一个时钟信号源；

与所述信号源连接的相位控制电路(85)，用于提供选定相位的时钟信号，该相位控制电路包括：

串入并出延迟线，连接到所述时钟信号源，并具有多个输出端，每个连续的输出端提供不同定时相位的输入信号；和

多路复用器(42)，具有连接到所述延迟线的并行输出端的相应并行输入端、连接到所述模数转换器用于提供调整相位的所述时钟信号的输出端和用于施加相位选择信号的控制输入端。

2.如权利要求1所述的装置，其中所述多路复用器的控制输入端连接到用于从控制器接收控制信号的I2C总线。

3.如权利要求1所述的装置，其中还包括：

延迟寄存器(40)，用于从所述模数转换器接收数字样本；和

选择器开关，用于选择来自所述模数转换器的数字样本、或者来自连接到所述模数转换器的延迟寄存器的延迟样本。

4.如权利要求3所述的装置，其中所述选择器开关由I2C总线控制。

5.在包括多个模数转换器、耦合到各个所述转换器的输出端的多个处理电路及用于多个不同频率时钟信号的相互连接部分的集成电路中、用于得到操作至少一个所述模数转换器的时钟信号的装置，包括：

一个模数时钟信号源；

与所述信号源相连的相位控制电路(85)，用于提供选定相位的时钟信号，包括：

串入并出延迟线，连接到所述信号源并具有多个输出端，每个连续的输出端提供不同定时相位的输入信号；和

多路复用器，具有分别连接到所述延迟线的并行输出端的并行输入端、连接到所述模数转换器的输出端、和控制输入端。

6.如权利要求5所述的装置，其中所述多路复用器的控制端与I2C总线相连，用于接收来自控制器的控制信号。

7.如权利要求5所述的装置，其中所述延迟线是时钟控制移位寄存器。

8.如权利要求5所述的装置，其中所述延迟线是模拟延迟线。

9.如权利要求5所述的装置，包括用于每个所述模数转换器的时钟相位控制电路。

10.如权利要求5所述的装置，还包括：

延迟寄存器，用于从所述的至少一个所述模数转换器中接收数字样本；和

选择器开关，用于选择来自所述的至少一个所述模数转换器中的数字样本、或者来自所述延迟寄存器中的延迟样本。

11.如权利要求9所述的装置，其中每个模数转换器包括：

延迟寄存器，用于从每个所述的模数转换器中接收数字样本；和

选择器开关，用于选择来自各个所述的每个模数转换器的数字样本、或者来自连接到所述模数转换器的延迟寄存器的延迟样本。

12.如权利要求11所述的装置，其特征在于所述选择器开关由I2C总线所控制。

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