JP2805776B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JP2805776B2 JP2805776B2 JP63291607A JP29160788A JP2805776B2 JP 2805776 B2 JP2805776 B2 JP 2805776B2 JP 63291607 A JP63291607 A JP 63291607A JP 29160788 A JP29160788 A JP 29160788A JP 2805776 B2 JP2805776 B2 JP 2805776B2
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- JP
- Japan
- Prior art keywords
- clock
- conversion
- circuit
- delay
- noise
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D変換器に関し、特に半導体集積回路技術
を用いて大規模な制御回路（例えば４ビットや８ビット
のマイクロコンピュータ等）と同一基板に集積化したA/
D変換器に関するものである。
を用いて大規模な制御回路（例えば４ビットや８ビット
のマイクロコンピュータ等）と同一基板に集積化したA/
D変換器に関するものである。
従来このようなA/D変換器を実現した例として、８入
力マルチプレクサを持った遂次比較方式を採用したA/D
変換器が実現されている。このA/D変換器の変換時間は2
6.7μsecであった。
力マルチプレクサを持った遂次比較方式を採用したA/D
変換器が実現されている。このA/D変換器の変換時間は2
6.7μsecであった。
上述した従来のA/D変換器はプロセス技術の進歩に伴
ない、制御回路から発生する雑音に対し、敏感である。
どの様な雑音が発生するかの一例はとしてＹ・Tsividis
らによる“DESIGN OF MOSVLSI CIRCUITS FOR TELECOMMU
NICATIONS"R−entice−Hall Inc 1985 PP321−324にて
説明されている。８ビットの出力バッファが同時に動作
した場合、約25mAの電流が流れ、リードインダクタンス
が50nHとすると電源線に250mVの雑音が発生する。
ない、制御回路から発生する雑音に対し、敏感である。
どの様な雑音が発生するかの一例はとしてＹ・Tsividis
らによる“DESIGN OF MOSVLSI CIRCUITS FOR TELECOMMU
NICATIONS"R−entice−Hall Inc 1985 PP321−324にて
説明されている。８ビットの出力バッファが同時に動作
した場合、約25mAの電流が流れ、リードインダクタンス
が50nHとすると電源線に250mVの雑音が発生する。
このような電源雑音はプロセスのファイン化により使
用するMOSトランジスタの駆動能力が向上し、ますます
内部ゲートで大きな雑音を発生することになる。
用するMOSトランジスタの駆動能力が向上し、ますます
内部ゲートで大きな雑音を発生することになる。
従来は、この電源雑音に対し、電源配線を制御回路
（マイクロコンピュータ）とA/D変換器を分離して相互
干渉を防ぐ方法や、基板電位・ウェル電位を低インピー
ダンスで終端して雑音が誘導するのを防ぐ方法、全差動
構成を採用する方法などが考えられていた。
（マイクロコンピュータ）とA/D変換器を分離して相互
干渉を防ぐ方法や、基板電位・ウェル電位を低インピー
ダンスで終端して雑音が誘導するのを防ぐ方法、全差動
構成を採用する方法などが考えられていた。
しかしながらクロック速度の高速化に伴ない、耐雑音
性劣化、集積規模の増大に伴う雑音発生量の増加等の問
題点を有していた。
性劣化、集積規模の増大に伴う雑音発生量の増加等の問
題点を有していた。
本発明のA/D変換器は、クロック端子と、前記クロッ
ク端子に供給されたクロックを遅延し、複数の遅延クロ
ックを生成するクロック遅延回路と、前記クロック遅延
回路から出力されたA/D動作クロックに基づきアナログ
信号をディジタル信号にA/D変換するA/D変換回路とを備
え、前記アナログ信号を所定の固定電位に設定し、前記
固定電位のA/D変換を行い、そのA/D変換時に発生する雑
音量を検出し、その雑音量が最小となるA/D変換動作ク
ロックを前記クロック及び前記複数の遅延クロックの中
から選択することを特徴とする。
ク端子に供給されたクロックを遅延し、複数の遅延クロ
ックを生成するクロック遅延回路と、前記クロック遅延
回路から出力されたA/D動作クロックに基づきアナログ
信号をディジタル信号にA/D変換するA/D変換回路とを備
え、前記アナログ信号を所定の固定電位に設定し、前記
固定電位のA/D変換を行い、そのA/D変換時に発生する雑
音量を検出し、その雑音量が最小となるA/D変換動作ク
ロックを前記クロック及び前記複数の遅延クロックの中
から選択することを特徴とする。
また、本発明のA/D変換器は、クロック入力端子と、
前記クロック入力端子に供給されるクロックを遅延して
複数の遅延クロックを生成し、前記クロック及び前記複
数の遅延クロックの中からA/D駆動クロックとして選択
出力する遅延回路と、前記A/D動作クロックに基づきA/D
変換を行うA/D変換回路とを有することを特徴とする。
前記クロック入力端子に供給されるクロックを遅延して
複数の遅延クロックを生成し、前記クロック及び前記複
数の遅延クロックの中からA/D駆動クロックとして選択
出力する遅延回路と、前記A/D動作クロックに基づきA/D
変換を行うA/D変換回路とを有することを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック等価回路説明図である。
は本発明の一実施例のブロック等価回路説明図である。
アナログ入力端子１は制御回路４の中にアナログマル
チプレクサ（図示せず）が設けてある場合は複数端子に
なる。ディジタル入出力端子２は代表して表わしたもの
であり、ディジタル入力端子およびディジタル出力端子
を含んだ複数端子を表わし、制御回路４へのディジタル
信号の入出力に用いられる。クロック端子３は制御回路
４の動作クロックとして用いられ、クロック遅延回路６
を介してA/D変換回路７へA/D動作クロック８として供給
される。
チプレクサ（図示せず）が設けてある場合は複数端子に
なる。ディジタル入出力端子２は代表して表わしたもの
であり、ディジタル入力端子およびディジタル出力端子
を含んだ複数端子を表わし、制御回路４へのディジタル
信号の入出力に用いられる。クロック端子３は制御回路
４の動作クロックとして用いられ、クロック遅延回路６
を介してA/D変換回路７へA/D動作クロック８として供給
される。
A/D変換回路７は制御回路４の中でアナログマルチプ
レクサ（図示せず）選択されアナログ入力９からアナロ
グ信号が入力される。A/D変換回路７の動作制御は制御
信号10で行なわれ、A/D変換されたディジタル信号はデ
ィジタル出力11から制御回路４へ出力され、必要に応じ
てディジタル入出力端子２からA/D変換器の外部に出力
される。
レクサ（図示せず）選択されアナログ入力９からアナロ
グ信号が入力される。A/D変換回路７の動作制御は制御
信号10で行なわれ、A/D変換されたディジタル信号はデ
ィジタル出力11から制御回路４へ出力され、必要に応じ
てディジタル入出力端子２からA/D変換器の外部に出力
される。
雑音検出回路５は雑音検出期間において雑音レベルが
最小となるクロック遅延回路の遅延量を検出・記憶する
機能を有する。
最小となるクロック遅延回路の遅延量を検出・記憶する
機能を有する。
第１図のA/D変換器は以下のように動作する。
A/D変換命令が制御回路４に入力される。
制御回路４の中でA/D変換回路７のアナログ入力を
接地電位に接続する。
接地電位に接続する。
クロック遅延回路６の遅延量をＡに設定する。
A/D変換回路７の変換結果をディジタル出力11から
制御回路４へ出力し雑音検出回路５に記憶する。
制御回路４へ出力し雑音検出回路５に記憶する。
クロック遅延回路６の遅延量をB,C…に設定し，
を繰返す。
を繰返す。
クロック遅延回路６の遅延量が全て完了すると、雑
音検出回路５に記憶したA/D変換の雑音量が最小となっ
た遅延量を検出する。
音検出回路５に記憶したA/D変換の雑音量が最小となっ
た遅延量を検出する。
クロック遅延回路６の遅延量を雑音最小としてA/D
変換動作を開始する。
変換動作を開始する。
このようにA/D変換動作を開始する前に雑音検出期間
において雑音が最小となるA/D変換動作を開始する前に
雑音検出期間において雑音が最小となるA/D動作クロッ
ク８がA/D変換回路７に供給されて動作させることが出
来る。
において雑音が最小となるA/D変換動作を開始する前に
雑音検出期間において雑音が最小となるA/D動作クロッ
ク８がA/D変換回路７に供給されて動作させることが出
来る。
なお、一般的に良く用いられるクロック遅延回路の等
価回路説明図を第２図に示す。動作クロックは入力21か
ら入力される。遅延回路23はインバータ２段で構成さ
れ、それぞれの出力にトランスファーゲート24を設けた
例である。例えばインバータの遅延量が１段当り2nsと
すると0ns,4ns,8ns,16nsの遅延量が選択可能である。ま
た、段数は何段でも可能であり所要の遅延ステップ，遅
延範囲が選択できる。更に、A/D動作クロック８の配線
が長い時にはトランスファーゲートの後段にバッファを
設けるのが好ましい。
価回路説明図を第２図に示す。動作クロックは入力21か
ら入力される。遅延回路23はインバータ２段で構成さ
れ、それぞれの出力にトランスファーゲート24を設けた
例である。例えばインバータの遅延量が１段当り2nsと
すると0ns,4ns,8ns,16nsの遅延量が選択可能である。ま
た、段数は何段でも可能であり所要の遅延ステップ，遅
延範囲が選択できる。更に、A/D動作クロック８の配線
が長い時にはトランスファーゲートの後段にバッファを
設けるのが好ましい。
第３図は本発明の他の実施例のブロック等価回路説明
図である。
図である。
本実施例は本発明の一実施例において雑音検出回路５
を変更したものである。
を変更したものである。
第１図の実施例において雑音検出期間において最適な
遅延量を検出すると、直後に遅延量を選択してA/D変換
動作を開始した。
遅延量を検出すると、直後に遅延量を選択してA/D変換
動作を開始した。
第３図の実施例においては第３図の構成とし、ディジ
タル出力を４面のレジスタ群33,34,35および36に記憶す
る。これは遅延量が第２図で説明した４種類の場合の例
であり、遅延量の種類が増加したときはその種類だけ用
意するものである。
タル出力を４面のレジスタ群33,34,35および36に記憶す
る。これは遅延量が第２図で説明した４種類の場合の例
であり、遅延量の種類が増加したときはその種類だけ用
意するものである。
このように構成し、レジスタ群33,34,35および36はA/
D変換毎にそれぞれのレジスタ群の後面へ転送し、常にA
/D変換出力を３組持つ構成とする。このようにしてレジ
スタ群33,34,35および36の和をとって雑音量の最小とな
る遅延量を決定することが可能となる。このように雑音
量の平均値で検出することが可能となるので、インパル
ス雑音に対して耐雑音性が強化できる。
D変換毎にそれぞれのレジスタ群の後面へ転送し、常にA
/D変換出力を３組持つ構成とする。このようにしてレジ
スタ群33,34,35および36の和をとって雑音量の最小とな
る遅延量を決定することが可能となる。このように雑音
量の平均値で検出することが可能となるので、インパル
ス雑音に対して耐雑音性が強化できる。
また、ある種の応用では平均値検出でなく、３値のピ
ーク値で判定することも有効になり、この時は検出回路
の簡単な変更で実現できる。
ーク値で判定することも有効になり、この時は検出回路
の簡単な変更で実現できる。
以上説明したように本発明はA/D変換の前に制御回
路，クロック遅延回路および雑音検出回路からなる雑音
検出期間を設けることにより、大規模な制御回路や出力
バッファから生ずる電源雑音の影響を最小とした精度の
優れたA/D変換器が提供できる効果がある。
路，クロック遅延回路および雑音検出回路からなる雑音
検出期間を設けることにより、大規模な制御回路や出力
バッファから生ずる電源雑音の影響を最小とした精度の
優れたA/D変換器が提供できる効果がある。
第１図は本発明の一実施例のブロック等価回路説明図、
第２図はクロック遅延回路の等価回路説明図、第３図は
本発明の実施例２のブロック等価回路説明図をそれぞれ
示す。 １……アナログ入力端子、２……ディジタル入出力端
子、３……クロック端子、４……制御回路、５……雑音
検出回路、６……クロック遅延回路、７……A/D変換回
路、８……A/D動作クロック、９……アナログ入力、10
……制御信号、11……ディジタル出力、21……入力、22
……出力、23……遅延回路、24……トランスファーゲー
ト、31……ディジタル出力、32……マルチプレクサ、3
3,34,35,36……レジスタ群。
第２図はクロック遅延回路の等価回路説明図、第３図は
本発明の実施例２のブロック等価回路説明図をそれぞれ
示す。 １……アナログ入力端子、２……ディジタル入出力端
子、３……クロック端子、４……制御回路、５……雑音
検出回路、６……クロック遅延回路、７……A/D変換回
路、８……A/D動作クロック、９……アナログ入力、10
……制御信号、11……ディジタル出力、21……入力、22
……出力、23……遅延回路、24……トランスファーゲー
ト、31……ディジタル出力、32……マルチプレクサ、3
3,34,35,36……レジスタ群。
Claims (2)
- 【請求項１】クロック端子と、前記クロック端子に供給
されたクロックを遅延し、複数の遅延クロックを生成す
るクロック遅延回路と、前記クロック遅延回路から出力
されたA/D動作クロックに基づきアナログ信号をディジ
タル信号にA/D変換するA/D変換回路とを備え、前記アナ
ログ信号を所定の固定電位に設定し、前記固定電位のA/
D変換を行い、そのA/D変換時に発生する雑音量を検出
し、その雑音量が最小となるA/D変換動作クロックを前
記クロック及び前記複数の遅延クロックの中から選択す
ることを特徴とするA/D変換器。 - 【請求項２】クロック入力端子と、前記クロック入力端
子に供給されるクロックを遅延して複数の遅延クロック
を生成し、前記クロック及び前記複数の遅延クロックの
中からA/D駆動クロックとして選択出力する遅延回路
と、前記A/D動作クロックに基づきA/D変換を行うA/D変
換回路とを有することを特徴とするA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291607A JP2805776B2 (ja) | 1988-11-18 | 1988-11-18 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291607A JP2805776B2 (ja) | 1988-11-18 | 1988-11-18 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137015A JPH02137015A (ja) | 1990-05-25 |
| JP2805776B2 true JP2805776B2 (ja) | 1998-09-30 |
Family
ID=17771140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291607A Expired - Lifetime JP2805776B2 (ja) | 1988-11-18 | 1988-11-18 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058387A2 (en) * | 1999-06-04 | 2000-12-06 | Thomson Licensing, Inc. | System with adjustable ADC clock phase |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227221A (ja) * | 1986-03-28 | 1987-10-06 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
| US4746899A (en) * | 1986-10-07 | 1988-05-24 | Crystal Semiconductor Corporation | Method for reducing effects of electrical noise in an analog-to-digital converter |
-
1988
- 1988-11-18 JP JP63291607A patent/JP2805776B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058387A2 (en) * | 1999-06-04 | 2000-12-06 | Thomson Licensing, Inc. | System with adjustable ADC clock phase |
| EP1758252A1 (en) * | 1999-06-04 | 2007-02-28 | Thomson Licensing | Digital circuit apparatus with adjustable ADC clock phase |
| EP1058387B1 (en) * | 1999-06-04 | 2007-07-11 | Thomson Licensing | System with adjustable ADC clock phase |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137015A (ja) | 1990-05-25 |
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