JPH02233014A - 正負信号発生回路 - Google Patents
正負信号発生回路Info
- Publication number
- JPH02233014A JPH02233014A JP1052864A JP5286489A JPH02233014A JP H02233014 A JPH02233014 A JP H02233014A JP 1052864 A JP1052864 A JP 1052864A JP 5286489 A JP5286489 A JP 5286489A JP H02233014 A JPH02233014 A JP H02233014A
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- JP
- Japan
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- negative
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- phase
- signal
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 14
- 230000010363 phase shift Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は例えばＣＭＯＳアナグスイッチのコントロール
信号として用いる正および負信号を発生する正負信号発
生回路に関する。
信号として用いる正および負信号を発生する正負信号発
生回路に関する。
［従来の技術Ｊ
第４図はこの種の正負信号発生回路の従来例を示す。同
図において、１は逆相出カ手段を構成する１つのインバ
ータであって、人力端２からの入力信号の逆相出力信号
を出カ端３に与える。４ａ，４ｂは順相出力手段を構成
する直列接続された２つのインバータであって、人力端
２からの入力信号の順相出力信号を出力端５に与える。
図において、１は逆相出カ手段を構成する１つのインバ
ータであって、人力端２からの入力信号の逆相出力信号
を出カ端３に与える。４ａ，４ｂは順相出力手段を構成
する直列接続された２つのインバータであって、人力端
２からの入力信号の順相出力信号を出力端５に与える。
［発明が解決しようとする課題］
このように順相側および逆相側の両方にインバータを設
けるのは、そのバッファ機能にょフて、出力側の負荷の
変動等によって入カ側に悪影響を与えることを防ぐこと
ができるからであるが、一方、インバータは固有の遅延
時間を有するので、順相側は２つのインバータ分の遅延
時間および逆相側は１つのインバータ分の遅延時間があ
ることになり、したがって、両者間でインバータ１個分
の位相ずれが生じてしまう。この位相ずれはＣＭＯＳア
ナログスイッチを構成素子として用いるスイッチト．キ
ャパシタ．フィルタにおいて、フィードスルーノイズを
発生するなどの不都合を生じさせる。この位相ずれを小
さくするために、例えばインバータをサイズアップする
ことも考えられるが、そうすると回路装置全体が大型化
してしまい、好ましくないし、位相ずれはそれほど改善
されない。
けるのは、そのバッファ機能にょフて、出力側の負荷の
変動等によって入カ側に悪影響を与えることを防ぐこと
ができるからであるが、一方、インバータは固有の遅延
時間を有するので、順相側は２つのインバータ分の遅延
時間および逆相側は１つのインバータ分の遅延時間があ
ることになり、したがって、両者間でインバータ１個分
の位相ずれが生じてしまう。この位相ずれはＣＭＯＳア
ナログスイッチを構成素子として用いるスイッチト．キ
ャパシタ．フィルタにおいて、フィードスルーノイズを
発生するなどの不都合を生じさせる。この位相ずれを小
さくするために、例えばインバータをサイズアップする
ことも考えられるが、そうすると回路装置全体が大型化
してしまい、好ましくないし、位相ずれはそれほど改善
されない。
そこで本発明の目的は以上のような問題を解消し、順相
側および逆相側間で位相ずれの改善された正負信号発生
回路を提供することにある。
側および逆相側間で位相ずれの改善された正負信号発生
回路を提供することにある。
［課題を解決するための手段］
本発明は、入力信号の逆相出力を得るための１つのイン
バータからなる逆相出力手段と、入力信号の順相出力を
得るための直列接続した２つのインバータからなる順相
出力手段とを有する正負信号発生回路において、順相出
力手段にバッファを並列接続したことを特徴とする。
バータからなる逆相出力手段と、入力信号の順相出力を
得るための直列接続した２つのインバータからなる順相
出力手段とを有する正負信号発生回路において、順相出
力手段にバッファを並列接続したことを特徴とする。
［作 用］
本発明によれば、逆相側より動作時間遅れのある順相側
にバッファを並列接続することによって両者間での位相
ずれを解消する。
にバッファを並列接続することによって両者間での位相
ずれを解消する。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明一実施例のブロック図である。
同図において、１は逆相出力手段を構成する１つのイン
バータであって、入力端２からの入力信号の逆相出力信
号を出力端３に与える。４ａ，４ｂは順相出力手段を構
成する直列接続された２つのインパータであって、人力
端２からの入力信号の順相出力信号を出力端５に与える
。
バータであって、入力端２からの入力信号の逆相出力信
号を出力端３に与える。４ａ，４ｂは順相出力手段を構
成する直列接続された２つのインパータであって、人力
端２からの入力信号の順相出力信号を出力端５に与える
。
そして、本発明においては、順相出力手段に並列に１つ
のバッファ６を接続する。
のバッファ６を接続する。
インバータｌ．４ａ，４ｂの具体的回路構成の一例を第
２図Ａに、バッファ６の具体的回路構成の一例を第２図
Ｂに各々示す。同図から明らかなように、両者の動作時
間遅れは等しく、また出力も両者ともＶ。Ｄ＋ｖＳｇと
等しい。ただし、バッファ６においては、それを構成す
るＦＥＴの拡散電圧（以下αで示す）によフて、出力は
Ｖ。。−α． ＶＳＳ＋αとなる。
２図Ａに、バッファ６の具体的回路構成の一例を第２図
Ｂに各々示す。同図から明らかなように、両者の動作時
間遅れは等しく、また出力も両者ともＶ。Ｄ＋ｖＳｇと
等しい。ただし、バッファ６においては、それを構成す
るＦＥＴの拡散電圧（以下αで示す）によフて、出力は
Ｖ。。−α． ＶＳＳ＋αとなる。
したがって、第１図の構成においては、出力は、順相側
は２つのインバータ４ａ，４ｂ側におけるＶＤＤ．Ｖｓ
ｓが出力端５に得られ（したがって、バッファ６の出力
ｖ０。−α＋ｖＳｆｌ＋αは２つのインバータ４ａ，４
ｂ出力に吸収されたかたちになる）、また、逆相側はイ
ンバータ１におけるｖｏｏ．ｖｓｓが出力端３に得られ
る。一方、動作時間に関しては、順相側はバッファ６の
動作時間が支配的となるので、順相側および逆相側間で
動作時間遅れが等しくなり、したがって、両者間での位
相ずれが解消される。第３図に順相側出力端５および逆
相側出力端３の出力波形を示す。
は２つのインバータ４ａ，４ｂ側におけるＶＤＤ．Ｖｓ
ｓが出力端５に得られ（したがって、バッファ６の出力
ｖ０。−α＋ｖＳｆｌ＋αは２つのインバータ４ａ，４
ｂ出力に吸収されたかたちになる）、また、逆相側はイ
ンバータ１におけるｖｏｏ．ｖｓｓが出力端３に得られ
る。一方、動作時間に関しては、順相側はバッファ６の
動作時間が支配的となるので、順相側および逆相側間で
動作時間遅れが等しくなり、したがって、両者間での位
相ずれが解消される。第３図に順相側出力端５および逆
相側出力端３の出力波形を示す。
［発明の効果］
以上説明したように木発明によれば位相ずれの改善され
た正負信号発生回路を提供することができる。
た正負信号発生回路を提供することができる。
第１図は本発明一実施例のブロック図、第２図Ａはイン
バータの具体的構成の一例を示す図、 第２図Ｂはパッファの具体的構成の一例を示す図、 第３図は同実施例の正負出力波形を示す図、第４図は従
来の正負信号発生回路のブロック図である。 １，４ａ，４ｂ・・・インバータ、 ６・・・バッファ。 Ｖｏｏ Ｖｏｏ 第２図 第３図 第４図
バータの具体的構成の一例を示す図、 第２図Ｂはパッファの具体的構成の一例を示す図、 第３図は同実施例の正負出力波形を示す図、第４図は従
来の正負信号発生回路のブロック図である。 １，４ａ，４ｂ・・・インバータ、 ６・・・バッファ。 Ｖｏｏ Ｖｏｏ 第２図 第３図 第４図
Claims (1)
- １）入力信号の逆相出力を得るための１つのインバータ
からなる逆相出力手段と、前記入力信号の順相出力を得
るための直列接続した２つのインバータからなる順相出
力手段とを有する正負信号発生回路において、前記順相
出力手段にバッファを並列接続したことを特徴とする正
負信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052864A JPH02233014A (ja) | 1989-03-07 | 1989-03-07 | 正負信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052864A JPH02233014A (ja) | 1989-03-07 | 1989-03-07 | 正負信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02233014A true JPH02233014A (ja) | 1990-09-14 |
Family
ID=12926735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052864A Pending JPH02233014A (ja) | 1989-03-07 | 1989-03-07 | 正負信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02233014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273618A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | クロックドライバ回路 |
| JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
-
1989
- 1989-03-07 JP JP1052864A patent/JPH02233014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273618A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | クロックドライバ回路 |
| JP2007295562A (ja) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | 分相器 |
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