CN1747070A

CN1747070A - 半导体电路装置及测试半导体装置系统

Info

Publication number: CN1747070A
Application number: CNA2005100895703A
Authority: CN
Inventors: R·阿尔诺德; G·弗兰科维斯基; W·斯皮克
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-07-26
Filing date: 2005-07-26
Publication date: 2006-03-15
Also published as: DE102004036145A1; US20060026475A1; US7331005B2

Abstract

本发明涉及一种用于测试一半导体装置的半导体电路装置，包括：至少一测试数据产生装置；至少一测试时钟输入，用于接收一测试时钟信号，至少一测试数据信号相关于一测试时钟信号；至少一第一可调式写入延迟装置，用于调整在测试数据信号和测试时钟信号间的相对时间关系；至少一测试数据输出，连接至该待测试的半导体装置；至少一测试数据时钟输出，连接至该待测试的半导体装置，以用于将一测试数据时钟信号发射至该半导体装置；其中，该测试数据产生装置以及至少一测试数据输出彼此连接；一个测试时钟输入以及至少一测试数据时钟输出连接至彼此；该第一写入延迟装置设在该测试数据产生装置以及该测试数据输出间的信号路径中、及/或是在该测试时钟输入以及该测试数据时钟输出之间的信号路径之中。

Description

半导体电路装置及测试半导体装置系统

技术领域

本发明系相关于一种半导体电路装置，以及系相关于一种用于测试一半导体装置的系统。

背景技术

其系已知，半导体储存装置乃是在测试设备的帮助下进行测试。

当测试半导体储存装置时，尤其是，接口时序(interface timing)的正确性也会进行检查，特别是，该所谓的就绪时间(setup time)以及持续时间，然而，若是在，举例而言，使用一大于500MHz时钟频率的一半导体储存装置的高频操作以及测试的状况下，则其乃会由于必须要使用可以产生具有高正确性如此高的时钟频率、以及亦可以具高正确性地测量短暂时间的测试设备，而使得检查该接口时序的正确性变得越离越困难。

图6显示一个用于测试一半导体储存装置的配置，该待测试的半导体装置1加以配置在一测试板2上，该测试设备3经由线路4而连接至该待测试的半导体装置1，而正如可由图中所见，自该测试设备被传送至该半导体储存装置1的信号(DQ以及DQS)以及自该半导体储存装置1被传送至该测试设备3的信号(DQ^*以及DQS^*)，其每一个都会需要一专属的信号线。

然后，当使用一用于产生该等测试信号的测试设定时，则是会由于要测试在该测试设定以及该半导体储存装置间的物理距离，而必须要实行一计算程序，再者，该测试设备的该时序会由于要测量自该测试设备至该半导体储存装置的该传输延迟，而遭受到严厉的正确性要求，另外，其必须要提供大量适当的、高精确度的测试频道。

此外，其亦已知，一被连接至该测试设定以及连接至该半导体储存装置的分开装置乃会被提供在该待测试半导体储存装置的附近，而一个类似于此的装置则是会为了使用符合该用于测试该半导体储存装置所需要正确性的信号而加以使用。

而一如此的装置则是可以由，举例而言，DE 101 22 619 C1获知，且在此例子中，一接收自一被设定在一低频外接测试的时钟信号乃会为了产生工作时钟信号而将其频率乘上一特殊因子。

另外，DE 100 34 899 C1则是叙述一半导体电路模块，且其乃具有一时间参考电路，而该时间参考电路则是包括一延迟锁相电路(delay lockedloop circuit)。

然而，这些装置所具有的缺点却是，其设计非常的复杂，也因此，该等装置的生产成本较高。

因此，本发明的一个目的在于提供一半导体电路装置以及一种用于测试半导体装置的系统，而这则是会使得较简单且较低成本的半导体装置测试，特别是，处于高时钟频率者，成为可能。

根据本发明，此目的可以藉由一具有于权利要求1中所载明特征的半导体电路装置，以及藉由一具有在权利要求15中所载明特征的系统而加以达成，至于较佳实施例则是叙述于附属权利要求中。

发明内容

根据本发明，一半导体电路装置、或是一半导体电路模块加以提供，以用于测试一半导体装置，较佳地是，一半导体储存装置、或是一记忆芯片，包括：

-至少一测试数据产生装置，以用于产生一测试数据信号；

-至少一测试时钟输入，其可以为了发送信号的目的而被连接至该外接测试设备，以用于接收该外接测试设备所产生的一测试时钟信号，且其中，至少一测试数据信号会相关于一测试时钟信号；

-至少一第一可调式写入延迟装置、或是输入延迟装置，以用于调整、改变、或精细的调校在该被产生的测试数据信号以及该所接收的测试时钟信号间的相对时间关系；

-至少一测试数据输出，其为了发送信号的目的而可以、或会被连接至该待测试的半导体装置，以用于将一测试数据信号发射至该半导体装置；

-至少一测试数据时钟输出，其为了发送信号的目的而可以、或会被连接至该待测试的半导体装置，以用于将一测试数据时钟信号发射至该半导体装置；

其中，

-该测试数据产生装置以及至少一测试数据输出乃会为了发送信号的目的而连接至彼此；

-一个测试时钟输入以及至少一测试数据时钟输出会为了发送信号的目的而连接至彼此；以及

-该第一写入延迟装置乃会被提供在该测试数据产生装置以及该测试数据输出间的该信号路径中、或是在该测试时钟输入以及该测试数据时钟输出间的该信号路径中。

该等接收自该测试设备的测试信号，在该半导体电路装置中并不会有显著地改变，事实上，仅该等信号相关于彼此的时序、或关系会有所改变，特别地是，在此状况下，该等信号的时间关系，特别是，一测试数据时钟对一测试数据信号的时间关系，乃可以加以设定为具有用于测试该接口时序所需要的正确性，因此，该等测试信号可以在该半导体电路装置中，局部且实时地重新被产生，且实质上，该等信号的原先格式乃会被保留，并且，该等信号间的逻辑关系也会大体上维持为未改变。

该第一写入延迟装置的提供使得有可能利用一简单的方法而在一测试数据信号以及该相关时钟信号间达成该相对时间关系。

特别地是，在所呈现的半导体电路装置中的该已接收时钟信号，会实质上未改变地加以发射，而若有需要的话，则是伴随着此信号的该相对时序而加以改变。

在一较佳实施例中，该测试数据产生装置乃会具有至少一测试数据输入，其可以为了发送信号的目的而被连接至一外接测试设备，以用于接收该外接测试设备所产生的一测试数据信号。

在此例子中，该测试数据信号乃是藉由该测试设备所加以产生，并且，乃会经由该至少一测试数据输入而被供给至该半导体电路装置，再者，正如在该半导体电路装置中所需要的一样，该等所接收的测试数据信号以及测试时钟信号、或测试数据时钟信号会于时间上相关于彼此，并且，接着，会被发射至该待测试的半导体装置。

在一替代的实施例中，其中，该测试数据产生装置会具有：

-一测试模式产生装置、或储存装置，以用于产生在该半导体电路装置中储存、或进行程序化的至少一测试模式；以及

-一选择装置，以用于选择一测试模式，其中，该选择装置乃加以设计为，会选择作为一测试模式选择信号的一函数的测试模式。

较佳地是，该测试模式选择信号经由至少一测试模式选择输入而进行传输，且在此例子中，该测试模式选择输入可以为一测试数据输入。

在该半导体电路装置中，储存至少一测试模式亦使得有可能可以减少将该半导体电路装置连接至该测试设备所需要线路的数量，特别地是，必须为了数据信号需求而加以提供的线路的数量仅会对应于已储存的测试模式的二进元编码总数的数字数量，举例而言，若是储存有两个测试模式时，则该测试模式可以在一经由一个线路而进行传输的信号的帮助下来进行选择，另外，由于其有可能提供该选择信号，以用于选择以序列形式(serial form)进行传输的该测试模式，因此，仅会需要一个传输线。

更进一步较佳地是，该半导体电路装置具有：

-至少一数据输入，其为了发送信号的目的而可以、或会被连接至该待测试的半导体装置，以用于接收自该半导体装置所发射的一数据信号；

-至少一数据时钟输入，其为了发送信号的目的而可以、或会被连接至该待测试的半导体装置，以用于一自该半导体装置所发射的数据时钟信号；以及

-至少一输入/输出连接，其可以为了发送信号的目的而被连接至该测试设备，以至少用于将一测试结果及/或一自该半导体装置所发射的信号输出至该外接测试设备，及/或用于接收程序化指令。

特别地是，其有可能提供被称之为“慢(slow)”信号的经由该输入/输出连接而进行传输的信号，而这些则是处于一较自该测试设备传输至该半导体电路装置的该等测试信号更低的速率、且传输自、或至该测试设备的信号。

较佳地是，该测试时钟输入为一测试数据时钟输入，并且，该已接收测试时钟信号较佳地为一实质上不会连续运作、或是偶尔会被中断的测试数据时钟信号。

特别地是，一测试数据时钟信号乃是为了允许数据可以被写入至以及读取自一半导体装置所使用的一时钟信号，实质上，此信号乃会在目标是读取、或写入数据时被提供，而当没有发生读取、或写入指定时，则此信号不是不会出现，就是不会被施加。

二者择一地是：

-该已接收测试时钟信号为一实质上连续运作的、未成形的，自由的，或是实质上连续运作的时钟信号；以及

-该半导体电路装置具有至少一数据时钟激活输入，其可以为了发送信号的目的而被连接至该测试设备，以接收一用于开启一产生自该测试时钟信号且实质上并非连续运作的测试数据时钟信号的数据时钟激活信号。

特别地是，一实质上连续运作的时钟信号的表达代表，一具有比起实质上并非连续运作的一数据时钟信号所需要的侧翼、或时钟脉冲更多的时钟信号，虽虽其具有与自其所产生的该数据时钟信号相同的周期持续期间。

因此，该被传输至该半导体装置的信号会对应于该连续地运作、且会在该数据时钟激活信号的帮助下而被激活的已接收测试时钟信号，其中，该已接收测试时钟信号一旦在该数据时钟激活信号的帮助下而被激活时，则其乃会作为一测试数据时钟信号而被传输至该半导体装置。

再者，其有可能提供为：

-该测试时钟输入会为了发送信号的目的而被连接至该第一写入延迟装置；

-该数据时钟激活输入会为了发送信号的目的而被连接至一在该信号路径中处于该第一写入延迟装置的下游的放大装置；以及

-该放大装置加以设计为会将该已延迟测试时钟信号输出、或不会输出至该半导体装置，以作为该已接收数据时钟激活信号的一函数。

特别地是，该放大装置的提供使得有可能将该已接收测试时钟信号传递、或是避免传递至该半导体装置，因此，该已发射的测试数据信号就会实质上适当地对应于在该半导体电路装置中所接收的该测试时钟信号。

较佳地是，半导体电路装置亦具有：

-至少一测试时钟输出，其为了发送信号的目的而可以、或会被连接至该待测试的半导体装置，以用于将一测试时钟信号输出至该半导体装置；以及

-至少一第二可调式写入延迟装置、或输入延迟装置；

其中，为了发送信号的目的，该测试时钟输入以及该测试时钟输出会经由该第二可调式写入延迟装置而被连接至彼此。

特别地是，该第二可调式写入延迟装置意欲于延迟该已接收测试时钟信号，而该已延迟的测试时钟信号则是可以接续地被发射至该半导体装置，此外，特别地是，对于该第一以及第二可调式写入延迟装置的适当调整，使得有可能实行在该半导体装置上，相关于在该时钟信号以及该数据时钟信号间的该延迟的一测试。

该半导体电路装置亦具有至少一第一触发器、或多谐振荡器(multivibrator)，且其中，

-该测试时钟输入会为了发送信号的目的而被连接至该第一触发器的时钟输入端；以及

-该测试数据产生装置会为了发送信号的目的，经由该触发器，而被连接至该测试数据输出。

该第一触发器会被用以将该等测试数据信号闩锁至该已接收测试时钟信号，并且，可以接续地被传输至该待测试的半导体装置，特别地是，一触发器的该时钟输入端为该时钟信号被供给至该被施加于该触发器的信号意欲于进行闩锁的该触发器所经过的输入端，此外，在一相对应的方法中，一触发器的该信号输入端乃会是施加该待闩锁的信号的输入端。

较佳地是，该半导体电路装置亦具有：

-至少一第二触发器、或是多谐振荡器电路；以及

-至少一可调式读取延迟装置、或输出延迟装置，以用于延迟该已接收的数据时钟信号，

其中，

-该数据时钟输入会为了发送信号的目的，经由该读取延迟装置，而被连接至该第二触发器的时钟输入端；以及

-该数据输入会为了发送信号的目的而被连接至该第二触发器的信号输入端。

该第二触发器可以被用以在一测试期间闩锁该等已经读取自该待测试半导体装置的数据信号，以及该等数据时钟信号，在此例子中，该等已闩锁的信号的时序乃是可以在该读取延迟装置的帮助下进行设定。

该可于该读取延迟装置中进行调整的延迟时间会落在一可预先决定的范围中。

较佳地是，该半导体电路装置亦具有一比较装置，以用于在一预先决定的时间比较该发射自该第二触发器的信号与一发射自该第一触发器的参考信号，并将该比较结果经由该输入/输出连接而输出至该测试设备。

在该半导体电路装置本身中提供该比较装置使得在该半导体电路装置中有可能可以决定该测量结果是否对应于、或不对应于该等所需的条件，因此，其可能仅提供一个输入/输出连接即已足够，而藉此，一二进元信号乃会进行传输，以指示该等预先决定的条件被满足、或不被满足，所以，在该测试设备以及该半导体电路装置间所需要的线路以及连接的数量可以更进一步地获得降低，特别地是，一二进元的通过/失败信号(pass/failsignal)可以被传输至该测试设备。

其有可能提供为，该延迟装置、或该等延迟装置会在一经由该输入/输出连接而进行传输的调整信号的帮助下为可调整。

较佳地是，该第一写入延迟装置加以设计为会产生一信号延迟，以及该所产生的信号延迟可以设定为在最小就绪时间以及一数据位的位持续时间与该半导体装置的最小持续时间之间的差异间的一数值。

在此例子中，该就绪时间t_S为在一数据时钟信号的一侧翼前，意欲于藉由该侧翼而加以写入、或读取的一数据信号必须于其中设定为一预先决定数值的时间间隔，以及在此例子中，该持续时间t_H为在一数据时钟信号的一侧翼后，意欲于藉由该侧翼而加以写入、或读取的一数据信号必须于其中设定为一预先决定数值的时间间隔，另外，在此例子中，该最小就绪时间以及该最小持续时间则是该就绪时间以及该持续时间可以设定的最小数值、或是最少的数值。

由于该第一写入延迟装置的该信号延迟可以在上述的范围中进行变化，因此，该待测试的半导体装置的该就绪时间以及该持续时间可以加以决定。

特别地是，在该半导体装置的高频操作期间，举例而言，于500MHz时，该就绪时间t_S以及该持续时间t_H乃会被设定为非常低的数值。

再者，根据本发明，一用于测试一半导体装置，较佳地是，一半导体储存装置、或是一记忆芯片，的系统会加以提供，包括：

-一外接测试设备，以用于产生测试信号；以及

-至少一根据本发明、或是本发明的一较佳实施例的半导体电路装置，其会实体地相关于一待测试半导体装置。

特别地是，该半导体电路装置会加以提供于该待测试半导体装置附近、该处、或之上，或是提供在与该待测试半导体装置相同的架子上。

较佳地是，该系统具有大量的半导体电路装置，以及一分配装置，以用于接收来自该测试设备的测试信号，以及用于将该等测试信号传递至大多数的半导体电路装置。

该分配装置的提供使得有可能可以更进一步地降低在该测试设备以及该半导体电路装置间所需要的线路以及连接的数量，此外，特别地是，传输自该测试设备的该信号可以被用于测试两个、或更多个半导体装置。

附图说明

关于本发明更进一步的特征、目的、以及优点，则是将会藉由接下来以图式做为参考的较佳实施例叙述而变得更为清楚，其中：

图1：其显示根据本发明的一较佳实施例，一用于测试一半导体储存装置的系统的一示意图；

图2：其显示根据本发明的一第一较佳实施例，一半导体电路装置的一示意图；

图3：其为用于显示在图2中所示的该半导体电路装置中，输入信号的变量曲线的一信号图；

图4：其为用于显示在图2中所示的该半导体电路装置中，输出信号的变量曲线的一信号图；

图5：其显示根据本发明的一第二较佳实施例，一半导体电路装置的一示意图；以及

图6：其显示根据习知技术的一用于测试一半导体储存装置的系统。

附图中的参考符号列表

1 Semiconductor storage apparatus 半导体储存装置

2 Test board 测试板

3 Test apparatus 测试设备

4 Line 线路

10 Semiconductor storage apparatus 半导体储存装置

12 Test board 测试板

14 Semiconductor circuit device 半导体电路装置

16 Line 线路

18 External test apparatus 外接测试设备

20 Connection 连接

22 Test data input 测试数据输入

24 Test data clock input 测试数据时钟输入

26 Input/output connection 输入/输出连接

28 Test data output 测试数据输出

30 Test data clock output 测试数据时钟输出

32 Data input 数据输入

34 Data clock input 数据时钟输入

36 First flipflop 第一触发器

38 Amplification device 放大装置

40 Amplification device 放大装置

42 Amplification device 放大装置

44 Amplification device 放大装置

46 First write delay device 第一写入延迟装置

48 Second flipflop 第二触发器

50 Read delay device 读取延迟装置

52 Comparison device 比较装置

60 Test clock input 测试时钟输入

62 Data clock activation input 数据时钟激活输入

64 Amplification device 放大装置

66 Second write delay device 第二写入延迟装置

68 Amplification device 放大装置

70 Test clock output 测试时钟输出

具体实施方式

首先，接下来的文章将会根据本发明的一较佳实施例，并且，以图1做为参考，而叙述一用于测试一半导体装置，特别是，一半导体储存装置，之系统的一般架构。

一待测试的半导体储存装置10会被配置在一测试板或是一测试架12上，并且，一半导体电路装置14会被提供在该半导体储存装置10的附近，且同样的，在该测试板12上，此外，为了发送信号的目的，该半导体电路装置14乃会经由电缆、或是线路16而被连接至一外接测试设备18。

举例而言，该外接测试设备18可以是一传统的用于测试高频半导体储存装置的测试设备，然而，正如接下来的文章中会叙述的一样，该外接测试设备18并不需要具有用于测试该半导体储存装置10的该接口时序的足够正确性。

再者，为了发送信号的目的，该半导体电路装置14会经由连接20而连接至该半导体储存装置10，另外，由于该半导体电路装置14会被配置在该半导体储存装置10的附近，因此，该等连接20乃会尽可能的短，而且，正如前面所述，为了测试，该半导体储存装置10以及该半导体电路装置14两者都会被配置在该测试板12上，然而，作为一替代方案，其亦有可能将该半导体电路装置14提供为该半导体储存装置的一部分。

根据本发明的一第一较佳实施例，一半导体电路装置14举例说明于图2中，图2显示该半导体电路装置14的一示意图，特别地是，图2仅显示该半导体电路装置的一部分，而接下来的叙述则是相关于，举例而言，用于一时钟信号DQ的一输入22，以及用于一数据信号DQS的一输入24，然而，其亦有可能将大量的如此输入以及输出提供在该半导体电路装置14中。

该半导体电路装置14具有一测试数据输入22，以用于接收自该测试设备18所产生且传输的一测试数据信号DQ，以及一测试数据时钟输入24，以用于接收自该测试设备18所产生的一测试数据时钟信号，再者，该半导体电路装置14会具有一入/输出连接26，而透过该连接，程序化以及选择指令则是可以自该测试设备被传输至该半导体电路装置14，以及测试结果数据则是可以自该半导体电路装置14被传输至该测试设备18，另外，该半导体电路装置14会具有一测试数据输出28，以用于将一测试数据信号发射至该半导体储存装置10，并且，具有一测试数据时钟输出，以用于将一测试数据时钟信号发射至该半导体储存装置10，此外，一数据输入32以及一数据时钟输入34亦会被提供于该半导体电路装置14中，以用于接收传输自、或是读取自该半导体储存装置10的一数据信号、或是数据时钟信号。

为了信号发送的目的，该测试数据输入22会经由一触发器36以及一放大装置38而被连接至该测试数据输出28，并且，由于该测试数据时钟输入24会为了信号发送的目的而被连接至该触发器36，因此，该经由该测试数据输入22而进行传输的数据信号DQ乃会被传递、或是闩锁(latched)至该经由该测试数据时钟输入24而进行传输的测试数据时钟输入24，也因此会被产生在该触发器36的该输出端。

该测试数据时钟输入24亦会为了信号发送的目的而被连接至一第一写入延迟装置46，且在该第一写入延迟装置中，该信号τ_in的时间延迟可以进行调整，此外，该写入延迟装置46亦可以为了信号发送的目的，经由一放大装置44而被连接至该测试数据时钟输出。

为了信号发送的目的，该数据输入32会经由一放大装置40而被连接至一第二触发器48，并且，该数据时钟输入34，为了信号发送的目的，会经由一放大装置42以及一读取延迟装置50而被连接至该触发器48的该时钟输入，其中，该读取延迟装置50加以设计为，该经由该数据时钟输入34而加以接收的数据时钟信号乃会延迟一可以进行调整的延迟时间τ_out，因此，经由该数据输入32所接收的该数据信号乃会藉由该触发器48而加以闩锁至该延迟τ_out的数据时钟信号。

再者，一比较装置会加以提供，而其第一输入端，为了发送信号的目的，会被连接至该第二触发器48的输出端，并且，其第二输入端，为了发送信号的目的，会被连接至该第一触发器36的输出端，另外，其亦有可能在该触发器36以及该比较装置52间的该信号路径中提供一另一延迟储存，此外，为了发送信号的目的，该比较装置52的该输出端会被连接至该输入/输出连接26。

该第一输入延迟装置46以及该读取延迟装置50可以在一经由该输入/输出连接26而传输自该测试设备18的信号的帮助下，进行调整、调节、或是控制。

该半导体电路装置14的操作，正如上述，将于接下来的文章中，以图2以及图3做为参考而进行叙述。

一测试所需要的该等测试数据信号DQ以及测试数据时钟信号DQS会被产生在该测试设备18中，因此，在此状况下，该等由该测试设备18所产生的信号会已经处于测试该半导体储存装置10所需要的该数据率、或频率，然而，特别地是，对测试一半导体储存装置10该就绪时间t_S以及该持续时间而言，同样很重要的是，要能够非常正确地设定一测试数据信号以及该相关的测试数据时钟信号的时序，至于在传统的外接测试设备18中，用于该等数据信号以及数据时钟信号的相关于彼此的该时间参考的此正确设定则是通常无法被设定在所需要的精确性，特别是对高数据率而言，而一外接测试设备18则是可以被用于一根据本发明的无可否认地可以产生处于该所需数据率的信号的系统，但却并无法满足用于该等数据信号以及数据时钟信号的该时间设定的正确性的必须需求。

该等藉由该外接测试设备18所产生的测试信号会经由线路16而被供给至该半导体电路装置14，并且，该等数据信号DQ会在该触发器36的帮助下，加以闩锁至该数据时钟DQS，会在该放大装置38中进行放大，以及会经由该测试数据输出28而被供给至该半导体储存装置10，另外，经由该测试数据时钟输入24所接收的该测试数据时钟信号DQS，其亦会在该可调式延迟装置46中延迟该延迟时间τ_in，会在该放大装置44中进行放大，以及会经由该测试数据时钟输出30而被供给至该半导体储存装置10。

该可调式延迟装置46可以被用于决定该待测试的半导体储存装置10是否满足该等相关于该就绪时间t_S以及持续时间t_H的必要需求，特别地是，该延迟可以进行设定，因而使得该数据时钟信号DQS的侧翼(flank)会相关于该数据信号所意欲于闩锁至的该数据信号DQ而进行变化，因此检查该就绪时间t_s以及该持续时间t_H，而此则是举例说明于图3中，特别地是，一数据信号DQ所藉以传送的上升、或下降侧翼可以藉由该延迟时间的适当调整而在一可预先决定的范围内进行变化。

正如在图3中所举例说明的，该延迟时间可以进行调整的范围乃会延伸在该最小就绪时间t_Smin以及一数据位t_Bit的位持续期间与该最小持续时间t_Hmin间的差异间，在此例子中，该最小就绪时间t_Smin以及该最小持续时间t_Hmin乃是所预期的该就绪时间t_S以及该持续时间t_H的最短数值。

因此，该可调式延迟装置46即表示，该DQS信号的该上升、或下降侧翼乃可以于一可预先决定的时间窗口中进行移动。

该用于读取被储存在该半导体储存装置10中的该测试数据的程序，则是将会于接下来的文章中，以图2以及图4做为参考而进行叙述。

被储存在该半导体储存装置10中的该测试数据DQ会经由该数据输入32以及该放大装置40而被供给至该触发器48，而该被用于读取来自该半导体储存装置10数据的数据时钟DQS则是会经由该数据输入34以及该放大装置42而被供给至该读取延迟装置50，在此，该数据时钟DQS乃会延迟一可预先决定的延迟时间τ_out，并且，乃会被供给至该触发器48的该时钟输入。

该可调式延迟时间使得于不同的时间产生该已经读取的数据信号DQ的一，所谓的，“抽点(snapshot)”成为可能，特别地是，该已经被读取的数据信号DQ乃会藉由该触发器48而被闩锁至该被延迟该延迟时间τ_out的数据时钟信号DQS，并且，接着，会被施加至该比较装置52的一输入端，然后，该于此方法中所产生的信号乃会与一已经经由该数据时钟输入22以及该触发器36而加以闩锁的适当时间参考信号进行比较，在此，若是该比较结果为正时，也就是说，该已经被读取的数据信号匹配于该参考信号时，则一预先决定的输出就会产生自该比较装置52、经由该输入/输出连接26而到达该测试设备18，相反的，若是该两个信号并未相符时，则就会发射一适当的预先决定信号，因此，该读取延迟装置50可以被用以在不同的可调整时间时，闩锁该接收自该半导体储存装置10的数据信号DQ。

较佳地是，该发射自该比较装置52的信号为一二进元信号，然而，其亦有可能提供为，该比较装置52被省略，以及提供为，该读取自该待测试的半导体储存装置10且经由该触发器48而进行闩锁的信号，被直接发射至该测试设备18。

因此，该读取延迟装置50可以被用以决定，利用一简单的方式，一已经被读取的数据信号DQ是否会于不同的时间具有一所需的数值。

一半导体电路装置14的一第二较佳实施例将会于接下来的文章中进行叙述。在接下来的详细叙述中，根据该第二实施例的该半导体电路装置14的该些组件，由于相同于根据该第一实施例的该半导体电路装置的该等组件，因此，乃被标示以相同的参考符号，并且，将不再有相关于它们的详细叙述。

根据该第二实施例的该半导体电路装置14会具有一测试时钟输入60，而经由该输入，一连续运作的时钟信号则是可以自该测试设备18而加以接收，再者，该半导体电路装置14会具有一数据时钟激活输入(dataclock activation input)62，而经由该输入，一将于之后进行叙述的数据时钟激活信号则是可以接收自该测试设备18。

为了信号发送的目的，该测试时钟输入60会被连接至该第一写入延迟装置46，且在一类似的方法中，连接至根据该第一实施例的该测试数据输入22，并且，为了信号发送的目的，该延迟装置46会经由一放大装置64而被连接至该测试数据时钟输出30，同样地，该数据时钟激活输入62，为了发送信号的目的，会经由该触发器36而被连接至该放大装置64，其中，该放大装置64加以设计为，其会致能、或是抑制到达该测试数据时钟输出30的该已经由于该延迟装置46而加以延迟信号的一输出，以作为经由该数据时钟激活输入62而被接收的一调节、或控制信号DQS_CTRL的一函数。

为了信号发送的目的，该测试时钟输入60亦会经由一第二写入延迟装置66以及一放大装置68而被连接至该半导体电路装置的一测试时钟输出70，其中，该第二写入延迟装置66乃会藉由T_inl而产生该测试时钟信号CK的一可变延迟。

根据本发明的该第二实施例的该半导体电路装置14的操作将于接下来的文章中进行叙述。

根据该第二实施例，乃会使用藉由该外接测试设备18所产生的一连续运作的测试时钟信号CK，以产生至少适当对应于此测试时钟信号CK的一测试数据时钟信号DQS，而此测试数据时钟信号DQS与该时钟信号CK的不同则是在于，其仅有在意欲于将数据信号DQ读取自、或写入至该半导体储存装置10的时候才会加以产生以及出现。

该所接收的测试时钟信号CK乃会在该第一写入延迟装置46中，延迟一预先决定的延迟时间τ_in2，并且，会被供给至该放大装置64，而在此状况下，该延迟时间τ_in2则是会对应于该根据该第一实施例的延迟时间τ_in1，另外，取决于测试数据是否打算读取自、或是写入至该半导体储存装置10，也就是说，取决于该数据时钟激活信号DQS_CTRL，该放大装置64乃会将其放大，并且，乃会、或是不会将一延迟了该延迟时间τ_in2的测试时钟信号发射至该测试数据时钟输出30，特别地是，其可以开始为，当其意欲于读取自、或是写入至该半导体储存装置10的时候，该被施加至该测试数据时钟输出30的信号会对应于该经由该测试时钟输入60所接收且已在该延迟装置46中延迟了该延迟时间τ_in2的测试时钟信号CK，相反的，若是没有出现读取、或是写入指令时，则就不会有测试数据时钟信号被产生在该测试数据时钟输出30。

该第一写入延迟装置46的操作方法则是会与前述该第一实施例一样。

该所接收的测试时钟信号CK亦会在该第二可调式写入延迟装置66中进行延迟，会经由该放大装置68而被发射至该测试时钟输出70，并且，会作为一连续运作的时钟信号CK而被供给至该待测试的半导体储存装置，在此，该第二可调式写入延迟装置66则是会使得测试该半导体储存装置10是否可以、或是不可以处理该DQS信号以及该CK信号相关于彼此的一可预先决定的时间漂移成为可能。

已经读取的信号乃会利用一类似于该第一实施例的方式而加以发射，因此，此程序将不会加以叙述。

在一另一未举例说明的实施例中，其则是有可能将一测试模式产生装置(test pattern production device)提供在该半导体电路装置14中，而在该测试模式产生装置中，则是可以储存用于该测试数据时钟信号的可预先决定测试模式，至于这些所储存的模式则是可以在一测试模式选择信号的帮助下进行选择，因此，现在，并不需要自该测试设备18传递该等测试模式，事实上，其足够以仅传递第一个测试模式选择信号至该半导体电路装置14，实质上，该测试模式产生装置乃会被配置在该第一触发器36的该信号路径上游，因此，会发生该测试模式产生装置所产生的该等测试数据信号，以取代该等经由在该第一以及第二实施例中的该测试数据输入22所传输的测试数据信号DQ，至于该半导体电路装置14的该操作的剩余部分则是会相似于上述该些实施例的操作。

再者，其亦有可能加以提供一连接于两个、或是更多个半导体电路装置的分配装置，在此例子中，该分配装置乃会接收来自该测试设备18的信号，并且，会将它们传输至大量的该等半导体电路装置14，因此，大量的半导体储存装置10可以利用该测试设备18所产生的一个且相同的测试信号，而在相同的时间进行测试，所以，该测试可以更迅速地加以实行，并且，该外接测试设备19所需要的频道的数量也可更进一步地获得减少。

二者择一地，或是除了根据该第一以及第二实施例的该写入延迟装置46的配置外，其有可能提供为，该写入延迟装置16被配置在该触发器36以及为了发送信号的目的而连接至其该延迟装置38间的该信号路径中。

因此，上述的该半导体电路装置可以利用一简单且低成本的方式，且以非常高的数据率，而被用以测试半导体储存装置，特别地是，在该测试数据时钟以及该测试数据信号间的该正确时间参考并不需要在该菜接测试设备18中进行调整，事实上，该半导体电路装置允许利用简单方式的适当设定，而较具优势地是，该等藉由该外接测试设备所产生的测试信号乃会具有足够正确的周期以及时序，以使得数据可以在该半导体电路装置14中受到正确地辨识，至于该等所接收的测试信号，则是不会被在该半导体电路装置中以一逻辑的方式进行改变，事实上，仅有该等信号相关于彼此的该相对时间参考会被设定为一所需数值。

将该半导体电路装置14提供在该待测试半导体储存装置的实体附近即表示，不需要在该外接测试设备中进行计算、或是正确的时间匹配，再者，在该外接测试设备中所需要频道的数量可以被减少。

特别地是，该等所接收的信号乃会在该半导体电路装置中，局部地且实时地重新产生，并且，乃会以原先的格式而被发射至该半导体储存装置，因此，在该等信号间的逻辑关会维持为未改变。

特别地是，上述的该半导体电路装置可以被用于测试该半导体储存装置的双倍数据传输(double data rate(DDR))频道，且正如在图5中仅高度示意地举例说明的，单倍数据传输(single data rate(SDR))频道可以以分开的方式进行测试。

该等测试信号相关于彼此的该相对时序可以在该半导体电路装置14中局部地进行程序化，而在此状况下，就不需要考虑长的运作时间，因为该半导体电路装置实体上位在该待测试半导体储存装置的附近的关系。

特别地是，在该半导体电路装置14中不会发生频率增加、或是产生时钟信号。

该半导体储存装置的在该数据时钟信号DQS以及该时钟信号CK间的相位关系可以藉由该等写入延迟装置46，66而加以改变。

Claims

1.一种用于测试一半导体装置(10)的半导体电路装置(14)，包括：

至少一测试数据产生装置(22)，用于产生一测试数据信号(DQ)；

至少一测试时钟输入(24；60)，其可以为了发送信号的目的而连接至外接测试设备(18)，以用于接收该外接测试设备(18)所产生的一测试时钟信号(DQS；CK)，其中至少一测试数据信号(DQ)相关于一测试时钟信号(DQS；CK)；

至少一第一可调式写入延迟装置(46)，用于调整在产生之测试数据信号(DQ)以及所接收之测试时钟信号(DQS；CK)间的相对时间关系；

至少一测试数据输出(28)，其可以为了发送信号的目的而连接至该待测试之半导体装置(10)，以用于将一测试数据信号(DQ)发射至该半导体装置(10)；

至少一测试数据时钟输出(30)，其可以为了发送信号的目的而连接至该待测试之半导体装置(10)，以用于将一测试数据时钟信号(DQS)发射至该半导体装置(10)；

其中，

该测试数据产生装置(22)以及至少一测试数据输出(28)乃会为了发送信号目的而彼此连接；

一个测试时钟输入(24；60)以及至少一测试数据时钟输出(30)会为了发送信号的目的而彼此连接；以及

该第一写入延迟装置(46)乃会设在该测试数据产生装置(22)以及该测试数据输出(28)间的信号路径中、及/或是在该测试时钟输入以及该测试数据时钟输出(30)之间的信号路径之中。

2.根据权利要求1所述的半导体电路装置(14)，其中，该测试数据产生装置(22)具有至少一测试数据输入(22)，其会为了发送信号的目的而连接至一外接测试设备(18)，以用于接收该外接测试设备(18)所产生的一测试数据信号(DQ)。

3.根据权利要求1所述的半导体电路装置(14)，其中，该测试数据产生装置(22)具有：

一测试模式产生装置，以用于产生储存在该半导体电路装置(14)之中的至少一测试模式；以及

一选择装置，以用于选择一测试模式，其中，该选择装置乃经设计为会选择作为一测试模式选择信号之一函数的测试模式。

4.根据前述权利要求其一所述的半导体电路装置(14)，其更具有：

至少一数据输入(32)，其可以为了发送信号的目的而连接至该待测试之半导体装置(10)，以用于接收自该半导体装置(10)所发射的一数据信号(DQ)；

至少一数据时钟输入(34)，其可以针对一自该半导体装置(10)所发射的数据时钟信号(DQS)而为了发送信号的目的而连接至该待测试的半导体装置(10)；以及

至少一输入/输出连接(26)，其可以为了发送信号的目的而连接至该测试设备(18)，以至少用于将一测试结果及/或一自该半导体装置(10)所发射之信号输出至该外接测试设备(18)，及/或用于接收程序化指令。

5.根据前述权利要求其一所述的半导体电路装置(14)，其中，该测试时钟输入(24；60)为一测试数据时钟输入(24)，并且该已接收测试时钟信号(DQS)为一测试数据时钟信号(DQS)。

6.根据权利要求1至4其一所述的半导体电路装置(14)，其中，

一已接收测试时钟信号(CK)为一实质上连续运作的时钟信号(CK)；以及

该半导体电路装置(14)具有至少一数据时钟激活输入(62)，其可以为了发送信号的目的而连接至该测试设备(18)，以接收一用于激活一产生自该测试时钟信号(CK)但并非连续运作之测试数据时钟信号(DQS)的数据时钟激活信号(DQS_crtl)。

7.根据权利要求6所述的半导体电路装置(14)，其中，

该测试时钟输入(24；60)会为了发送信号的目的而连接至该第一写入延迟装置(46)；

该数据时钟激活输入(62)会为了发送信号的目的而连接至一在该信号路径中处于该第一写入延迟装置下游的放大装置(64)；以及

该放大装置(64)乃经设计而会将该已延迟测试时钟信号(CK)输出、或不会输出至该半导体装置(10)，以作为该已接收数据时钟激活信号(DQS_ctrl)的一函数。

8.根据权利要求6或7所述的半导体电路装置(14)，其更具有：

至少一测试时钟输出(70)，其可以为了发送信号的目的而连接至该待测试之半导体装置(10)，以用于将一测试时钟信号(CK)输出至该半导体装置(10)；以及

至少一第二可调式写入延迟装置(66)；

其中，该测试时钟输入(24；60)以及该测试时钟输出(70)会为了发送信号的目的而经由该第二可调式写入延迟装置(66)连接至彼此。

9.根据前述权利要求其一所述的半导体电路装置(14)，其更具有至少一第一触发器(36)，以及其中，

该测试时钟输入(24；60)会为了发送信号的目的而连接至该第一触发器(36)的时钟输入端；以及

该测试数据产生装置(22)会为了发送信号的目的经由该触发器(36)连接至该测试数据输出(28)。

10.根据前述权利要求其一所述的半导体电路装置(14)，其更具有：

至少一第二触发器(48)；以及

至少一可调式读取延迟装置(50)，用于延迟该已接收的数据时钟信号(DQS)，

其中，

该数据时钟输入(34)会为了发送信号的目的经由该读取延迟装置(50)而连接至该第二触发器(48)的时钟输入端；以及

该数据输入(32)会为了发送信号的目的而连接至该第二触发器(48)的信号输入端。

11.根据权利要求10所述的半导体电路装置(14)，其中，于该读取延迟装置(50)之中进行调整的延迟时间会落在一可预先决定的范围中。

12.根据权利要求10或11所述的半导体电路装置(14)，其更具有一比较装置(52)，以用于比较该发射自该第二触发器(48)的信号与一发射自该第一触发器(36)的参考信号，并经由该输入/输出连接(26)将该比较结果输出至该测试设备(18)。

13.根据前述权利要求其一所述的半导体电路装置(14)，其中，该延迟装置、或该等延迟装置(46，50，66)在一经由该输入/输出连接(26)而进行传输之调整信号的帮助之下为可调整。

14.根据前述权利要求其一所述的半导体电路装置(14)，其中，该第一写入延迟装置(46)乃经设计而会产生一信号延迟，以及该所产生的信号延迟可以设定为在最小就绪时间(t_smin)以及一数据位(t_Bit)位持续时间与该半导体装置(10)之最小持续时间(t_Hmin)间的差异间的一数值。

15.一种用于测试一半导体装置(10)的系统，具有：

一外接测试设备(18)，用于产生测试信号；以及

至少一个根据前述权利要求其一所述的半导体电路装置(14)，其实体地与一待测试半导体装置(10)相关。

16.根据权利要求15所述的系统，其中，该系统具有大量的半导体电路装置(14)以及一分配装置，以用于接收来自该测试设备(18)的测试信号，以及用于将该等测试信号传递至大多数的半导体电路装置(14)。