DE10061243A1 - Verfahren und Vorrichtung zum Bestimmen der Laufzeit von Daten auf einem Datenbus in einem Halbleiterspeicher - Google Patents

Abstract

Zum Bestimmen der internen Laufzeit von Daten in einem Halbleiterspeicher, insbesondere in einem SDRAM-Modul, bei dem die Speicherzellen mit einem Datenpufferspeicher an einem Datenausgang verbunden sind, wird ein Testdatum in wenigstens eine Speicherzelle eingeschrieben, dann eine Signalfolge an den Halbleiterspeicher angelegt, um mit dem ersten Signal eine Übertragung des gespeicherten Testdatums über den Datenbus in dem Datenpufferspeicher und mit einem zweiten, zeitlich um eine vorgegebene Zeitspanne verschobenen Signal ein Anlegen des im Datenpufferspeicher eingeschriebenen Datums am Ausgang des Halbleiterspeichers zu bewirken, wobei das am Ausgang anliegende Datum mit dem eingeschriebenen Testdatum verglichen wird, um einen Fehler festzustellen und anschließend abhängig vom Vergleichsergebnis dann den Lesezyklus mit einem weiteren Testdatum zu wiederholen, bei dem die Zeitspanne zwischen dem ersten und zweiten Signal verlängert oder verkürzt ist.

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Bestimmen der Laufzeit von Daten auf einem Datenbus in einem Halbleiterspeicher.

Halbleiterspeicher bestehen grundsätzlich aus Speicherzellen, die so organisiert sind, dass von außen Zugriff auf jede Zel­ le besteht. Die Speicherzellen des Halbleiterspeichers sind im allgemeinen so ausgelegt, dass pro Zelle eine 1-Bit-Infor­ mation gespeichert wird, wobei jede Zelle einzeln adressier­ bar ist.

Als Halbleiterspeicher zum schnellen Datenaustausch werden insbesondere Schreib-/Lese-Speicher (RAM) eingesetzt, bei de­ nen die Daten beliebig oft ein- und ausgelesen werden können. Die Speicherzellen im RAM sind dabei als quadratische Matrix angeordnet, wobei zur Auswahl einer bestimmten Speicherzelle die entsprechende Adresse von einem Spalten- bzw. Zeilenco­ dierer des Speichers decodiert wird. Außer den Adressenein­ gängen besitzt ein RAM im allgemeinen noch einen Dateneingang und einen Datenausgang mit einem Datenausgangspuffer sowie eine Schreib-/Leseumschaltung und ggf. einen Chipauswahlan­ schluss, der einen Multiplex-Betrieb von mehreren RAMs über eine gemeinsame Datenleitung ermöglicht.

Ein Lesezugriff auf ein RAM gestaltet sich vereinfacht fol­ gendermaßen: Zunächst wird die Schreib-/Leseumschaltung auf Lesen gesetzt. Dann wird die Zeilenadresse einer auszulesen­ den Speicherzelle gesendet. Gleichzeitig wird eine sog. RAS- Leitung aktiviert, die dafür sorgt, dass die Zeilenadresse vom Zeilendecoder übernommen wird. Nach einer vorgegebenen Wartezeit wird dann die Spaltenadresse gesendet und eine sog. CAS-Leitung aktiviert, die dafür sorgt, dass die Spaltenadresse vom Spaltendecodierer übernommen wird. Nach diesem Adressierungsvorgang wird der Inhalt der adressierten Spei­ cherzelle in den Datenausgangspuffer des RAMs übernommen und dann am Datenausgang angelegt. Die Zeit, die der RAM-Speicher benötigt, bis die Daten nach dem Aktivieren der CAS-Leitung in den Datenausgangspuffer eingeschrieben werden, wird als CAS-Latenzzeit bezeichnet. Diese CAS-Latenzzeit ist somit ein Maß für die interne Laufzeit der Daten im RAM und beträgt im allgemeinen zwischen 40 ns und 60 ns für den ersten Lese­ zugriff.

RAMs werden grundsätzlich in zwei verschiedenen Ausführungen gefertigt. Bei statischen RAMs (SRAM) wird die Information in der Speicherzelle festgehalten, so lange die Betriebsspannung am RAM-Speicher anliegt. Bei dynamischen RAMs (DRAM) muss da­ gegen der Speicherinhalt periodisch aufgefrischt werden. DRAMs haben gegenüber SRAMs aber den Vorteil, dass bei der­ selben Stromaufnahme und denselben Kosten sich wesentlich hö­ here Speicherkapazitäten realisieren lassen. Als Speichertyp bei DRAMs hat sich dabei sog. synchrone DRAM-Speicher (SDRAM) durchgesetzt, bei denen alle Vorgänge synchron mit dem Sy­ stemtakt ablaufen und immer ein oder mehrere Taktperioden be­ legen. Hat der Systemtakt, mit dem das SDRAM-Modul betrieben wird, z. B. eine Frequenz von 100 MHz, entspricht dies einer Taktperiodendauer von 10 ns. Dauert eine Aktion bei diesem SDRAM also 8 ns, wird für diese Aktion ein Taktzyklus benö­ tigt, braucht die Aktion dagegen 11 ns, müssen zwei Taktzy­ klen für die Ausführung der Aktion veranschlagt werden.

Eine wesentliche Zeitangabe bei der Spezifikation solcher SDRAM-Speicher ist die oben genannte CAS-Latenz, wobei zur Klassifizierung immer die Anzahl vom Taktzyklen angegeben wird, die vom Aktivieren der CAS-Leitung bis zum Schreiben der Daten in den Datenausgangspuffer vergehen.

Die Geschwindigkeitssortierung der SDRAM-Module nach ihren CAS-Latenzzeiten wird im Rahmen der herkömmlichen Chip-Testerfahren vorgenommen. Diese Chip-Testverfahren sind im we­ sentlichen in Frontend-Testverfahren und Backend-Testver­ fahren unterteilt. Der Unterschied zwischen beiden Testabläu­ fen besteht darin, dass bei der Frontend-Prüfung die Tests durchgeführt werden, während die einzelnen Speicherchips noch unzertrennt auf dem Halbleiterwafer vorliegen. Im Backend- Testverfahren werden dagegen die einzelnen Chips nach Zersä­ gen des Wafers separat getestet.

Das Frontend-Testverfahren hat insbesondere die Aufgabe, ei­ nen ersten Funktionstest der Chips auf dem Wafer durchzufüh­ ren, um fehlerhafte Schaltkreise herauszufinden. Diese defek­ ten Schaltkreise werden dann im Rahmen eines nachfolgenden Fehlerbehebungsvorgangs durch redundante, bereits auf dem Chip vorgesehene Schaltkreise ersetzt. Die Frontend-Prüfung kann mit einem einfachen Testaufbau durchgeführt werden, da sich die erforderlichen Testdaten bereits mit Taktrate weit unterhalb der üblicherweise verwendeten Taktrate beim Betrieb der SDRAM-Module verarbeitet werden können.

Im nachgeschalteten Backend-Testverfahren wird dann eine vollständige Funktionsprüfung jedes einzelnen Chips unter Verwendung der Systemtaktrate, bei der das SDRAM-Modul dann betrieben werden soll, durchgeführt. Dabei werden zuerst die Grundfunktionen des SDRAM-Moduls getestet und anschließend der Baustein gealtert, um Frühausfälle auszufiltern. Nach diesen beiden Prüfvorgängen wird dann anhand der erforderli­ chen Auslesezeit von Testdaten unter Durchführung des Lese­ vorgangs mit der Systemtaktrate die CAS-Latenz, die die in­ terne Laufzeit der Daten im SDRAM-Modul angibt, ermittelt und klassifiziert.

Das Backend-Prüfverfahren macht aufgrund der Notwendigkeit einer Testdatenverarbeitung unter SDRAMs-Betriebsbedingungen einen großen Hardwareaufwand erforderlich und ist deshalb nur mit einem großen Kosten- und Zeitaufwand durchführbar. Bei dem bisher bekannten Chip-Testverfahren war es jedoch bisher immer nur möglich, die CAS-Latenzprüfung des SDRAM-Moduls im Rahmen eines solchen aufwendigen Backend-Testverfahrens durchzuführen.

Aufgabe der vorliegenden Erfindung ist es deshalb, ein Ver­ fahren und eine Vorrichtung zum Bestimmen der internen Lauf­ zeit von Daten in einem Halbleiterspeicher, insbesondere ei­ nem SDRAM bereitzustellen, dass sich einfach und kostengün­ stig durchführen lässt.

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und eine Vorrichtung nach Anspruch 6 gelöst. Bevorzugte Ausfüh­ rungsformen sind in den abhängigen Ansprüchen angegeben.

Gemäß der Erfindung werden zum Bestimmen der internen Lauf­ zeit von Daten in einem Halbleiterspeicher, insbesondere ei­ nem SDRAM-Modul, bei dem die Speicherzellen mit einem Daten­ pufferspeicher an einem Datenausgang verbunden sind, ein Testdatum in wenigstens eine Speicherzelle eingeschrieben, dann eine Signalfolge angelegt, um mit einem ersten Signal eine Übertragung des gespeicherten Testdatums über den Daten­ bus in den Pufferspeicher und mit einem zweiten, zeitlich um eine vorgegebene Zeitspanne nachgeordneten Signal ein Anlegen des im Pufferspeicher eingeschriebenen Datums am Ausgang zu bewirken, wobei das am Ausgang anliegende Datum mit dem Test­ datum verglichen wird, um einen Fehler festzustellen. Wenn beim Vergleich ein Fehler festgestellt wird, werden die vor­ hergehenden Schritte mit einem weiteren in einer Speicherzel­ le eingeschriebenen Testdatum und einer um einen vorgegebenen Wert verlängerten Zeitspanne für das zweite Signal so lange wiederholt, bis der Vergleich keinen Fehler mehr ergibt, wo­ bei als interne Laufzeit der Daten, d. h. als CAS-Latenz die letzte angewendete Zeitspanne zwischen dem ersten und dem zweiten Signal festgehalten wird. Wenn beim ersten Ver­ gleichsschritt kein Fehler festgestellt wird, werden die vor­ hergehenden Schritte mit einem weiteren in eine Speicherzelle eingeschriebenen Testdatum und einer um einen vorgegebenen Wert verkürzten Zeitspanne so lange wiederholt, bis beim Ver­ gleich zwischen dem am Ausgang anliegenden Datum und dem Testdatum ein Fehler festgestellt wird, wobei als interne Laufzeit, d. h. als CAS-Latenz, die vorletzte angewendete Zeitspanne zwischen dem ersten und dem zweiten Signal fest­ gehalten wird.

Mit der erfindungsgemäßen Technik zum Bestimmen einer inter­ nen Datenlaufzeit im Halbleiterspeicher, insbesondere in ei­ nem SDRAM-Modul, lässt sich eine besonders einfach zu reali­ sierende Geschwindigkeitssortierung des Halbleiterspeicher durchführen, die nur einen geringen Hardwareaufwand erfor­ dert. Das Messverfahren kann deshalb auch bereits im Rahmen der Frontend-Prüfung des Halbleiterbausteins bei noch unzer­ teiltem Halbleiterwafer durchgeführt werden. Insbesondere ist es für den erfindungsgemäßen Geschwindigkeitstest auch weder notwendig, das Chip-Design zu ändern noch Modifikationen an der bekannten Testhardware für Frontend-Prüfverfahren durch­ zuführen. Durch die erfindungsgemäß mögliche CAS-Latenz­ prüfung bereits im Rahmen der Frontend-Testvorgänge lässt sich deshalb das kostspielige Backend-Testverfahren wesent­ lich verkürzen und damit kostengünstiger machen.

Gemäß einer bevorzugten Ausführungsform werden beim ersten Schritt parallel eine Mehrzahl von Testdaten in die Speicher­ zellen des Halbleiterspeichers eingeschrieben, die dann nach­ einander zum Bestimmen der internen Datenlaufzeit auf dem Da­ tenbus im Halbleiterspeicher eingesetzt werden. Hierdurch lässt sich weiter die erforderliche Testzeit zur CAS-Latenz­ geschwindigkeitsbestimmung wesentlich reduzieren.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 Zeitdiagramme für einen Lesezugriff in einem syn­ chronen dynamischen Schreib-/Lesespeicher mit wahl­ freiem Zugriff (SDRAM), wobei Fig. 1A einen Lesevorgang für eine CAS-Latenz von 3 und Fig. 1B einen Lesevorgang für eine CAS-Latenz von 2 darstellen,

Fig. 2 eine schematische Darstellung des Testaufbaus zum Bestimmen der CAS-Latenz eines Wafers mit SDRAM- Chips, und

Fig. 3 eine schematische Darstellung des Testvorgangs.

Als Ausführungsbeispiel der erfindungsgemäßen Laufzeitbestim­ mung wird im folgenden die Ermittlung der CAS-Latenz bei ei­ nem synchronen, dynamischen Schreib-/Lesespeicher mit wahl­ freiem Zugriff SDRAM erläutert. Das erfindungsgemäße Verfah­ ren lässt sich jedoch prinzipiell auch zur Feststellung der internen Datenlaufzeit in allen anderen bekannten Halbleiter­ speichern, insbesondere allen RAM-Speichertypen einsetzen.

Bei einem SDRAM handelt es sich um einen Halbleiterspeicher, bei dem die Signalein- und -ausgabe auf dem Speicherchip mit einem Taktgeber synchronisiert ist. Dieser Taktgeber ist im allgemeinen mit dem Taktgeber einer zentralen Recheneinheit (CPU) koordiniert, so dass die Zeitabläufe im Speicherchip und die Zeitabläufe der CPU aufeinander abgestimmt sind. Mit dieser Speicherauslegung lässt sich eine besonders hohe Da­ tentransferrate zwischen der CPU und dem Halbleiterspeicher erreichen.

SDRAMs sind im allgemeinen als quadratische Speicherzellenma­ trix ausgelegt, wobei die einzelnen Speicherzellen über Zei­ lenleitungen, den sog. Wortleitungen (WL), und Spaltenleitun­ gen, den sog. Bit-Leitungen (BL), adressierbar sind. Zur Aus­ wahl einer bestimmten Speicherzelle wird die angelegte Adres­ se dieser Speicherzelle von einem Zeilen- bzw. Spaltencodie­ rer decodiert. Um Adressenanschlüsse einzusparen, wird die Adresse dabei im allgemeinen in zwei Schritten an den Deco­ dierer angelegt, wobei zuerst die Zeilenadresse und dann die Spaltenadresse gesendet wird. Außer den Adresseingängen besitzt der SDRAM noch einen Datenein- und einen Datenausgang sowie eine Schreib-/Leseumschaltung sowie ggf. einen Chipaus­ wahlanschluss, um den Multiplexbetrieb des SDRAM mit anderen Speichern über eine gemeinsame Datenleitung zu ermöglichen.

Zum Einschreiben bzw. Auslesen der Daten in die einzelnen Speicherzellen werden vorzugsweise die Bitleitungen genutzt, wobei die über die Bitleitungen ausgelesenen Daten vor dem Anlegen am Datenausgang in einem Datenausgangspuffer zwi­ schengespeichert werden.

Ein Lesezugriff auf den SDRAM gestaltet sich dabei verein­ facht folgendermaßen: Die Schreib-/Leseumschaltung des SDRAMs wird zunächst auf Lesen gesetzt. Dann wird die Adresse der Speicherzelle auf den Adressbus gelegt. Eine Speicherkon­ trolleinheit decodiert die angegebene Adresse und löst einen Zugriffszyklus aus. Dabei wird zunächst die Zeilenadresse ge­ sendet. Nach einer Wartezeit, die sicherstellt, dass die Zei­ lenadresse stabil anliegt, aktiviert die Speicherkontrollein­ heit eine zugehörige RAS-Leitung. Daraufhin wird die Zeilen­ adresse vom Speicher übernommen und die entsprechende Wort­ leitung der zugehörigen Speicherzelle aktiviert. Anschließend wird die Spaltenadresse gesendet. Nach einer weiteren Warte­ zeit, die sicherstellt, dass die Spaltenadresse stabil an­ liegt, aktiviert die Speicherkontrolleinheit eine zugehörige CAS-Leitung. Die Spaltenadresse wird dann vom Speicher über­ nommen und die entsprechende Bitleitung der zugehörigen Spei­ cherzelle aktiviert. Auf dieser Bitleitung wird dann der adressierte Speicherinhalt in den Datenausgangspuffer ausge­ lesen. Die Speicherkontrolleinheit leitet anschließend den Inhalt des Datenausgangspuffers in der richtigen Reihenfolge auf den Datenausgang und signalisiert ein Fertigsignal, wor­ aufhin die Daten vom anforderten Gerät oder der CPU gelesen werden. Vom Aktivieren der CAS-Leitung bis zum Schreiben der Daten in den Datenausgangspuffer vergeht dabei eine Pausen­ zeit, die sog. CAS-Latenz. Bei SDRAMs wird diese CAS-Latenz als Anzahl von Taktzyklen angegeben, die von der taktsynchronen CAS-Leitungsaktivierung bis einem möglich taktsynchronen Auslesen der Daten aus dem Datenausgangspuffer verstreicht.

Fig. 1 zeigt als Beispiel den Zeitverlauf eines Lesezyklus bei einem SDRAM, der mit einer Taktfrequenz von 100 MHz be­ trieben wird. Diese Taktfrequenz entspricht einer Perioden­ dauer von 10 ns, die somit die Mindestzeit angibt, die für einen Vorgang in SDRAM reserviert ist. Fig. 1A gibt dabei ei­ nen Lesezyklus mit einer CAS-Latenz von 3 und Fig. 1B einen Lesezyklus mit einer CAS-Latenz von 2 wieder. Wie in Fig. 1A und Fig. 1B gezeigt ist, wird synchron mit der steigenden Taktflanke eines ersten Systemtaktes C1 die Zeilenadresse ZA angelegt und die entsprechende RAS-Leitung auf 1 gesetzt. Nach einer Wartezeit von drei Taktzyklen wird dann an der steigenden Taktflanke von Taktsignal C4 die Spaltenadresse SA ausgegeben und die entsprechende CAS-Leitung auf 1 gesetzt. Nach dem Aktivieren der CAS-Leitung vergehen dann drei weite­ re Taktzyklen bei dem in Fig. 1A gezeigten Ausführungsbei­ spiel, bis die Daten der adressierten Speicherzelle in den Datenausgangspuffer mit der steigenden Taktflanke des Taktsi­ gnals C7 übernommen werden. Bei dem in Fig. 1B gezeigten Aus­ führungsbeispiel dagegen erscheinen die Daten bereits nach zwei Taktzyklen, d. h. bei steigender Taktflanke von Taktsi­ gnal C6 im Datenausgangspuffer.

Um die Speicherzugriffszeit klein zu halten, werden die SDRAMs vorzugsweise im Burst-Modus gelesen. Dabei wird die Adresse einer ersten Speicherzelle übertragen und im Adress­ puffer des SDRAMs gespeichert. Zum Auslesen der folgenden drei Speicherzellen wird dann nur noch weitergeschaltet, wie in Fig. 1A und Fig. 1B gezeigt ist, so dass hier keine weite­ re Pausenzeit auftritt.

Neben den in Fig. 1 gezeigten Betriebsmodus, bei dem alle Vorgänge im SDRAM bei steigender Taktflanke ausgeführt wer­ den, besteht auch bei einer schnelleren SDRAM-Variante die Möglichkeit, die Vorgänge sowohl an der steigenden als auch an der fallenden Taktflanke des Taktsignals auszuführen, wo­ durch sich die Datentransferrate im wesentlichen verdoppeln lässt.

Die CAS-Latenz beim SDRAM wird erfindungsgemäß vorzugsweise mit einem Testsystem bestimmt, wie es in Fig. 2 dargestellt ist. Dieses Testsystem 1 ist vorzugsweise Teil eines Front­ end-Testsystems, wobei die für die CAS-Latenz-Geschwindig­ keitssortierung notwendigen Bauteile des Testsystems dann auch für andere Prüfvorgänge im Rahmen des Frontend-Test­ verfahrens genutzt werden können. Beim Frontend-Test ist, wie in Fig. 2 gezeigt, ein Halbleiterwafer 3, auf dem die Speicherchips 21, in der dargestellten Ausführungsform die SDRAMs, ausgebildet sind, noch unzerteilt. Für den Test wer­ den die Pins 22 dieser Chips mit einer Nadelkarte 3, die in Fig. 3 nur angedeutet ist, kontaktiert. Hierbei können mehre­ re Chips von der Nadelkarte parallel kontaktiert werden. Die Nadelkarte 3 ist wiederum mit dem Testsystem 1 verbunden. Das Testsystem 1 weist eine Datenausgangseinheit 11 und eine Da­ teneingangseinheit 12 auf, die an die Nadeln 31, 32 der Na­ delkarte 3 eingeschlossen sind, die die Datenpins der Spei­ cherchips 21 kontaktieren. Weiterhin ist im Testsystem 1 ein Taktsignalgenerator 13 vorgesehen, mit dem ein variabler Sy­ stemtakt erzeugt werden kann. Dieser Taktsignalgenerator 13 ist an die Nadeln 33 der Nadelkarte 3 angeschlossen, die den Taktsignalpins der Speicherchips 21 kontaktieren. Das Testsy­ stem 1 weist weiter eine Auswerteeinheit 14 auf, die die Da­ tensignaleingangseinheit 11, die Datenausgangseinheit 12 und den Taktsignalgenerator 13 steuert.

Das Testsystem 1 wird im Rahmen des Frontend-Tests einge­ setzt, um einen ersten Funktionstest der Speicherchips 21 auf dem Wafer 3 durchzuführen und dabei insbesondere fehlerhafte Schaltkreise auf dem Speicherchips festzustellen. Diese de­ fekten Schaltkreise werden dann im Rahmen von nachfolgenden Fehlerbehebungsvorgängen durch redundante, bereits auf den Speicherchips 21 dafür vorgesehene Schaltkreise ersetzt. Die für diese Tests notwendigen Signale werden über die Datenaus­ gangseinheit 11 auf die Speicherchips ausgegeben, wobei die Speicherchips beim Frontend-Test vom Taktgenerator 13 prinzi­ piell mit einer Taktrate weit unterhalb der üblicherweise verwendeten Taktrate beim Betrieb der Speicherchips, d. h., z. B. bei einer Frequenz von 30 MHz anstatt der Betriebsfre­ quenz von 100 MHz, betrieben werden. Die beim Funktionstest von einzelnen Speicherchips 21 aufgrund der eingegebenen Si­ gnale erzeugten Daten werden über die Dateneingangseinheit 12 vom Testsystem 1 aufgenommen und von der Auswerteeinheit 14 verarbeitet.

Die Bestimmung der CAS-Latenz als Maß für die Spaltenzu­ griffszeiten im Speicherchips beim Lesevorgang kann mit dem in Fig. 2 gezeigten Testsystem erfolgen. Der CAS-Latenz- Testvorgang ist in Fig. 3 für eine Speicherzelle 23 genauer dargestellt.

Beim Testvorgang zur Bestimmung der CAS-Latenz des Speicher­ chips 21 werden über die Datenausgangseinheit 11 des Testsy­ stems 1 Testdaten in die Speicherzelle 23 des Speicherchips 21 eingeschrieben. Die Testdateneingabe kann dabei für eine Vielzahl von Speicherzellen parallel ausgeführt werden. Es besteht jedoch auch die Möglichkeit, die für jeden Test­ schritt notwendigen Testdaten nacheinander in die Speicher­ zellen einzuschreiben. Der gesamte Test kann auch parallel für eine Vielzahl von Speicherchips ausgeführt werden.

Zum Bestimmen der CAS-Latenz wird ein Lesezyklus von der Aus­ werteeinheit 14 ausgelöst. Die Taktfrequenz, mit der der Speicherchip während dieses Lesezyklus betrieben wird, wird vom Taktsignalgeber 13 vorgegeben, wobei die Taktperiode vor­ zugsweise auf das Zwei- oder Dreifache der Systemtaktperiode, mit der der Speicherchip herkömmlicherweise betrieben wird, eingestellt ist. Die Taktperiode entspricht damit in etwa der Zeitspanne einer CAS-Latenz 2 oder einer CAS-Latenz 3 des Speicherchips beim herkömmlichen Betrieb. Durch die Auswerteeinheit 14 wird die Adresse der auszulesenden Speicherzelle 23, in der das Testdatum eingeschrieben ist, an den Speicher­ chip angelegt. Eine Speicherkontrolleinheit (nicht gezeigt) auf dem Chip decodiert die angegebene Adresse und löst dann einen Zugriffzyklus aus, wobei mit einer steigenden ersten Taktfrequenz (nicht gezeigt) die Zeilenadresse der Speicher­ zelle 23 zusammen mit dem RAS-Signal angelegt wird. Mit der nächsten Taktflanke wird die Spaltenadresse mit dem CAS-Sig­ nal von der Speicherkontrolleinheit angelegt, so dass dann das Testdatum aus der Speicherzelle 23 über die entsprechende Bitleitung ausgelesen und in einen Datenpufferspeicher 24 übernommen werden kann. Aus dem Datenpufferspeicher 24 wird dann wiederum mit der darauffolgenden steigenden Taktflanke das zwischengespeicherte Testdatum an einen Datenausgang 25 des Chips angelegt und von dort von der Dateneingangseinheit 12 des Testsystems 1 eingelesen.

Das ursprünglich über das Testsystem 1 in die Speicherzelle 23 eingeschriebene Testdatum wird anschließend von der Aus­ werteeinheit 14 mit dem über die Dateneingangseinheit 12 ein­ gelesenen Datum verglichen. Bei Übereinstimmung wird von der Auswerteeinheit 14 ein neuer Testlesezyklus ausgelöst, wobei die Auswerteeinheit 14 den Taktsignalgenerator 13 auf eine um eine vorgegebene Zeitspanne verkürzte Taktperiode einstellt. Dieser verkürzte Taktzyklus ist in Fig. 3 gestrichelt darge­ stellt. Falls auch bei diesem erneuten Testdurchlauf das ein­ geschriebene Testdatum mit dem aus der Speicherzelle ausgele­ senem Datum übereinstimmt, wird ein erneuter Testlesezyklus mit einer nochmals um die vorgegebene Zeitperiode verkürzten Taktperiode ausgeführt. Der Testdurchlauf wird dann so lange mit verkürzten Taktperioden wiederholt, bis das aus dem Spei­ cherchip ausgelesene Datum nicht mehr mit dem eingeschriebe­ nen Testdatum übereinstimmt. Als CAS-Latenz wird dann von der Auswerteeinheit 14 des Testsystems 1 die Taktperiode im vo­ rangegangenen Testschritt, bei der das Testdatum noch mit ausgelesenen Datum übereingestimmt hat, festgelegt.

Wenn dagegen beim ersten Testlesezyklus bereits das ausgele­ sene Datum nicht mit dem eingeschriebenen Testdatum überein­ stimmt, wird für den nächsten Testlesezyklus der Taktsignal­ generator 13 von der Auswerteeinheit 14 so eingestellt, dass ein Lesezyklus mit einer um die vorgegebene Zeitspanne erhöh­ ten Taktperiode ausgeführt wird, wie dies in Fig. 3 ebenfalls gestrichelt dargestellt ist. Die Taktperiode wird dann so lange schrittweise erhöht, bis das eingeschriebene Testdatum mit dem aus der Speicherzelle 23 ausgelesenem Datum überein­ stimmt. Als CAS-Latenz wird dann von der Auswerteeinheit 14 diese letzte Taktperiode angenommen.

Das erfindungsgemäße Verfahren kann parallel für eine Viel­ zahl von Speicherchips bzw. Speicherzellen parallel ausge­ führt werden. Gleichzeitig besteht, um die Testzeit weiter zu verkürzen, die Möglichkeit in einem ersten Schritt eine Viel­ zahl unterschiedlicher Testdaten in unterschiedlichen Spei­ cherzellen des zu testenden Speicherchips einzuschreiben und dann für die aufeinanderfolgenden Testdurchlauf einen Lese­ vorgang für die verschiedene Speicherzellen durchzuführen.

Die gemessene interne Datenlaufzeit beim Lesevorgang für den einzelnen SDRAM-Speicherchip kann dann in die entsprechende CAS-Latenz auf der Grundlage der Betriebstaktfrequenz umge­ rechnet werden. Alternativ besteht auch die Möglichkeit, die im Frontend-Testverfahren gemessene Laufzeit mit bei einem Backend-Testverfahren exemplarisch gemessenen CAS-Latenzen zu korrelieren.

Die Erfindung ermöglicht eine Bestimmung der Laufzeit von Da­ ten auf einem Datenbus in einem Halbleiterspeicher, insbeson­ dere der CAS-Latenz bei SDRAM-Modulen im Rahmen des Frontend- Verfahrens, so dass Testzeit und Testkosten bei der Backend- Prüfung bei der diese Geschwindigkeitssortierung herkömmlich­ erweise durchgeführt wird, eingespart werden kann. Weiterhin kann die erfindungsgemäße Geschwindigkeitssortierung im Rah­ men der herkömmlichen Frontend-Test ohne Veränderung der Testhardware ausgeführt werden. Zur Durchführung der Ge­ schwindigkeitstests ist darüber hinaus auch keine Modifikati­ on des Chipdesigns notwendig.

Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirkli­ chung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims (7)

1. Verfahren zum Bestimmen der Laufzeit von Daten auf einem Datenbus in einem Halbleiterspeicher, der die Speicherzellen im Halbleiterspeicher mit einem Datenpufferspeicher an einem Ausgang verbindet, wobei ein Testdatum in wenigstens eine Speicherzelle im Halbleiterspeicher eingeschrieben wird, mit den Verfahrensschritten:

• a) Anlegen einer Signalfolge an den Halbleiterspeicher, um mit einem ersten Signal eine Übertragung des in der Speicher­ zelle gespeicherten Testdatums über den Datenbus in den Da­ tenpufferspeicher und mit einem zweiten, um eine vorgegebene Zeitspanne zeitlich verschobenen Signal ein Anlegen des im Datenpufferspeicher eingeschriebenen Datums am Ausgang zu be­ wirken;
• b) Vergleichen des am Ausgang anliegenden Datum mit den eingeschriebenen Testdatum, um einen Fehler festzustellen;
• c) wenn im Schritt b) ein Fehler festgestellt wird, Wieder­ holen der Schritte a) und b) mit einem weiteren, in einer Speicherzelle eingeschriebenen Testdatum und einer um einen vorgegebenen Wert verlängerten Zeitspanne für das zweite Si­ gnal so lange bis im Schritt (b) kein Fehler festgehalten wird, wobei als Laufzeit die letzte angewendete Zeitspanne zwischen dem ersten und dem zweiten Signal festgelegt wird, oder
• d) wenn im Schritt b) kein Fehler festgestellt wird, Wie­ derholen des Schritts a) und b) mit einem weiteren in eine Speicherzelle eingeschriebenen Testdatum und einer um einen vorgegebenen Wert verkürzten Zeitspanne für das zweite Signal so lange, bis im Schritt b) ein Fehler festgestellt wird, wo­ bei als Laufzeit die vorletzte angewendete Zeitspanne zwi­ schen dem ersten und dem zweiten Signal festgehalten wird.

2. Verfahren nach Anspruch 1, wobei eine Mehrzahl von Test­ daten in die Speicherzellen im Halbleiterspeicher einge­ schrieben werden, die nacheinander zum Bestimmen der Laufzeit von Daten auf dem Datenbus im Halbleiterspeicher eingesetzt werden.

3. Verfahren nach Anspruch 1 oder 2, wobei die Vorgänge im Halbleiterspeicher synchron mit einem Taktsignal ausgeführt werden und die festgestellte Laufzeit von Daten auf dem Da­ tenbus mit der entsprechenden Anzahl von Taktperioden korre­ liert wird, um die Zugriffszeit des Halbleiterspeichers für einen Lesevorgang zu klassifizieren.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das erste und zweite Signal aufeinanderfolgende Taktflanken eines Signals sind und die Zeitspanne zwischen dem ersten und dem zweiten Signal durch die Taktperiode festgelegt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Laufzeit im Rahmen eines Frontend-Tests von Halbleiterspei­ chern bestimmt wird.

6. Vorrichtung zum Bestimmen der Laufzeit von Daten auf ei­ nem Datenbus in einem Halbleiterspeicher (21), der die Spei­ cherzellen (23) im Halbleiterspeicher mit einem Datenpuffer­ speicher (24) an einem Ausgang (25) verbindet, mit
einer Einrichtung (11) zum Einlesen eines Testdatums in we­ nigstens eine Speicherzelle im Halbleiterspeicher,
einer Einrichtung (13) zum Anlegen einer Steuersignalfolge an den Halbleiterspeicher, um mit einem ersten Signal eine Über­ tragung des in der Speicherzelle (23) gespeicherten Testda­ tums über den Datenbus in den Datenpufferspeicher und mit ei­ nem zweiten zeitlich um eine vorgegebene Zeitspanne verscho­ benen Signal ein Anlegen des im Datenpufferspeicher (24) ein­ geschriebenen Datums am Ausgang (25) des Halbleiterspeicher zu bewirken, und
einer Auswerteeinrichtung (14) zum Vergleichen des Halblei­ terspeichers eingelesenen Testdatums mit dem am Ausgang an­ liegenden Datum, um einen Fehler festzustellen und zum Steu­ ern der Einrichtung (13) zum Anlegen der Steuersignalfolge, so dass, wenn ein Fehler festgestellt wird, ein erneuter Testlesezyklus mit einer Steuersignalfolge ausgelöst wird, bei der das zweite Signal mit einer einem vorgegebenen Wert verkürzten Zeitspanne angelegt wird, und, wenn kein Fehler festgestellt wird, ein erneuter Testlesezyklus mit einer Steuersignalfolge ausgelöst wird, bei der das zweite Signal mit einer um einen vorgegebenen Wert verlängerten Zeitspanne angelegt wird.

7. Vorrichtung nach Anspruch 6, die Teil eines Frontend- Testers von Halbleiterspeichern auf einem Halbleiterwafer ist.