JP2009176371A - 半導体集積回路装置とそのテスト方法 - Google Patents

Abstract

【課題】ＳＩＰ回路構成でＤＤＲメモリの試験を行う場合、データストローブ信号をＤＱＳピンにセットアップ／ホールドマージンを確保して入力しなければならない。
【解決手段】外部から直接アクセス可能な第１のチップと、第１のチップとデータの送受信を行い、外部から直接アクセスを行うことができない第２のチップと、前記第１のチップ内に設けられ、外部装置から入力される第１、第２のテスト信号を前記第２のチップに伝達するスルー回路とを有し、スルー回路は、外部装置から入力されるクロック信号に第１のテスト信号を同期させた第１の信号を生成し、第２のチップに出力する第１の信号伝達経路と、外部装置から入力されるテストクロック信号に第２のテスト信号を同期させた第２の信号を生成し、第２のチップに出力する第２の信号伝達経路を有する半導体集積回路装置。
【選択図】図１

Description

本発明にかかる半導体集積回路装置及びそのテスト方法は、特に外部からアクセス可能な第１のチップと外部から直接アクセスできない第２のチップとを有する半導体集積回路装置とそのテスト方法に関する。

メモリチップやロジックチップ等の複数の機能の異なるチップを１個のパッケージに混載したＳｉＰ（System in Package）構造を採用することで１個のパッケージで大規模なシステムを実現する半導体集積回路装置が提案されている。ＳｉＰ構造の半導体集積回路装置は、パッケージサイズ縮小、入出力端子数の削減が求められている。この要求に対応するため、半導体集積回路装置の製品の機能として外部からアクセスする必要のないチップに関してはパッケージに当該チップの端子を設けない構造が採用されることがある。

しかし、このように外部に端子が出力されないチップがある場合、パッケージの組立後にこのチップに対するテストを実施することが困難になる。そこで、外部から直接アクセス可能なチップ上に外部端子が設けられないチップに対するアクセス経路をスルー回路等の回路によって設けることが行われている。

ここで、図７に従来例として、半導体集積回路装置１の構成ブロック図と、半導体集積回路装置１のメモリチップのテストを行うテスタ２０との接続関係を示す。図７に示すように、従来例の半導体集積回路装置１は、ロジックチップ３０とＳＤＲ（Single Data Rate）メモリチップ４０が同一のパッケージ１０に搭載されている。ここで、ロジックチップ３０は、外部から直接アクセス可能なチップに該当し、メモリチップ４０は、外部から直接アクセスできないチップに該当する。

上述したように、パッケージ１０のような外部端子にメモリ専用端子がないＳｉＰにおいて、ロジック端子からメモリチップテストをすることは通常困難である。そのため、ロジックチップ３０内にテスト用のスルー回路５０を設け、その回路通すことでロジックチップ３０の端子からＳＤＲメモリチップ４０の端子にアクセスして、メモリのテストを実施している。

スルー回路５０はアドレス及び制御信号（図中ａｄｄ／ｃｎｔｒｌ）用のフリップフロップｃｏｎＦＦ１、ｃｏｎＦＦ２と、ライト（書き込み）データ用フリップフロップＷｒＦＦ１、ＷｒＦＦ２と、リード（読み出し）データ用フリップフロップＲｅＦＦ１、ＲｅＦＦ２と、各バッファを有する。図７からわかるように、ＳＤＲメモリチップ４０は、パッケージ１０の外部端子には直接接続されず、ＳＤＲメモリチップ４０へのアクセスは全てスルー回路５０を通して行われる。

テスタ２０のアドレス／制御信号用端子２１、データ用端子２２、制御クロック端子２３、ライトデータ用バス制御信号端子２４、２５が、パッケージ１０の端子１１〜１５に接続されている。更に、端子１１〜１５は、ロジックチップ３０の端子３１〜３５に接続されている。テスタ２０から出力された信号は、上記各端子からスルー回路５０を通り、ロジックチップ３０の端子３６〜３８に出力され、ＳＤＲメモリチップ４０のアドレス及び制御信号用端子４１、データ用端子４２、制御クロック端子４３に入力される。一方、ＳＤＲメモリチップ４０のデータ用端子４２からの出力データ信号は、ロジックチップ３０の端子３７に入力され、同端子３２及びパッケージ１０の端子１２を経由してテスタ２０のデータ用端子２２に入力される。

ＳＤＲメモリチップ４０の動作テストを高速で実施する場合、図７に示すようにロジックチップ３０内でフリップフロップ（ＦＦ）を介して、全てのデータ、制御信号を制御クロックＣＫで同期させ試験を行う。本例の構成では、制御クロックＣＫの１クロックあたりスルー回路５０からＳＤＲメモリチップ４０に１つのライトデータが入力される。また、制御クロックＣＫの１クロックあたり１つのリードデータがＳＤＲメモリチップ４０から出力される。

ここで、近年、メモリとして、ＳＤＲメモリの約倍の転送レートを有するＤＤＲ（Double Data Rate）メモリが利用されてきている。ＤＤＲメモリは、ＳＤＲメモリの信号にデータストローブと呼ばれる信号のための入出力端子を1本追加し、このデータストローブ信号の立ち上がり、立ち下がりに同期してデータの入出力を実行する。このデータストローブ（ＤＱＳ）信号の入出力端子をＤＱＳピンと呼ぶ。このＤＱＳピンから入力されるＤＱＳ信号は、ＤＤＲメモリのライト時において、入力データに対するセットアップマージン（ｔＤＳ）及びホールドマージン（ｔＤＨ）を確保するために必要である。

なお、特許文献１にＳＤＲメモリを用いたＳｉＰ型半導体装置の技術が開示されている。また、特許文献２にＤＤＲメモリを用いたＳｉＰ型半導体装置の技術が開示されている。
特開２００４−１５８０９８号公報 米国公開特許２００５／０２８９４２８Ａ１号公報

上記のように、ＳＤＲメモリの仕様と、ＤＤＲメモリの仕様で異なる点としてＤＱＳピンサポートの有無があげられる。このＤＱＳピンに入力されるデータストローブ信号はＤＤＲメモリのライト時に入力データに対してｔＤＳ及びｔＤＨマージンを確保するよう入力する必要がある。しかしながら、図７のような従来のＳｉＰの回路構成では、全機能端子が制御クロックＣＫと同期して動作している。このため、このような回路構成のＳｉＰでＤＤＲメモリを用いた場合、データストローブ信号が入力されるＤＱＳピンを含む全機能端子が制御クロックＣＫと同期して動作してしまう。よって、ＤＤＲメモリを用いたＳＩＰでは、ＤＤＲメモリのライト時のセットアップ／ホールドマージンを確保することが困難であり、データのライト動作が不可能であった。

特許文献１でもＳＤＲメモリが使用されており、ＤＱＳピンサポートの問題が生じる。

また、特許文献２の発明では、ＤＤＲメモリへの入力アドレスをＳｉＰ内部で発生させており、テスタ等の外部装置から直接ＤＤＲへアクセスできないため、テストの自由度が低下する問題がある。

本発明の一態様は、外部から直接アクセス可能な第１のチップと、前記第１のチップとデータの送受信を行い、外部から直接アクセスを行うことができない第２のチップと、前記第１のチップ内に設けられ、外部装置から入力される第１のテスト信号及び第２のテスト信号を前記第２のチップに伝達するスルー回路とを有し、前記スルー回路は、前記外部装置から入力されるクロック信号に前記第１のテスト信号を同期させた第１の信号を生成し、前記第１の信号を前記第２のチップに出力する第１の信号伝達経路と、前記外部装置から入力されるテストクロック信号に前記第２のテスト信号を同期させた第２の信号を生成し、前記第２の信号を前記第２のチップに出力する第２の信号伝達経路と、を有する半導体集積回路装置である。

本発明のその他の態様は、外部から直接アクセス可能な第１のチップと、前記第１のチップを介して外部からアクセスが行われる第２のチップと、を同一パッケージ内に有する半導体集積回路装置のテスト方法であって、外部装置から供給される第１のテスト信号を前記外部装置から供給されるクロック信号で同期させて前記第２のチップに供給し、前記外部装置から供給される第２のテスト信号を前記外部装置からのテストクロック信号で同期させて前記第２のチップに供給する半導体集積回路装置のテスト方法である。

本発明にかかる半導体集積回路装置によれば、スルー回路内から第２のチップに出力される信号の信号伝達経路がクロック信号とテストクロック信号とで個別に制御できる。そのため、第２のチップに供給される第１の信号と第２の信号との同期関係を自由に設定し、高速な信号の送受信時おけるセットアップ／ホールドマージンを確保することができる。

本発明によれば、外部から直接アクセスできない第２のチップに対して高速な信号を用いたテストを実施することができる。

発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に、本実施の形態１に係るＳｉＰ構造の半導体集積回路装置１００の構成図を示す。半導体集積回路装置１００は、同図に示すように、信号処理などの特定の機能を有する第１のチップ（例えば、ロジックチップ）１３０と、第２のチップ（例えば、ＤＤＲメモリチップ）１４０が同一のパッケージ１１０に搭載されている。また、パッケージ１１０は、外部に設けられた外部装置たるテスタ（試験装置）１２０と接続するように構成されている。

ＤＤＲメモリチップ１４０へのアクセスは、ロジックチップ１３０から行われるように構成されている。すなわち、メモリチップ１４０は、パッケージ１１０の外部端子には直接接続されておらず、ロジックチップ１３０からのアクセスに応答して、データの入出力を行うように構成されている。

ＤＤＲメモリチップ１４０内には、不図示のメモリアレイが複数設けられており、そのメモリアレイにデータが保持されている。ＤＤＲメモリチップ１４０は、アドレスと各種制御信号（ａｄｄ／ｃｎｔｒｌ）を入力する端子１４１、データ信号（ＤＱ）の入出力端子１４２、クロック信号（ＣＫ）の入力端子１４５、反転クロック信号（／ＣＫ）の入力端子１４８、データストローブ信号（ＤＱＳ）の入出力端子１４６を有する。これらＤＤＲメモリチップ１４０の入出力端子は、それぞれロジックチップ１３０の対応する端子１３１ｂ、１３２ｂ、１３５ｂ、１３８、１３６ｂに接続される。なお、データストローブ信号ＤＱＳはクロック信号及び反転クロック信号に対しては非同期の関係であって、ＤＤＲメモリチップ１４０に入出力されるデータに対しては同期の関係を有する。なお、ＤＤＲメモリチップ１４０は、ライト時のセットアップ／ホールドマージンを確保するため、データ入力時からクロック信号の１／４周期程度遅らせる必要があるものとする。

ロジックチップ１３０は、内部にスルー回路１５０と、論理回路（不図示）と、端子１３１ｂ、１３２ｂ、１３５ｂ、１３８、１３６ｂとは別の複数の端子を有する。ロジックチップ１３０は、上記端子のほかに、端子１３１ａ、１３２ａ、１３３、１３４、１３５ａ、１３６ａ、１３７を有する。これらの端子は、対応するパッケージ１１０の端子１１１〜１１７を経由して、テスタ１２０の端子１２１〜１２７と接続される。

具体的には、テスタ１２０のアドレスと各種制御信号ａｄｄ／ｃｎｔｒｌを出力する端子１２１が、パッケージ１１０の端子１１１を経由して、ロジックチップ１３０の端子１３１ａと接続される。同様に、テスタ１２０の第１のテスト信号（例えば、テストデータ信号（ｄａｔａ））の入出力端子１２２が、パッケージ１１０の端子１１２を経由して、ロジックチップ１３０の端子１３２ａと接続される。

同様に、テスタ１２０のＩ／Ｏ＿ｅｎ２信号の出力端子１２３が、パッケージ１１０の端子１１３を経由して、ロジックチップ１３０の端子１３３と接続される。このＩ／Ｏ＿ｅｎ２信号は、ＤＤＲメモリチップ１４０に対するリード動作時にＤＤＲメモリチップ１４０からテスタ１２０へのバスの有効／無効を制御する信号である。例えば、Ｉ／Ｏ＿ｅｎ２信号はＤＤＲメモリチップ１４０のリード動作時にハイレベルとなり、ＤＤＲメモリチップ１４０からテスタ１２０へのバスを有効にする。一方、Ｉ／Ｏ＿ｅｎ２信号はＤＤＲメモリチップ１４０のライト動作時にロウレベルとなり、ＤＤＲメモリチップ１４０からテスタ１２０へのバスを無効にする。

同様に、テスタ１２０のＩ／Ｏ＿ｅｎ１信号の出力端子１２４が、パッケージ１１０の端子１１４を経由して、ロジックチップ１３０の端子１３４と接続される。このＩ／Ｏ＿ｅｎ１信号は、ＤＤＲメモリチップ１４０のライト動作時にテスタ１２０からＤＤＲメモリチップ１４０へのバスの有効／無効を制御する信号である。例えば、Ｉ／Ｏ＿ｅｎ１信号はＤＤＲメモリチップ１４０のライト動作時にハイレベルとなり、テスタ１２０からＤＤＲメモリチップ１４０へのバスを有効にする。一方、Ｉ／Ｏ＿ｅｎ１信号はＤＤＲメモリチップ１４０のリード動作時にロウレベルとなり、テスタ１２０からＤＤＲメモリチップ１４０へのバスを無効にする。

同様に、テスタ１２０のクロック信号の出力端子１２５が、パッケージ１１０の端子１１５を経由して、ロジックチップ１３０の端子１３５ａと接続される。同様に、テスタ１２０の第２のテスト信号（例えば、テストストローブ信号ＤＱＹ）の入出力端子１２６が、パッケージ１１０の端子１１６を経由して、ロジックチップ１３０の端子１３６ａと接続される。同様に、テスタ１２０のテストクロック信号（ＴＣＫ）の出力端子１２７が、パッケージ１１０の端子１１７を経由して、ロジックチップ１３０の端子１３７と接続される。なお、テストストローブ信号ＤＱＹはクロック信号及び反転クロック信号に非同期であり、このテストストローブ信号ＤＱＹに同期してテスタ１２０はテストデータ信号ｄａｔａの入出力を行う。なお、本実施の形態では、テストクロック信号は、クロック信号と同じクロック周期を有し、クロック信号に対して１／４周期遅れた波形であるものとする。

スルー回路１５０は、ＤＤＲメモリチップ１４０に対して動作確認を行うためのテスト回路である。スルー回路１５０は、フリップフロップｃｏｎＦＦ１、ｃｏｎＦＦ２、ＷｒＦＦ１〜ＷｒＦＦ８、ＲｅＦＦ１〜ＲｅＦＦ８と、マルチプレクサＷｒＭＵＸ１、ＷｒＭＵＸ２、ＲｅＭＵＸ１、ＲｅＭＵＸ２と、バッファＢ１〜Ｂ１３と、インバータＩｎｖ１〜Ｉｎｖ５を有する。

端子１３５ａと端子１３５ｂが接続されている。また、端子１３５ａはインバータＩｎｖ２の入力端子とも接続され、インバータＩｎｖ２からクロック信号を反転させた反転クロック信号が出力される。このインバータＩｎｖ２の出力端子が端子１３８と接続される。以後、各回路へクロック信号が供給される場合は、端子１３５ａからの供給であるものとする。

端子１３７とバッファＢ１２の入力が接続され、バッファＢ１２の出力端子からテストクロック信号が出力される。ここで、テストクロック信号はクロック信号に対して１／４周期遅れた波形として出力される。また、バッファＢ１２の出力はインバータＩｎｖ５にも接続され、インバータＩｎｖ５からテストクロック信号を反転した反転テストクロック信号（／ＴＣＫ）が出力される。以後、各回路へテストクロック信号が供給される場合は、バッファＢ１２の出力からからの供給であり、反転テストクロック信号が供給される場合は、インバータＩｎｖ５の出力端子であるものとする。

テスタ１２０の端子１２１から端子１１１を経由して端子１３１ａに入力されたアドレスと各種制御信号ａｄｄ／ｃｎｔｒｌは、バッファＢ１を経由して、フリップフロップｃｏｎＦＦ１にクロック信号の立ち上がりタイミングでラッチされる。更に、フリップフロップｃｏｎＦＦ１から出力された信号は、次のクロック信号の立ち上がりタイミングでフリップフロップｃｏｎＦＦ２にラッチされる。フリップフロップｃｏｎＦＦ２から出力された信号は、バッファＢ２に入力され端子１３１ｂへ出力される。

テスタ１２０の端子１２２から端子１１２を経由して端子１３２ａに入力されたテストデータ信号ｄａｔａは、バッファＢ３を経由して、フリップフロップＷｒＦＦ１とＷｒＦＦ２に入力される。このとき、フリップフロップＷｒＦＦ１はクロック信号の立ち上がりタイミングでテストデータ信号ｄａｔａをラッチし、フリップフロップＷｒＦＦ２はＩｎｖ１でクロック信号を反転した反転クロック信号の立ち上がりタイミングでテストデータ信号ｄａｔａをラッチする。

更に、フリップフロップＷｒＦＦ１から出力された信号は、クロック信号の次の立ち上がりタイミングでフリップフロップＷｒＦＦ３にラッチされる。フリップフロップＷｒＦＦ２から出力された信号は、上記反転クロック信号の次の立ち上がりタイミングでフリップフロップＷｒＦＦ４にラッチされる。フリップフロップＷｒＦＦ３、ＷｒＦＦ４から出力された２つの信号はマルチプレクサＷｒＭＵＸ１に入力され、クロック信号に応じてどちらか一方が出力される。本例では、クロック信号がハイレベルのとき、フリップフロップＷｒＦＦ３からの信号がバッファＢ４へ出力され、クロック信号がロウレベルのとき、フリップフロップＷｒＦＦ４からの信号がバッファＢ４へ出力される。

マルチプレクサＷｒＭＵＸ１から出力された信号は、バッファＢ４に入力され端子１３２ｂへ第１の信号（例えば、データ信号ＤＱ）として出力される。ここで、バッファＢ４は、バッファＢ７及びインバータＩｎｖ３を経由して端子１３４から供給される信号により有効／無効が制御される。本例では、Ｉ／Ｏ＿ｅｎ１信号がロウレベルのとき、バッファＢ４が有効となり、マルチプレクサＷｒＭＵＸ１から出力される信号を端子１３２ｂへ出力する。更に、ロジックチップ１３０の端子１３２ｂが出力する信号は、ＤＤＲメモリチップ１４０の端子１４２にデータ信号ＤＱとして入力される。

テスタ１２０の端子１２６から端子１１６を経由して端子１３６ａに入力されたテストストローブ信号ＤＱＹは、バッファＢ８を経由して、フリップフロップＷｒＦＦ５とＷｒＦＦ６に入力される。このとき、フリップフロップＷｒＦＦ５はテストクロック信号の立ち上がりタイミングでテストストローブ信号ＤＱＹをラッチし、フリップフロップＷｒＦＦ６は反転テストクロック信号の立ち上がりタイミングでテストストローブ信号ＤＱＹをラッチする。

更に、フリップフロップＷｒＦＦ５から出力された信号は、テストクロック信号の次の立ち上がりタイミングでフリップフロップＷｒＦＦ７にラッチされる。フリップフロップＷｒＦＦ６から出力された信号は、反転テストクロック信号の次の立ち上がりタイミングでフリップフロップＷｒＦＦ８にラッチされる。フリップフロップＷｒＦＦ７、ＷｒＦＦ８から出力された２つの信号はマルチプレクサＷｒＭＵＸ２に入力され、テストクロック信号に応じてどちらか一方が出力される。本例では、テストクロック信号がハイレベルのとき、フリップフロップＷｒＦＦ７からの信号がバッファＢ９へ出力され、テストクロック信号がロウレベルのとき、フリップフロップＷｒＦＦ８からの信号がバッファＢ９へ出力される。

マルチプレクサＷｒＭＵＸ２から出力された信号は、バッファＢ９に入力され端子１３６ｂへ第２の信号（例えば、データストローブ信号ＤＱＳ）として出力される。ここで、バッファＢ９は、バッファＢ７及びインバータＩｎｖ３を経由して端子１３４から供給されるＩ／Ｏ＿ｅｎ１信号により、有効／無効が制御される。本例では、Ｉ／Ｏ＿ｅｎ１信号がロウレベルのとき、バッファＢ９は、入力信号を端子１３６ｂへ出力する。更に、ロジックチップ１３０の端子１３６ｂが出力する信号は、ＤＤＲメモリチップ１４０の端子１４６にデータストローブ信号ＤＱＳとして入力される。この端子１４６入力されたデータストローブＤＱＳ信号の立ち上がり、立ち下がりに同期して上記端子１４２に供給されるデータ信号ＤＱがＤＤＲメモリチップ１４０に入力される。

ＤＤＲメモリチップ１４０から端子１３２ｂに入力されたデータ信号ＤＱは、バッファＢ６を経由して、フリップフロップＲｅＦＦ１とＲｅＦＦ２に入力される。このとき、フリップフロップＲｅＦＦ１はクロック信号の立ち上がりタイミングでデータ信号ＤＱをラッチし、フリップフロップＲｅＦＦ２はＩｎｖ２でクロック信号を反転した反転クロック信号の立ち上がりタイミングでデータ信号ＤＱをラッチする。

更に、フリップフロップＲｅＦＦ１から出力された信号は、クロック信号の次の立ち上がりタイミングでフリップフロップＲｅＦＦ３にラッチされる。フリップフロップＲｅＦＦ２から出力された信号は、上記反転クロック信号の次の立ち上がりタイミングでフリップフロップＲｅＦＦ４にラッチされる。フリップフロップＲｅＦＦ３、ＲｅＦＦ４から出力された２つの信号はマルチプレクサＲｅＭＵＸ１に入力され、クロック信号に応じてどちらか一方が出力される。本例では、クロック信号がハイレベルのとき、フリップフロップＲｅＦＦ３からの信号がバッファＢ５へ出力され、クロック信号がロウレベルのとき、フリップフロップＲｅＦＦ４からの信号がバッファＢ５へ出力される。

マルチプレクサＲｅＭＵＸ１から出力された信号は、バッファＢ５に入力され端子１３２ｂａへ出力される。ここで、バッファＢ５は、バッファＢ５を経由して端子１３３から供給されるＩ／Ｏ＿ｅｎ２信号により、有効／無効が制御される。本例では、Ｉ／Ｏ＿ｅｎ２信号がハイレベルのとき、バッファＢ５は、入力信号を端子１３２ａへ出力する。更に、ロジックチップ１３０の端子１３２ａが出力する信号は、端子１１２を経由してテスタ１２０の端子１２２にテストデータ信号ｄａｔａとして入力される。

ＤＤＲメモリチップ１４０から端子１３６ｂに入力されたデータストローブ信号ＤＱＳは、バッファＢ１１を経由して、フリップフロップＲｅＦＦ５とＲｅＦＦ６に入力される。このとき、フリップフロップＲｅＦＦ５はクロック信号の立ち上がりタイミングでデータストローブ信号ＤＱＳをラッチし、フリップフロップＷｒＦＦ６はＩｎｖ４でクロック信号を反転した反転クロック信号の立ち上がりタイミングでＤＱＳ信号をラッチする。

更に、フリップフロップＲｅＦＦ５から出力された信号は、クロック信号の次の立ち上がりタイミングでフリップフロップＲｅＦＦ７にラッチされる。フリップフロップＲｅＦＦ６から出力された信号は、上記反転クロック信号の次の立ち上がりタイミングでフリップフロップＲｅＦＦ８にラッチされる。フリップフロップＲｅＦＦ７、ＲｅＦＦ８から出力された２つの信号はマルチプレクサＲｅＭＵＸ２に入力され、クロック信号に応じてどちらか一方が出力される。本例では、クロック信号がハイレベルのとき、フリップフロップＲｅＦＦ７からの信号がバッファＢ１０へ出力され、クロック信号がロウレベルのとき、フリップフロップＲｅＦＦ８からの信号がバッファＢ１０へ出力される。

マルチプレクサＲｅＭＵＸ２から出力された信号は、バッファＢ１０に入力され端子１３６ａへ出力される。ここで、バッファＢ１０は、バッファＢ１３を経由して端子１３３から供給されるＩ／Ｏ＿ｅｎ２信号より、有効／無効が制御される。本例では、Ｉ／Ｏ＿ｅｎ２信号がロウレベルのとき、入力信号を端子１３６ａへ出力する。更に、ロジックチップ１３０の端子１３６ａが出力する信号は、端子１１６を経由してテスタ１２０の端子１２６にテストストローブ信号ＤＱＹとして入力される。この端子１２６に入力されたテストストローブ信号ＤＱＹの立ち上がり、立ち下がりに同期して上記端子１２２に供給されるテストデータ信号ｄａｔａがテスタ１２０に入力される。

以上説明したように、スルー回路１５０は、第１のテスト信号（テストデータ信号ｄａｔａ）から第１の信号（データ信号ＤＱ）を生成、逆に第１の信号から第１のテスト信号を生成する第１の信号伝達経路と、第２のテスト信号（テストストローブ信号ＤＱＹ）から第２の信号（データストローブ信号ＤＱＳ）を生成、逆に第２の信号から第２のテスト信号を生成する第２の信号伝達経路を有する。

図１に示すようにフリップフロップＷｒＦＦ１〜ＷｒＦＦ４、ＲｅＦＦ１〜ＲｅＦＦ４と、バッファＢ３〜Ｂ６と、マルチプレクサＷｒＭＵＸ１、ＲｅＭＵＸ１が、第１の信号伝達経路１５１を構成する。

なお、フリップフロップＷｒＦＦ１〜ＷｒＦＦ４はテスタ１２０からＤＤＲメモリチップ１４０へのライト用フリップフロップ、フリップフロップＲｅＦＦ１〜ＲｅＦＦ４がＤＤＲメモリチップ１４０からテスタ１２０へのリード用フリップフロップである。

また、図１に示すようにフリップフロップＷｒＦＦ５〜ＷｒＦＦ８、ＲｅＦＦ５〜ＲｅＦＦ８と、バッファＢ８〜Ｂ１１と、マルチプレクサＷｒＭＵＸ２、ＲｅＭＵＸ２が、第２の信号伝達経路１５２を構成する。

なお、フリップフロップＷｒＦＦ５〜ＷｒＦＦ８がテスタ１２０からＤＤＲメモリチップ１４０へのライト用フリップフロップ、フリップフロップＲｅＦＦ５〜ＲｅＦＦ８がＤＤＲメモリチップ１４０からテスタ１２０へのリード用フリップフロップである。

なお、フリップフロップｃｏｎＦＦ１、ｃｏｎＦＦ２とバッファＢ１、Ｂ２は、アドレス及び制御信号の信号伝達経路を構成する。

なお、半導体集積回路装置１００のロジックチップ１３０は、通常動作時には、上記フリップフロップを介さず、端子１３２ａ等から入出力された信号を論理回路（不図示）を介して端子１３２ｂ等に入出力する。一方、テスト時には、上記フリップフロップを介してテスタ１２０からＤＤＲメモリチップ１４０を直接テストする。以下に、テスト動作時の半導体集積回路１００の動作を説明する。

図２に図１の構成の回路のライト動作時のタイミングチャートを示す。図２に示すように、まずテスタ１２０からａｄｄ／ｃｎｔｒｌ信号が端子１２１から出力される（図中「Ｗ」）。この信号を時刻Ｔ０においてスルー回路１５０のフリップフロップｃｏｎＦＦ１が、クロック信号の立ち上がりに同期してラッチする。時刻Ｔ１においてフリップフロップｃｏｎＦＦ２が、クロック信号の立ち上がりに同期してフリップフロップｃｏｎＦＦ１がラッチしているａｄｄ／ｃｎｔｒｌ信号をラッチする。このフリップフロップｃｏｎＦＦ２がラッチしているａｄｄ／ｃｎｔｒｌ信号がＤＤＲメモリチップ１４０に入力される。結果、上記のようにテスタ１２０からのａｄｄ／ｃｎｔｒｌ信号は、フリップフロップｃｏｎＦＦ１、ｃｏｎＦＦ２よりクロック信号と同期されＤＤＲメモリチップ１４０に入力される。

時刻Ｔ２において、テスタ１２０からロウレベルのＩ／Ｏ＿ｅｎ１信号が端子１２４に出力される。この信号によりバッファＢ４と端子１３２ｂ、バッファＢ９と端子１３６ｂへのバスラインが解放される。また、時刻Ｔａにおいてテスタ１２０からテストデータ信号ｄａｔａ（図中の「Ｄ０〜Ｄ３」）が端子１２２に順に出力される。更に、時刻Ｔｂにおいて、ロウレベルからハイレベルに立ち上がるテストストローブ信号ＤＱＹが端子１２６から出力される。テストデータ信号とテストストローブ信号ＤＱＹは共にクロック信号とは非同期である。また、テストデータ信号Ｄ０〜Ｄ３の出力される間隔はクロック信号の１／２周期とする。テストストローブ信号ＤＱＹにおける２つのパルスの立ち上がり、立ち下がりの間隔も１／２周期とする。

時刻Ｔ２においてスルー回路１５０のフリップフロップＷｒＦＦ１が、クロック信号の立ち上がりに同期してテストデータ信号Ｄ０をラッチする。時刻Ｔ３においてフリップフロップＷｒＦＦ３が、クロック信号の立ち上がりに同期してフリップフロップＷｒＦＦ１がラッチしているテストデータ信号Ｄ０をラッチする。このフリップフロップＷｒＦＦ３がラッチしているテストデータ信号Ｄ０がマルチプレクサＷｒＭＵＸ１を経由してロジックチップ１３０の端子１３２ｂに供給される。

時刻Ｔ２からクロック信号の１／２周期後の時刻Ｔ２ｂにおいてスルー回路１５０のフリップフロップＷｒＦＦ２が、反転クロック信号の立ち上がりに同期してテストデータ信号Ｄ１をラッチする。時刻Ｔ３からクロック信号の１／２周期後の時刻Ｔ３ｂにおいてフリップフロップＷｒＦＦ４が、反転クロック信号の立ち上がりに同期してフリップフロップＷｒＦＦ２がラッチしているテストデータ信号をラッチする。このフリップフロップＷｒＦＦ４がラッチしているテストデータ信号がマルチプレクサＷｒＭＵＸ１を経由してロジックチップ１３０の端子１３２ｂに供給される。なお、マルチプレクサＷｒＭＵＸ１は、クロック信号のハイレベルのときフリップフロップＷｒＦＦ３、クロック信号のロウレベルのときフリップフロップＷｒＦＦ４のテストデータ信号をロジックチップ１３０の端子１３２ｂに供給する。

更に、時刻Ｔ３にテストデータ信号Ｄ２がスルー回路１５０のフリップフロップＷｒＦＦ１にクロック信号の立ち上がりに同期してラッチされるが、以後テストデータ信号Ｄ０と同様の動作となるため説明は省略する。また、時刻Ｔ３ｂにテストデータ信号Ｄ３がスルー回路１５０のフリップフロップＷｒＦＦ２に反転クロック信号の立ち上がりに同期してラッチされるが、以後テストデータ信号Ｄ１と同様の動作となるため説明は省略する。結果、上記のようにテスタ１２０からのテストデータ信号Ｄ０〜Ｄ３は、フリップフロップＷｒＦＦ１〜ＷｒＦＦ４によりクロック信号に同期されロジックチップ１３０の端子１３２ｂに供給される。

一方、テストストローブ信号ＤＱＹは、時刻Ｔ２からクロック信号の１／４周期後の時刻Ｔ２ｃにおいてスルー回路１５０のフリップフロップＷｒＦＦ５が、テストクロック信号の立ち上がりに同期してハイレベルのテストストローブ信号ＤＱＹをラッチする。時刻Ｔ３からクロック信号の１／４周期後の時刻Ｔ３ｃにおいてフリップフロップＷｒＦＦ７が、テストクロック信号の立ち上がりに同期してフリップフロップＷｒＦＦ５がラッチしている信号をラッチする。このフリップフロップＷｒＦＦ７がラッチしている信号がマルチプレクサＷｒＭＵＸ２を経由してロジックチップ１３０の端子１３６ｂに供給される。

また、時刻Ｔ２ｂからクロック信号の１／４周期後の時刻Ｔ２ｄにおいてスルー回路１５０のフリップフロップＷｒＦＦ６が、反転テストクロック信号の立ち上がりに同期してロウレベルのテストストローブ信号ＤＱＹをラッチする。時刻Ｔ３ｂからクロック信号の１／４周期後の時刻Ｔ３ｄにおいてフリップフロップＷｒＦＦ８が、反転テストクロック信号の立ち上がりに同期してフリップフロップＷｒＦＦ６がラッチしている信号をラッチする。このフリップフロップＷｒＦＦ８がラッチしている信号がマルチプレクサＷｒＭＵＸ２を経由してロジックチップ１３０の端子１３６ｂに供給される。なお、マルチプレクサＷｒＭＵＸ２は、テストクロック信号のハイレベルのときフリップフロップＷｒＦＦ７、テストクロック信号のロウレベルのときフリップフロップＷｒＦＦ８のデータ信号をロジックチップ１３０の端子１３６ｂに供給する。

更に、時刻Ｔ３ｃにもハイレベルのテストストローブ信号ＤＱＹがスルー回路１５０のフリップフロップＷｒＦＦ５にテストクロック信号の立ち上がりに同期してラッチされるが、以後上述したハイレベルのテストストローブ信号ＤＱＹと同様の動作となるため説明は省略する。また、時刻Ｔ３ｄにハイレベルのテストストローブ信号ＤＱＹがスルー回路１５０のフリップフロップＷｒＦＦ６に反転テストクロック信号の立ち上がりに同期してラッチされるが、以後上述したロウレベルのテストストローブ信号ＤＱＹと同様の動作となるため説明は省略する。結果、上記のようにテスタ１２０からのテストストローブ信号ＤＱＹは、フリップフロップＷｒＦＦ５〜ＷｒＦＦ８によりテストクロック信号に同期されロジックチップ１３０の端子１３６ｂに供給される。

上述したように端子１３２ｂからの信号はデータ信号ＤＱとして端子１４２、端子１３６ｂからの信号はデータストローブ信号ＤＱＳとして端子１４６にそれぞれ供給される。このため、端子１４２に供給されるデータ信号Ｄ０〜Ｄ３は、データストローブ信号ＤＱＳの立ち上がり、立ち下がりに同期してＤＤＲメモリチップ１４０に入力される。

以上のように、本実施の形態１では、ＤＤＲメモリチップ１４０のライト時に利用するテストデータ信号用のフリップフロップＷｒＦＦ１〜ＷｒＦＦ４のクロック信号に対し、所定の時間、例えば１／４周期遅らせたテストクロック信号を用いテストストローブ信号用のフリップフロップＷｒＦＦ５〜ＷｒＦＦ８を動作させている。このため、テストクロック信号に同期したデータストローブ信号ＤＱＳがＤＤＲメモリチップ１４０に入力される。クロック信号に同期したデータ信号ＤＱもＤＤＲメモリチップ１４０に入力されるが、上述のようにデータストローブ信号ＤＱＳが１／４周期遅れて入力されているため、従来のセットアップ／ホールドマージンを確保することが困難である問題が解決できる。

図３に図１の構成の回路のリード動作時のタイミングチャートを示す。図３に示すように、テスタ１２０からアドレスと各種制御信号ａｄｄ／ｃｎｔｒｌが端子１２１から出力される（図中「Ｒ」）。この信号を時刻Ｔ０においてスルー回路１５０のフリップフロップｃｏｎＦＦ１が、クロック信号の立ち上がりに同期してラッチする。時刻Ｔ１においてフリップフロップｃｏｎＦＦ２が、クロック信号の立ち上がりに同期してフリップフロップｃｏｎＦＦ１がラッチしているデータ信号をラッチする。このフリップフロップｃｏｎＦＦ２がラッチしているデータ信号がＤＤＲメモリチップ１４０に入力される。結果、上記のようにテスタ１２０からのアドレスと各種制御信号ａｄｄ／ｃｎｔｒｌは、フリップフロップｃｏｎＦＦ１、ｃｏｎＦＦ２よりクロック信号に同期されＤＤＲメモリチップ１４０に入力される。

時刻Ｔ３において、テスタ１２０からハイレベルのＩ／Ｏ＿ｅｎ２信号が端子１２３に出力される。この信号によりバッファＢ５と端子１３２ａ、バッファＢ１０と端子１３６ａへのバスラインが解放される。

時刻ＴｅにおいてＤＤＲメモリチップ１４０からデータ信号ＤＱ（図中の「Ｄ０〜Ｄ３」）が端子１４２に順に出力される。なおここで、ＤＤＲメモリチップ１４０のＣＡＳ（Column Address Strobe Latency）が２であるものとする。更に、時刻Ｔｆにおいて、ロウレベルからハイレベルに立ち上がるデータストローブ信号ＤＱＳが端子１４６から出力される。データ信号とデータストローブ信号ＤＱＳは共にクロック信号とは非同期である。また、データ信号Ｄ０〜Ｄ３の出力される間隔はクロック信号の１／２周期とする。データストローブ信号ＤＱＳにおける２つのパルスの立ち上がり、立ち下がりの間隔も１／２周期とする。

時刻Ｔ４においてスルー回路１５０のフリップフロップＲｅＦＦ１が、クロック信号の立ち上がりに同期してデータ信号Ｄ０をラッチする。時刻Ｔ５においてフリップフロップＲｅＦＦ３が、クロック信号の立ち上がりに同期してフリップフロップＷｒＦＦ１がラッチしているデータ信号Ｄ０をラッチする。このフリップフロップＲｅＦＦ３がラッチしているデータ信号Ｄ０がマルチプレクサＲｅＭＵＸ１を経由してロジックチップ１３０の端子１３２ａに供給される。

時刻Ｔ４からクロック信号の１／２周期後の時刻Ｔ４ｂにおいてスルー回路１５０のフリップフロップＲｅＦＦ２が、反転クロック信号の立ち上がりに同期してデータ信号Ｄ１をラッチする。時刻Ｔ５からクロック信号の１／２周期後の時刻Ｔ５ｂにおいてフリップフロップＲｅＦＦ４が、反転クロック信号の立ち上がりに同期してフリップフロップＲｅＦＦ２がラッチしている信号をラッチする。このフリップフロップＲｅＦＦ４がラッチしている信号がマルチプレクサＲｅＭＵＸ１を経由してロジックチップ１３０の端子１３２ａに供給される。なお、マルチプレクサＲｅＭＵＸ１は、クロック信号のハイレベルのときフリップフロップＲｅＦＦ３、クロック信号のロウレベルのときフリップフロップＲｅＦＦ４の信号をロジックチップ１３０の端子１３２ａに供給する。

更に、時刻Ｔ５にデータ信号Ｄ２がスルー回路１５０のフリップフロップＲｅＦＦ１にクロック信号の立ち上がりに同期してラッチされるが、以後データ信号Ｄ０と同様の動作となるため説明は省略する。また、時刻Ｔ５ｂにデータ信号Ｄ３がスルー回路１５０のフリップフロップＲｅＦＦ２に反転クロック信号の立ち上がりに同期してラッチされるが、以後データ信号Ｄ１と同様の動作となるため説明は省略する。結果、上記のようにＤＤＲメモリチップ１４０からのデータ信号Ｄ０〜Ｄ３は、フリップフロップＲｅＦＦ１〜ＲｅＦＦ４によりクロック信号に同期されロジックチップ１３０の端子１３２ａに供給される。

一方、データストローブ信号ＤＱＳは、時刻Ｔ４においてスルー回路１５０のフリップフロップＲｅＦＦ５が、クロック信号の立ち上がりに同期してハイレベルのデータストローブ信号ＤＱＳをラッチする。時刻Ｔ５においてフリップフロップＲｅＦＦ７が、クロック信号の立ち上がりに同期してフリップフロップＲｅＦＦ５がラッチしている信号をラッチする。このフリップフロップＷｒＦＦ７がラッチしている信号がマルチプレクサＲｅＭＵＸ２を経由してロジックチップ１３０の端子１３６ａに供給される。

また、時刻Ｔ４からクロック信号の１／２周期後の時刻Ｔ４ｂにおいてスルー回路１５０のフリップフロップＲｅＦＦ６が、反転クロック信号の立ち上がりに同期してロウレベルのデータストローブ信号ＤＱＳをラッチする。時刻Ｔ５からクロック信号の１／２周期後の時刻Ｔ５ｂにおいてフリップフロップＲｅＦＦ８が、反転クロック信号の立ち上がりに同期してフリップフロップＲｅＦＦ６がラッチしている信号をラッチする。このフリップフロップＲｅＦＦ８がラッチしている信号がマルチプレクサＲｅＭＵＸ２を経由してロジックチップ１３０の端子１３６ａに供給される。なお、マルチプレクサＲｅＭＵＸ２は、クロック信号のハイレベルのときフリップフロップＲｅＦＦ７、クロック信号のロウレベルのときフリップフロップＲｅＦＦ８のデータ信号をロジックチップ１３０の端子１３６ａに供給する。

更に、時刻Ｔ５にもハイレベルのデータストローブ信号ＤＱＳがスルー回路１５０のフリップフロップＲｅＦＦ５にクロック信号の立ち上がりに同期してラッチされるが、以後上述したハイレベルのデータストローブ信号ＤＱＳと同様の動作となるため説明は省略する。また、時刻Ｔ５ｂにロウレベルのテストストローブ信号ＤＱＹがスルー回路１５０のフリップフロップＲｅＦＦ６に反転クロック信号の立ち上がりに同期してラッチされるが、以後上述したロウレベルのデータストローブ信号ＤＱＳと同様の動作となるため説明は省略する。結果、上記のようにテスタ１２０からのデータストローブ信号ＤＱＳは、フリップフロップＲｅＦＦ５〜ＲｅＦＦ８によりクロック信号に同期されロジックチップ１３０の端子１３６ａに供給される。

上述したようにロジックチップ１３０の端子１３２ａからの信号はパッケージ１１０の端子１１２を経由してテストデータ信号ｄａｔａとしてテスタ１２０の端子１２２に供給される。また、ロジックチップ１３０の端子１３６ａからの信号はパッケージ１１０の端子１１６を経由してテストストローブ信号ＤＱＹとして端子１２６に供給される。このため、テスタ１２０の端子１２２に供給されるテストデータ信号Ｄ０〜Ｄ３は、テストストローブ信号ＤＱＹの立ち上がり、立ち下がりに同期してテスタ１２０に入力される。

以上のように、本実施の形態１では、ＤＤＲメモリチップ１４０のリード時に利用するデータ信号用のフリップフロップＲｅＦＦ１〜ＲｅＦＦ４とデータストローブ信号ＤＱＳ用のフリップフロップＲｅＦＦ５〜ＲｅＦＦ８をクロック信号に同期して動作させている。図２で説明したライト動作時と異なりテストクロック信号を使用せず、フリップフロップＲｅＦＦ１〜ＲｅＦＦ８がクロック信号に同期して動作している。なお、このＤＤＲメモリチップ１４０のリード時のテストクロック信号はクロック信号に同期して出力されていてもよい。

発明の実施の形態２
実施の形態２にかかる半導体集積回路装置１００は、第１の信号伝達経路よってテストストローブ信号ＤＱＹを送受信し、第２の信号伝達経路によってテストデータ信号ｄａｔａを送受信するものである。また、実施の形態２では、経路の変更に伴いクロック信号とテストクロック信号の位相関係を変更する。従って、実施の形態２にかかる半導体集積回路装置１００のブロック図を図４に示すが、これは図１に示したブロック図に対してテストストローブ信号ＤＱＹ及びテストデータ信号ｄａｔａの入出力端子を入れ替えたものとなる。また、実施の形態２におけるライト動作のタイミングチャートを図５に示すが、実施の形態２では、テストクロック信号がクロック信号に対して１／４周期早くなっている（実施の形態１のテストクロック信号に対しては１／２周期早くなる）のみで、図２に示した動作と実質的に同じ動作となる。また、実施の形態２におけるリード動作のタイミングチャートを図６に示すが、実施の形態２では、クロック信号に同期してリード動作に関わるフリップフロップが動作するため、図３に示した動作と実質的に同じ動作となる。

つまり、本発明にかかる半導体集積回路装置１００では、ライト動作時にテストクロック信号をクロック信号と別の経路を介して入力することで、データ信号ＤＱとデータストローブ信号ＤＱＳとのセットアップ／ホールドマージンを適宜設定できる構成であれば、高速なデータ信号によるテストが可能になる効果を奏する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、１パッケージにおいて２チップ構成としているが、これら２つのチップの回路を１チップ上の回路単位として考えることもできる。つまり、１チップ上にスルー回路を有するロジック回路と、ＤＤＲメモリ回路とを構成してもよい。

実施の形態１に係る半導体集積回路装置の構成図である。 実施の形態１に係る半導体集積回路装置のタイミングチャートである。 実施の形態１に係る半導体集積回路装置のタイミングチャートである。 実施の形態２に係る半導体集積回路装置の構成図である。 実施の形態２に係る半導体集積回路装置のタイミングチャートである。 実施の形態２に係る半導体集積回路装置のタイミングチャートである。 従来の半導体集積回路装置の構成図である。

符号の説明

１００ 半導体集積回路装置
１１０ パッケージ
１２０ テスタ
１３０ ロジックチップ
１４０ ＤＤＲメモリチップ
１５０ スルー回路
１１１〜１１７ パッケージ１１０の有する端子
１２１〜１２７ テスタ１２０の有する端子
１３１ａ、１３２ａ、１３３、１３４、１３５ａ、１３６ａ、１３７、１３１ｂ、１３２ｂ、１３５ｂ、１３６ｂ ロジックチップ１３０の有する端子
１４１〜１４７ ＤＤＲメモリチップ１４０の有する端子
Ｂ１〜Ｂ１３ バッファ
Ｉｎｖ１〜Ｉｎｖ５ インバータ
ＷｒＭＵＸ１、ＷｒＭＵＸ２、ＲｅＭＵＸ１、ＲｅＭＵＸ２ マルチプレクサ
ｃｏｎＦＦ１、ｃｏｎＦＦ２、ＷｒＦＦ１〜ＷｒＦＦ８、ＲｅＦＦ１〜ＲｅＦＦ８ フリップフロップ

Claims (17)

1. 外部から直接アクセス可能な第１のチップと、
   前記第１のチップとデータの送受信を行い、外部から直接アクセスを行うことができない第２のチップと、
   前記第１のチップ内に設けられ、外部装置から入力される第１のテスト信号及び第２のテスト信号を前記第２のチップに伝達するスルー回路とを有し、
   前記スルー回路は、
   前記外部装置から入力されるクロック信号に前記第１のテスト信号を同期させた第１の信号を生成し、前記第１の信号を前記第２のチップに出力する第１の信号伝達経路と、
   前記外部装置から入力されるテストクロック信号に前記第２のテスト信号を同期させた第２の信号を生成し、前記第２の信号を前記第２のチップに出力する第２の信号伝達経路と、
   を有する半導体集積回路装置。
2. 前記第１の信号は前記第２のチップに対するデータ信号であり、前記第２の信号は前記データ信号の同期クロックとなるストローブ信号である請求項１に記載の半導体集積回路装置。
3. 前記テストクロック信号は、前記クロック信号と同じクロック周期と、前記クロック信号に対する所定の遅延と、を有する請求項２に記載の半導体集積回路装置。
4. 前記第１の信号は前記第２のチップに対するストローブ信号であり、前記第２の信号は前記ストローブ信号に同期するデータ信号である請求項１に記載の半導体集積回路装置。
5. 前記クロック信号は、前記テストクロック信号と同じクロック周期と、前記テストクロック信号に対する所定の遅延を有する請求項４に記載の半導体集積回路装置。
6. 前記第１のチップは、機能回路を搭載するロジックチップであって、前記第２のチップは、ＤＤＲメモリである請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
7. 外部から直接アクセス可能な第１のチップと、
   前記第１のチップを介して外部からアクセスが行われる第２のチップと、を同一パッケージ内に有する半導体集積回路装置のテスト方法であって、
   外部装置から供給される第１のテスト信号を前記外部装置から供給されるクロック信号で同期させて第１の信号として前記第２のチップに供給し、
   前記外部装置から供給される第２のテスト信号を前記外部装置からのテストクロック信号で同期させて第２の信号として前記第２のチップに供給する半導体集積回路装置のテスト方法。
8. 前記第１の信号は前記第２のチップに対するデータ信号であり、前記第２の信号は前記データ信号の同期クロックとなるストローブ信号である請求項７に記載の半導体集積回路装置のテスト方法。
9. 前記テストクロック信号は、前記クロック信号と同じクロック周期と、前記クロック信号に対する所定の遅延と、を有する請求項８に記載の半導体集積回路装置のテスト方法。
10. 前記第１の信号は前記第２のチップに対するストローブ信号であり、前記第２の信号は前記ストローブ信号に同期するデータ信号である請求項７に記載の半導体集積回路装置のテスト方法。
11. 前記クロック信号は、前記テストクロック信号と同じクロック周期と、前記テストクロック信号に対する所定の遅延を有する請求項１０に記載の半導体集積回路装置のテスト方法。
12. 前記第１のチップは、機能回路を搭載するロジックチップであって、前記第２のチップは、ＤＤＲメモリである請求項７乃至１１のいずれか１項に記載の半導体集積回路装置のテスト方法。
13. 外部インターフェイス端子を有するロジック回路と、
    前記ロジック回路とインターフェイス端子を有するメモリ回路と、を有し、
    前記メモリ回路は、
    データ入出力端子と、
    前記データ入出力端子を介して入出力されるデータ信号の取り込み信号を入出力するストローブ端子と、を備え、
    前記ロジック回路は、
    前記ストローブ端子の入出力タイミングを制御する制御回路を備える半導体集積回路装置。
14. 前記制御回路は、
    前記データ信号を、外部装置から入力される第１クロック信号に同期して前記データ入出力端子へ出力し、
    前記ストローブ端子の入出力タイミングの制御を、前記外部装置から入力される第２クロック信号に同期して行う請求項１３に記載の半導体集積回路装置。
15. 前記第２クロック信号は、前記第１クロック信号に対して所定の遅延を有する請求項１４に記載の半導体回路装置。
16. 前記第１クロック信号は、前記第２クロック信号に対して所定の遅延を有する請求項１４に記載の半導体回路装置。
17. 外部とのインターフェイス端子を有する第１チップと、前記第１チップとのインターフェイス端子を有する第２チップとを備える半導体集積回路において、
    前記第１チップへ入力するクロック信号とテスト信号との入力タイミングを制御して、前記第２チップの入出力データの取り込み信号を生成する制御方法。

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