JP2002181893A - 半導体装置の検査方法および検査装置 - Google Patents
半導体装置の検査方法および検査装置Info
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Abstract
(57)【要約】
【課題】 内蔵試験機能を有する半導体装置の内蔵試験
機能自体の不良による過剰な不良判定を防止する。 【解決手段】 内蔵試験機能を有する半導体素子の検査
機能部の自己診断及び検査機能部による本体回路部の試
験を行っていずれかの結果が不良の場合に不良と判定す
る良否判定を行い記憶する第１の工程３９と、第１の工
程３９で不良と判定された全半導体素子について外部か
らの試験信号に基づき本体回路部の試験を行い良否判定
する第２の工程４１と、第１の工程３９で不良と判定さ
れた半導体素子のうち第２の工程４１において本体回路
部が良と判定された半導体素子を良と判定する第３の工
程４３とを含む検査方法である。
機能自体の不良による過剰な不良判定を防止する。 【解決手段】 内蔵試験機能を有する半導体素子の検査
機能部の自己診断及び検査機能部による本体回路部の試
験を行っていずれかの結果が不良の場合に不良と判定す
る良否判定を行い記憶する第１の工程３９と、第１の工
程３９で不良と判定された全半導体素子について外部か
らの試験信号に基づき本体回路部の試験を行い良否判定
する第２の工程４１と、第１の工程３９で不良と判定さ
れた半導体素子のうち第２の工程４１において本体回路
部が良と判定された半導体素子を良と判定する第３の工
程４３とを含む検査方法である。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の検
査方法及び検査装置に関するもので、特に内蔵検査機能
を備えた半導体装置の歩留まり低下を防止するための検
査方法と検査装置に関する。
査方法及び検査装置に関するもので、特に内蔵検査機能
を備えた半導体装置の歩留まり低下を防止するための検
査方法と検査装置に関する。
【０００２】
【従来の技術】最近の論理集積回路が大規模化されるに
伴って、本体回路を試験するための内蔵試験機能（Buil
t in Self Test, 以下“ＢＩＳＴ”という）を有する半
導体集積装置（ＩＣ）が量産されてきた。従来この半導
体装置の試験にはＶＬＳＩテスタなど通常の半導体試験
装置（Automatic Test Equipment, 以下“ＡＴＥ”とい
う）を標準機として使用して試験を行い、良・不良を判
定し、選別してきた（以下において、良を“ＧＯ”、不
良を“ＮＧ”で表記する）。
伴って、本体回路を試験するための内蔵試験機能（Buil
t in Self Test, 以下“ＢＩＳＴ”という）を有する半
導体集積装置（ＩＣ）が量産されてきた。従来この半導
体装置の試験にはＶＬＳＩテスタなど通常の半導体試験
装置（Automatic Test Equipment, 以下“ＡＴＥ”とい
う）を標準機として使用して試験を行い、良・不良を判
定し、選別してきた（以下において、良を“ＧＯ”、不
良を“ＮＧ”で表記する）。
【０００３】
【発明が解決しようとする課題】このような標準のＡＴ
Ｅを使用して試験機能内蔵ＩＣを試験する場合、本来の
テスト対象である本体回路のほかに、ＢＩＳＴの回路を
有するためにこのＢＩＳＴの回路自体に不良が存在して
いる可能性がある。もしＢＩＳＴの回路自体が不良であ
ればＢＩＳＴを用いた試験結果が信用できないので、Ｂ
ＩＳＴの回路の良・不良を確認するために最初にＢＩＳ
Ｔの診断が行われる。
Ｅを使用して試験機能内蔵ＩＣを試験する場合、本来の
テスト対象である本体回路のほかに、ＢＩＳＴの回路を
有するためにこのＢＩＳＴの回路自体に不良が存在して
いる可能性がある。もしＢＩＳＴの回路自体が不良であ
ればＢＩＳＴを用いた試験結果が信用できないので、Ｂ
ＩＳＴの回路の良・不良を確認するために最初にＢＩＳ
Ｔの診断が行われる。
【０００４】図１２は従来の試験機能内蔵ＩＣを試験す
る場合の工程を示すフロー図である。図１２において、
まずウエハの一つの半導体素子が選定され、内蔵試験モ
ードに設定し、ＢＩＳＴの自己診断を行い、ＢＩＳＴの
自己診断結果がＧＯであればＢＩＳＴによる本体回路試
験を行い、ＢＩＳＴによる本体回路試験結果がＧＯであ
ればＢＩＳＴを使用しない本体回路のテスト、例えばメ
モリ部のテスト−Ａを行い、このテスト−Ａの結果がＧ
Ｏであれば、本体回路の例えばロジック部のテスト−Ｂ
を行い、このテスト−Ｂの結果がＧＯであれば試験機能
内蔵ＩＣが良品と判定される。もしＢＩＳＴの自己診断
結果、ＢＩＳＴによる本体回路試験結果、テスト−Ａの
結果、テスト−Ｂの結果のいずれかがＮＧであれば、そ
の時点で不良品と判定され、試験機能内蔵ＩＣの試験が
終了され、次の半導体素子に移動する。
る場合の工程を示すフロー図である。図１２において、
まずウエハの一つの半導体素子が選定され、内蔵試験モ
ードに設定し、ＢＩＳＴの自己診断を行い、ＢＩＳＴの
自己診断結果がＧＯであればＢＩＳＴによる本体回路試
験を行い、ＢＩＳＴによる本体回路試験結果がＧＯであ
ればＢＩＳＴを使用しない本体回路のテスト、例えばメ
モリ部のテスト−Ａを行い、このテスト−Ａの結果がＧ
Ｏであれば、本体回路の例えばロジック部のテスト−Ｂ
を行い、このテスト−Ｂの結果がＧＯであれば試験機能
内蔵ＩＣが良品と判定される。もしＢＩＳＴの自己診断
結果、ＢＩＳＴによる本体回路試験結果、テスト−Ａの
結果、テスト−Ｂの結果のいずれかがＮＧであれば、そ
の時点で不良品と判定され、試験機能内蔵ＩＣの試験が
終了され、次の半導体素子に移動する。
【０００５】しかしながら、ＢＩＳＴの回路が不良であ
った場合に、試験機能内蔵ＩＣを不良として判定し、選
別されると、本来のテスト対象である本体回路が良品で
あったとしても、不良品として選別されることになる。
従ってＢＩＳＴ自体の良品率が１００パーセントを保証
できない限り、生産における歩留まり低下を発生させて
しまう。この故にＢＩＳＴ方式が敬遠されたり、ＢＩＳ
Ｔによる試験の適用が困難になったりするために、量産
においてＢＩＳＴの効果が十分発揮できないといった問
題点があった。
った場合に、試験機能内蔵ＩＣを不良として判定し、選
別されると、本来のテスト対象である本体回路が良品で
あったとしても、不良品として選別されることになる。
従ってＢＩＳＴ自体の良品率が１００パーセントを保証
できない限り、生産における歩留まり低下を発生させて
しまう。この故にＢＩＳＴ方式が敬遠されたり、ＢＩＳ
Ｔによる試験の適用が困難になったりするために、量産
においてＢＩＳＴの効果が十分発揮できないといった問
題点があった。
【０００６】この発明はこのような問題点を解消するた
めになされたもので、この発明の第１の目的は、内蔵試
験機能自体の不良による半導体装置の不良判定を防ぐ半
導体装置の検査方法を提供することであり、第２の目的
は内蔵試験機能自体の不良による半導体装置の不良判定
を防ぐ半導体装置の検査装置を提供することである。な
お、特開２０００−１３１３９４号公報に、バウンダリ
スキャンテスト制御回路とＢＩＳＴ方式のためのスキャ
ンパスを利用して、ユーザモードで内部論理回路内の任
意のフリップフロップに保持されているデータを読み出
せるようにした技術例が記載されている。
めになされたもので、この発明の第１の目的は、内蔵試
験機能自体の不良による半導体装置の不良判定を防ぐ半
導体装置の検査方法を提供することであり、第２の目的
は内蔵試験機能自体の不良による半導体装置の不良判定
を防ぐ半導体装置の検査装置を提供することである。な
お、特開２０００−１３１３９４号公報に、バウンダリ
スキャンテスト制御回路とＢＩＳＴ方式のためのスキャ
ンパスを利用して、ユーザモードで内部論理回路内の任
意のフリップフロップに保持されているデータを読み出
せるようにした技術例が記載されている。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置の検査方法は、ウエハに複数配設され本体回路部とこ
の本体回路部を検査する検査機能部と外部信号により本
体回路部または検査機能部へ試験信号を切り替える切替
え回路部とを有する半導体素子の切替え回路部を介して
試験信号を検査機能部に印加するとともに、この試験信
号に基づき検査機能部の自己診断及び検査機能部による
本体回路部の試験を行い、この検査機能部の自己診断及
び検査機能部による本体回路部の試験結果のいずれか一
方の検査結果が不良であれば不良と判定する良否判定を
行い、この良否判定結果を記憶する第１の工程と、第１
の工程において不良と判定された半導体素子の切替え回
路部を介して本体回路部に試験信号を印加するととも
に、この試験信号に基づき本体回路部の試験を行い良否
判定を行う第２の工程と、第２の工程において本体回路
部が良と判定された半導体素子を良と総合判定する第３
の工程と、を含むもので半導体装置に内蔵された検査機
能部の自己診断結果が不良で本体回路部が良である半導
体装置が不良品と判定されることを防止することができ
る。
置の検査方法は、ウエハに複数配設され本体回路部とこ
の本体回路部を検査する検査機能部と外部信号により本
体回路部または検査機能部へ試験信号を切り替える切替
え回路部とを有する半導体素子の切替え回路部を介して
試験信号を検査機能部に印加するとともに、この試験信
号に基づき検査機能部の自己診断及び検査機能部による
本体回路部の試験を行い、この検査機能部の自己診断及
び検査機能部による本体回路部の試験結果のいずれか一
方の検査結果が不良であれば不良と判定する良否判定を
行い、この良否判定結果を記憶する第１の工程と、第１
の工程において不良と判定された半導体素子の切替え回
路部を介して本体回路部に試験信号を印加するととも
に、この試験信号に基づき本体回路部の試験を行い良否
判定を行う第２の工程と、第２の工程において本体回路
部が良と判定された半導体素子を良と総合判定する第３
の工程と、を含むもので半導体装置に内蔵された検査機
能部の自己診断結果が不良で本体回路部が良である半導
体装置が不良品と判定されることを防止することができ
る。
【０００８】さらに、ウエハに複数配設された半導体素
子の一部の組を検査装置の接触子に対応して選定しこの
組の素子個々に同時に検査装置の接触子を接触させ、個
々の半導体素子について第１の工程を実行し、これを順
次異なる半導体素子に繰り返して、全半導体素子に第１
の工程を実行するとともに、第１の工程で不良と判定さ
れた半導体素子がある場合には、第１の工程で不良と判
定された上記組の半導体素子に上記接触子を接触させ、
不良と判定された半導体素子について第２の工程を実行
し、これを順次第１の工程で不良と判定された異なる半
導体素子に繰り返して、第１の工程で不良と判定された
全半導体素子に第２の工程を実行するもので、ウエハに
配置された全半導体素子について、簡便に検査を行うこ
とができる。
子の一部の組を検査装置の接触子に対応して選定しこの
組の素子個々に同時に検査装置の接触子を接触させ、個
々の半導体素子について第１の工程を実行し、これを順
次異なる半導体素子に繰り返して、全半導体素子に第１
の工程を実行するとともに、第１の工程で不良と判定さ
れた半導体素子がある場合には、第１の工程で不良と判
定された上記組の半導体素子に上記接触子を接触させ、
不良と判定された半導体素子について第２の工程を実行
し、これを順次第１の工程で不良と判定された異なる半
導体素子に繰り返して、第１の工程で不良と判定された
全半導体素子に第２の工程を実行するもので、ウエハに
配置された全半導体素子について、簡便に検査を行うこ
とができる。
【０００９】またさらに、ウエハに複数配設された半導
体素子の一部の組を選定しこの組の素子個々に同時に検
査装置の接触子を接触させ、個々の半導体素子について
第１の工程を実行し、第１の工程で不良と判定された半
導体素子がある場合には、接触子をそのままにして第２
の工程を実行し、順次異なる半導体素子の組に繰り返し
て、全半導体素子に第１の工程と第２の工程とを実施す
るもので、検査装置の接触子を移動する時間が削減でき
るとともにチップへの接触回数を削減できパッドの損傷
を少なくすることができる。
体素子の一部の組を選定しこの組の素子個々に同時に検
査装置の接触子を接触させ、個々の半導体素子について
第１の工程を実行し、第１の工程で不良と判定された半
導体素子がある場合には、接触子をそのままにして第２
の工程を実行し、順次異なる半導体素子の組に繰り返し
て、全半導体素子に第１の工程と第２の工程とを実施す
るもので、検査装置の接触子を移動する時間が削減でき
るとともにチップへの接触回数を削減できパッドの損傷
を少なくすることができる。
【００１０】またさらに、ウエハに複数配設された半導
体素子の全てを選定し、素子個々に接続された所定の接
触端子に検査装置の接触子を接触させ一括して第１の工
程を実行し、第１の工程で不良と判定された半導体素子
がある場合には、第１の工程で不良と判定された個々の
半導体素子に上記接触子を接触させ第２の工程を実行
し、順次異なる半導体素子に繰り返して、第１の工程で
不良と判定された全半導体素子に第２の工程を実施する
もので、検査時間を削減することができる。
体素子の全てを選定し、素子個々に接続された所定の接
触端子に検査装置の接触子を接触させ一括して第１の工
程を実行し、第１の工程で不良と判定された半導体素子
がある場合には、第１の工程で不良と判定された個々の
半導体素子に上記接触子を接触させ第２の工程を実行
し、順次異なる半導体素子に繰り返して、第１の工程で
不良と判定された全半導体素子に第２の工程を実施する
もので、検査時間を削減することができる。
【００１１】またこの発明に係る半導体装置の検査装置
は、本体回路部とこの本体回路部を検査する検査機能部
と外部信号により本体回路部または検査機能部へ試験信
号を切り替える切替え回路部とを有する半導体素子が複
数配設されたウエハを搭載し、このウエハの半導体素子
を所定の位置に移動する駆動部と、この駆動部に搭載さ
れたウエハの所定の半導体素子に信号を伝達する信号伝
達部と、この信号伝達部を経由し駆動部により所定の位
置に移動された半導体素子の切替え回路部を介して検査
機能部に試験信号を印加し、この試験信号に基づいて実
行された検査機能部の自己診断及び検査機能部による本
体回路部の試験結果を受け、検査機能部の自己診断及び
検査機能部による本体回路部試験結果のいずれか一方の
検査結果が不良であれば不良と第１の良否判定を行い、
この第１の良否判定結果を記憶するとともに、第１の良
否判定結果において不良と判定された半導体素子の位置
に駆動部を移動させ、信号伝達部を経由しこの不良と判
定された半導体素子の切替え回路部を介して本体回路部
に試験信号を印加しこの試験信号に基づき実行された本
体回路部の試験の第２の良否判定が良と判定された半導
体素子を良と総合判定する中央処理部と、を備えたもの
で、検査機能部を内蔵する半導体装置の選別に際して、
検査機能部の自己診断結果が不良で本体回路部が良であ
る半導体装置が不良品と判定されない。
は、本体回路部とこの本体回路部を検査する検査機能部
と外部信号により本体回路部または検査機能部へ試験信
号を切り替える切替え回路部とを有する半導体素子が複
数配設されたウエハを搭載し、このウエハの半導体素子
を所定の位置に移動する駆動部と、この駆動部に搭載さ
れたウエハの所定の半導体素子に信号を伝達する信号伝
達部と、この信号伝達部を経由し駆動部により所定の位
置に移動された半導体素子の切替え回路部を介して検査
機能部に試験信号を印加し、この試験信号に基づいて実
行された検査機能部の自己診断及び検査機能部による本
体回路部の試験結果を受け、検査機能部の自己診断及び
検査機能部による本体回路部試験結果のいずれか一方の
検査結果が不良であれば不良と第１の良否判定を行い、
この第１の良否判定結果を記憶するとともに、第１の良
否判定結果において不良と判定された半導体素子の位置
に駆動部を移動させ、信号伝達部を経由しこの不良と判
定された半導体素子の切替え回路部を介して本体回路部
に試験信号を印加しこの試験信号に基づき実行された本
体回路部の試験の第２の良否判定が良と判定された半導
体素子を良と総合判定する中央処理部と、を備えたもの
で、検査機能部を内蔵する半導体装置の選別に際して、
検査機能部の自己診断結果が不良で本体回路部が良であ
る半導体装置が不良品と判定されない。
【００１２】
【発明の実施の形態】実施の形態１．この実施の形態１
は、半導体素子の一部の組を検査装置の接触子に対応し
て選定し、検査機能部の自己診断及び検査機能部による
本体回路部の試験を行っていずれかの結果が不良の場合
に不良と判定する良否判定を行い、この良否判定結果を
記憶する第１の工程を、全半導体素子について行った
後、第１の工程で不良と判定された全半導体素子につい
て外部からの試験信号に基づき本体回路部の試験を行い
良否判定する第２の工程を行い、第２の工程において本
体回路部が良と判定された半導体素子を良と総合判定す
るものである。
は、半導体素子の一部の組を検査装置の接触子に対応し
て選定し、検査機能部の自己診断及び検査機能部による
本体回路部の試験を行っていずれかの結果が不良の場合
に不良と判定する良否判定を行い、この良否判定結果を
記憶する第１の工程を、全半導体素子について行った
後、第１の工程で不良と判定された全半導体素子につい
て外部からの試験信号に基づき本体回路部の試験を行い
良否判定する第２の工程を行い、第２の工程において本
体回路部が良と判定された半導体素子を良と総合判定す
るものである。
【００１３】図１はこの実施の形態１に係る半導体装置
の検査装置のブロック図である。図１において、１０は
ＡＴＥ、１２はＡＴＥ１０のテスタ、１２ａはテストヘ
ッド、１２ｂはテスタ１２の通信機能部で、例えばＧＰ
ＩＢのインタフェースである。１２ｃはテスタ１２のコ
ントローラで、例えばＣＰＵである。１４はＡＴＥ１０
のプローバ、１４ａはウエハステージで、被測定ウエハ
を載置する台、１４ｂは駆動機構で、ウエハステージ１
４ａに載置された被測定ウエハを、ウエハステージ１４
ａの所定の番地に移動するための機構である。１４ｃは
プローバ１４の通信機能部で、例えばＧＰＩＢのインタ
フェースである。通信機能部１４ｃはテスタ１２の通信
機能部１２ｂと情報の送受を行う。１４ｄはプローバ１
４のコントローラで、例えばＣＰＵである。１６はテス
トヘッド１２ａに装着されて使用される試験に使用され
る治具で、例えばプローブカードやＤＵＴボードであ
る。
の検査装置のブロック図である。図１において、１０は
ＡＴＥ、１２はＡＴＥ１０のテスタ、１２ａはテストヘ
ッド、１２ｂはテスタ１２の通信機能部で、例えばＧＰ
ＩＢのインタフェースである。１２ｃはテスタ１２のコ
ントローラで、例えばＣＰＵである。１４はＡＴＥ１０
のプローバ、１４ａはウエハステージで、被測定ウエハ
を載置する台、１４ｂは駆動機構で、ウエハステージ１
４ａに載置された被測定ウエハを、ウエハステージ１４
ａの所定の番地に移動するための機構である。１４ｃは
プローバ１４の通信機能部で、例えばＧＰＩＢのインタ
フェースである。通信機能部１４ｃはテスタ１２の通信
機能部１２ｂと情報の送受を行う。１４ｄはプローバ１
４のコントローラで、例えばＣＰＵである。１６はテス
トヘッド１２ａに装着されて使用される試験に使用され
る治具で、例えばプローブカードやＤＵＴボードであ
る。
【００１４】この構成では、テスタ１２のコントローラ
１２ｃとプローバ１４のコントローラ１４ｄとを別に記
載しているが、一体的に構成してもよい。なお、鎖線で
囲まれた１８は駆動部で、ウエハステージ１４ａと駆動
機構１４ｂとを有し、鎖線で囲まれた２０は信号伝達部
でテストヘッド１２ａと治具１６とを有し、鎖線で囲ま
れた２２は中央処理部で通信機能部１２ｂとコントロー
ラ１２ｃと通信機能部１４ｃとコントローラ１４ｄと
を、それぞれ有している。
１２ｃとプローバ１４のコントローラ１４ｄとを別に記
載しているが、一体的に構成してもよい。なお、鎖線で
囲まれた１８は駆動部で、ウエハステージ１４ａと駆動
機構１４ｂとを有し、鎖線で囲まれた２０は信号伝達部
でテストヘッド１２ａと治具１６とを有し、鎖線で囲ま
れた２２は中央処理部で通信機能部１２ｂとコントロー
ラ１２ｃと通信機能部１４ｃとコントローラ１４ｄと
を、それぞれ有している。
【００１５】つぎにＡＴＥ１０の動作について説明す
る。ウエハステージ１４ａに被測定ウエハを載置し、通
信機能部１２ｂ、１４ｃを介して情報のやり取りをし、
これに基づきコントローラ１４ｄの指示によって、駆動
機構１４ｂが駆動され、ウエハステージを所定の番地に
移動する。複数個を同時に試験するときは所定の座標を
有する半導体素子の一組を、テストヘッド１２ａに装着
された治具１６の接触子（図示せず）の位置に移動す
る。移動が完了すると、治具１６の接触子を半導体素子
の接触端子、例えば電極パッドに接触させる。これが完
了したことを受けて、コントローラ１２ｃは所定の試験
信号をウエハステージ１４ａ上の半導体素子に送り、こ
の試験信号により半導体素子の試験を行い、その結果が
コントローラ１２ｃに送り返され、コントローラ１２ｃ
に記憶されるとともに半導体素子の良否判定が行われ、
選別が行われる。
る。ウエハステージ１４ａに被測定ウエハを載置し、通
信機能部１２ｂ、１４ｃを介して情報のやり取りをし、
これに基づきコントローラ１４ｄの指示によって、駆動
機構１４ｂが駆動され、ウエハステージを所定の番地に
移動する。複数個を同時に試験するときは所定の座標を
有する半導体素子の一組を、テストヘッド１２ａに装着
された治具１６の接触子（図示せず）の位置に移動す
る。移動が完了すると、治具１６の接触子を半導体素子
の接触端子、例えば電極パッドに接触させる。これが完
了したことを受けて、コントローラ１２ｃは所定の試験
信号をウエハステージ１４ａ上の半導体素子に送り、こ
の試験信号により半導体素子の試験を行い、その結果が
コントローラ１２ｃに送り返され、コントローラ１２ｃ
に記憶されるとともに半導体素子の良否判定が行われ、
選別が行われる。
【００１６】図２は内蔵検査機能付き半導体装置の信号
の切替えを示す模式図である。図２において、３０はＢ
ＩＳＴを備えた半導体素子、３２は本体回路部で、３２
ａは本体回路部３２を構成するメモリ、３２ｂは本体回
路部を構成するロジック、３４は検査機能部としてのＢ
ＩＳＴ回路、３６は切替え回路部としての、例えばセレ
クタ回路、３８は信号ピンである。ＡＴＥ１０からの信
号により、切替え回路３６で信号経路がＢＩＳＴ回路３
４の方に切り替えられ、ＢＩＳＴ回路３４に試験信号が
送られる。このＢＩＳＴ回路３４に試験信号が印加され
ると、ＢＩＳＴ回路３４の自己診断とＢＩＳＴ回路３４
による本体回路３２の試験が行われ、ＢＩＳＴ回路３４
の自己診断結果とＢＩＳＴ回路３４による本体回路３２
の試験結果がＡＴＥ１０に送られる。これを示すのが図
２（ａ）である。
の切替えを示す模式図である。図２において、３０はＢ
ＩＳＴを備えた半導体素子、３２は本体回路部で、３２
ａは本体回路部３２を構成するメモリ、３２ｂは本体回
路部を構成するロジック、３４は検査機能部としてのＢ
ＩＳＴ回路、３６は切替え回路部としての、例えばセレ
クタ回路、３８は信号ピンである。ＡＴＥ１０からの信
号により、切替え回路３６で信号経路がＢＩＳＴ回路３
４の方に切り替えられ、ＢＩＳＴ回路３４に試験信号が
送られる。このＢＩＳＴ回路３４に試験信号が印加され
ると、ＢＩＳＴ回路３４の自己診断とＢＩＳＴ回路３４
による本体回路３２の試験が行われ、ＢＩＳＴ回路３４
の自己診断結果とＢＩＳＴ回路３４による本体回路３２
の試験結果がＡＴＥ１０に送られる。これを示すのが図
２（ａ）である。
【００１７】なおＢＩＳＴ回路３４の自己診断およびＢ
ＩＳＴ回路３４による本体回路３２の試験を併せてＢＩ
ＳＴ回路に関わる試験モードを、仮に「ＢＩＳＴ試験モ
ード」と名付ける。また、ＡＴＥ１０からの信号によ
り、切替え回路３６で信号経路が本体回路３２の方に切
り替えられ、ＡＴＥ１０からの試験信号が本体回路３２
の方に切り替えられ、本体回路３２の試験が実行され
る。そしてこの本体回路３２の試験結果がＡＴＥ１０に
送られる。これを示すのが図２（ｂ）である。なおＢＩ
ＳＴ回路３４を用いないで外部の試験信号を本体回路部
３２に送って行う試験モードを「外部信号試験モード」
と名付ける。
ＩＳＴ回路３４による本体回路３２の試験を併せてＢＩ
ＳＴ回路に関わる試験モードを、仮に「ＢＩＳＴ試験モ
ード」と名付ける。また、ＡＴＥ１０からの信号によ
り、切替え回路３６で信号経路が本体回路３２の方に切
り替えられ、ＡＴＥ１０からの試験信号が本体回路３２
の方に切り替えられ、本体回路３２の試験が実行され
る。そしてこの本体回路３２の試験結果がＡＴＥ１０に
送られる。これを示すのが図２（ｂ）である。なおＢＩ
ＳＴ回路３４を用いないで外部の試験信号を本体回路部
３２に送って行う試験モードを「外部信号試験モード」
と名付ける。
【００１８】次にこの発明に係る半導体装置の検査方法
を説明する。図３はこの実施の形態１の半導体装置の検
査方法を示すフロー図である。また図４は検査方法の段
階における良否判定を示すウエハの模式図である。図３
において、まずウエハをウエハステージ１４ａに載置
し、プローバ１４を所定の番地に移動する。この実施の
形態１においては、テストヘッド１２ａに装着された治
具１６の接触子（図示せず）、例えば触針、の数に対応
した半導体素子３０を単位とする一組、例えばここでは
４個が選定され、触針が半導体素子３０の所定の接触端
子（図示せず）に接触される。
を説明する。図３はこの実施の形態１の半導体装置の検
査方法を示すフロー図である。また図４は検査方法の段
階における良否判定を示すウエハの模式図である。図３
において、まずウエハをウエハステージ１４ａに載置
し、プローバ１４を所定の番地に移動する。この実施の
形態１においては、テストヘッド１２ａに装着された治
具１６の接触子（図示せず）、例えば触針、の数に対応
した半導体素子３０を単位とする一組、例えばここでは
４個が選定され、触針が半導体素子３０の所定の接触端
子（図示せず）に接触される。
【００１９】つぎにＡＴＥ１０から試験される半導体素
子３０のセレクタ回路３６に信号を送り、信号経路をＢ
ＩＳＴ回路３４に換え、ＢＩＳＴ回路３４に信号を送っ
て半導体素子３０のＢＩＳＴ回路３４の自己診断を行
う。ＢＩＳＴ回路３４が良好である場合はＢＩＳＴ回路
３４による本体回路３２の試験が行われる。ＢＩＳＴ試
験モードによる試験結果はＡＴＥ１０に出力され、良否
判断され記憶される。ＢＩＳＴ回路３４がＮＧの場合は
ＢＩＳＴ回路３４による本体回路３２の試験を行わずそ
の結果がＡＴＥ１０に出力される。
子３０のセレクタ回路３６に信号を送り、信号経路をＢ
ＩＳＴ回路３４に換え、ＢＩＳＴ回路３４に信号を送っ
て半導体素子３０のＢＩＳＴ回路３４の自己診断を行
う。ＢＩＳＴ回路３４が良好である場合はＢＩＳＴ回路
３４による本体回路３２の試験が行われる。ＢＩＳＴ試
験モードによる試験結果はＡＴＥ１０に出力され、良否
判断され記憶される。ＢＩＳＴ回路３４がＮＧの場合は
ＢＩＳＴ回路３４による本体回路３２の試験を行わずそ
の結果がＡＴＥ１０に出力される。
【００２０】このＢＩＳＴ試験モードの良否判定では、
ＢＩＳＴ回路３４の自己診断またはＢＩＳＴ回路３４に
よる本体回路３２の試験の結果のいずれかが不良であれ
ば、このＢＩＳＴ試験モードの良否判定は不良と判定さ
れる。図３における３９は第１の工程としてのＢＩＳＴ
試験モード工程である。このＢＩＳＴ試験モードの良否
判定を示すウエハの模式図が図４（ａ）である。図４
（ａ）において４０はウエハ、４２はＢＩＳＴ試験モー
ドで良と判定された半導体素子で、４４はＢＩＳＴ試験
モードで不良と判定された半導体素子である。
ＢＩＳＴ回路３４の自己診断またはＢＩＳＴ回路３４に
よる本体回路３２の試験の結果のいずれかが不良であれ
ば、このＢＩＳＴ試験モードの良否判定は不良と判定さ
れる。図３における３９は第１の工程としてのＢＩＳＴ
試験モード工程である。このＢＩＳＴ試験モードの良否
判定を示すウエハの模式図が図４（ａ）である。図４
（ａ）において４０はウエハ、４２はＢＩＳＴ試験モー
ドで良と判定された半導体素子で、４４はＢＩＳＴ試験
モードで不良と判定された半導体素子である。
【００２１】このＢＩＳＴ試験モードの良否判定がウエ
ハ４０上の全ての半導体素子３０について行われ、ＢＩ
ＳＴモードの良否判定で不良と判定された半導体素子３
０が無ければ、テストは終了し、次のウエハの試験に移
る。ＢＩＳＴ試験モードの良否判定で不良と判定された
半導体素子４４があると半導体素子４４を含む番地にウ
エハステージ１４ａの移動を行う。ウエハステージ１４
ａは、４個の半導体素子３０を一つの選定された単位と
して接触子と接触するように移動する。このプローバの
選定位置を示すのが図４（ｂ）である。図４（ｂ）にお
いて、破線で囲まれた部分４６は触針が接触する選定位
置である。
ハ４０上の全ての半導体素子３０について行われ、ＢＩ
ＳＴモードの良否判定で不良と判定された半導体素子３
０が無ければ、テストは終了し、次のウエハの試験に移
る。ＢＩＳＴ試験モードの良否判定で不良と判定された
半導体素子４４があると半導体素子４４を含む番地にウ
エハステージ１４ａの移動を行う。ウエハステージ１４
ａは、４個の半導体素子３０を一つの選定された単位と
して接触子と接触するように移動する。このプローバの
選定位置を示すのが図４（ｂ）である。図４（ｂ）にお
いて、破線で囲まれた部分４６は触針が接触する選定位
置である。
【００２２】次にＡＴＥ１０からＢＩＳＴ試験モードで
不良と判定された半導体素子４４のセレクタ回路３６に
信号を送り、信号経路を本体回路部３２に換え、外部信
号試験モードで本体回路３２、すなわち、メモリ３２
ａ、ロジック３２ｂを試験する。この外部信号試験モー
ドの本体回路試験結果をＡＴＥ１０に送る。これをＢＩ
ＳＴ試験モードで不良と判定された半導体素子４４全て
について行う。図３における４１は第２の工程としての
外部信号試験モード工程である。次にＢＩＳＴ試験モー
ドの試験結果に外部信号試験モードの本体回路試験結果
を加味して総合判定する。すなわちＢＩＳＴ試験モード
で不良と判定された半導体素子４４のうち、外部試験信
号モードで本体回路試験結果が良と判定された半導体装
置を総合判定として良と判定する。図３において４３は
第３の工程としての総合判定工程である。
不良と判定された半導体素子４４のセレクタ回路３６に
信号を送り、信号経路を本体回路部３２に換え、外部信
号試験モードで本体回路３２、すなわち、メモリ３２
ａ、ロジック３２ｂを試験する。この外部信号試験モー
ドの本体回路試験結果をＡＴＥ１０に送る。これをＢＩ
ＳＴ試験モードで不良と判定された半導体素子４４全て
について行う。図３における４１は第２の工程としての
外部信号試験モード工程である。次にＢＩＳＴ試験モー
ドの試験結果に外部信号試験モードの本体回路試験結果
を加味して総合判定する。すなわちＢＩＳＴ試験モード
で不良と判定された半導体素子４４のうち、外部試験信
号モードで本体回路試験結果が良と判定された半導体装
置を総合判定として良と判定する。図３において４３は
第３の工程としての総合判定工程である。
【００２３】この総合判定を示すウエハの模式図が図４
（ｃ）である。４４ａは総合判定で良と判定された半導
体素子、４８は総合判定で不良となった半導体素子を示
す。まとめると次のような判定基準で判定する。 （１）ＢＩＳＴ回路の自己診断結果がＮＧの場合、ＢＩ
ＳＴ回路による本体回路３２の試験は実施なし。このと
き、外部試験信号モードによる本体回路試験結果がＧＯ
であれば、総合判定としてＧＯと判定する。 （２）ＢＩＳＴ回路の自己診断結果がＮＧの場合、ＢＩ
ＳＴ回路による本体回路３２の試験は実施なし。このと
き、外部試験信号モードによる本体回路試験結果がＮＧ
であれば、総合判定としてＮＧと判定する。 （３）ＢＩＳＴ回路の自己診断結果がＧＯの場合で、Ｂ
ＩＳＴ回路による本体回路３２の試験結果がＧＯであれ
ば、外部試験信号モードによる本体回路試験は実施せ
ず、総合判定としてＧＯと判定する。 （４）ＢＩＳＴ回路の自己診断結果がＧＯの場合で、Ｂ
ＩＳＴ回路による本体回路３２の試験結果がＮＧであれ
ば、外部試験信号モードによる本体回路試験は実施せ
ず、総合判定としてＮＧと判定する。
（ｃ）である。４４ａは総合判定で良と判定された半導
体素子、４８は総合判定で不良となった半導体素子を示
す。まとめると次のような判定基準で判定する。 （１）ＢＩＳＴ回路の自己診断結果がＮＧの場合、ＢＩ
ＳＴ回路による本体回路３２の試験は実施なし。このと
き、外部試験信号モードによる本体回路試験結果がＧＯ
であれば、総合判定としてＧＯと判定する。 （２）ＢＩＳＴ回路の自己診断結果がＮＧの場合、ＢＩ
ＳＴ回路による本体回路３２の試験は実施なし。このと
き、外部試験信号モードによる本体回路試験結果がＮＧ
であれば、総合判定としてＮＧと判定する。 （３）ＢＩＳＴ回路の自己診断結果がＧＯの場合で、Ｂ
ＩＳＴ回路による本体回路３２の試験結果がＧＯであれ
ば、外部試験信号モードによる本体回路試験は実施せ
ず、総合判定としてＧＯと判定する。 （４）ＢＩＳＴ回路の自己診断結果がＧＯの場合で、Ｂ
ＩＳＴ回路による本体回路３２の試験結果がＮＧであれ
ば、外部試験信号モードによる本体回路試験は実施せ
ず、総合判定としてＮＧと判定する。
【００２４】なお図５は半導体装置の検査方法を示すフ
ロー図である。図５は図３より少し詳細に記載されてい
るが、基本的には同様の手順である。図５において、テ
スト−Ａとあるのは、実施の形態１では本体回路部３２
のうちメモリ３２ａのテストであり、テスト−Ｂとある
のは、実施の形態１では本体回路部３２のうちロジック
３２ｂのテストである。テスト−Ａ、テスト−Ｂは、こ
れに限らず、テスト−Ａをメモリ１のテスト、テスト−
Ｂをメモリ２のテストとしてもよく、またテスト−Ａを
メモリのテスト、テスト−Ｂをアナログ回路のテストと
してもよい。
ロー図である。図５は図３より少し詳細に記載されてい
るが、基本的には同様の手順である。図５において、テ
スト−Ａとあるのは、実施の形態１では本体回路部３２
のうちメモリ３２ａのテストであり、テスト−Ｂとある
のは、実施の形態１では本体回路部３２のうちロジック
３２ｂのテストである。テスト−Ａ、テスト−Ｂは、こ
れに限らず、テスト−Ａをメモリ１のテスト、テスト−
Ｂをメモリ２のテストとしてもよく、またテスト−Ａを
メモリのテスト、テスト−Ｂをアナログ回路のテストと
してもよい。
【００２５】まず、最初に選定された半導体素子３０の
セレクタ回路３６に信号を送り、信号経路をＢＩＳＴ回
路３４に換え（内蔵試験機能をエントリ）、ＢＩＳＴの
自己診断を行い、ＢＩＳＴにより本体回路の試験を実行
し、ＢＩＳＴの自己診断及びＢＩＳＴにより本体回路の
試験（ＢＩＳＴ試験モード）結果を出力、ＢＩＳＴ試験
モードの試験結果に基づき良否判定を行い、ＢＩＳＴ試
験モードの試験結果に基づく判定結果を待避記憶する。
これを全てのチップについて行う。プローバ１４につい
て云えばウエハステージ１４ａを全ての番地に移動して
行う。つぎにＢＩＳＴ試験モードの試験結果で不良チッ
プがなければ、総合判定をＧＯと判定する。
セレクタ回路３６に信号を送り、信号経路をＢＩＳＴ回
路３４に換え（内蔵試験機能をエントリ）、ＢＩＳＴの
自己診断を行い、ＢＩＳＴにより本体回路の試験を実行
し、ＢＩＳＴの自己診断及びＢＩＳＴにより本体回路の
試験（ＢＩＳＴ試験モード）結果を出力、ＢＩＳＴ試験
モードの試験結果に基づき良否判定を行い、ＢＩＳＴ試
験モードの試験結果に基づく判定結果を待避記憶する。
これを全てのチップについて行う。プローバ１４につい
て云えばウエハステージ１４ａを全ての番地に移動して
行う。つぎにＢＩＳＴ試験モードの試験結果で不良チッ
プがなければ、総合判定をＧＯと判定する。
【００２６】ＢＩＳＴ試験モードの試験結果で不良チッ
プがあった場合、プローバ１４へ移動を指示し、プロー
バ１４はＢＩＳＴ試験モードの不良チップを含む番地へ
ウエハステージ１４ａを移動する。この後ＢＩＳＴによ
らない本体回路テスト（外部信号試験モード）、すなわ
ちテスト−Ａ、テスト−Ｂを行い良否判定を行う。これ
をＢＩＳＴ試験モードの試験結果が不良と判定された最
後の不良チップを含む番地までウエハステージ１４ａの
移動を繰り返す。次に待避記憶されたＢＩＳＴ試験モー
ドのテスト結果と外部信号試験モードのテスト結果とに
より総合判定を行う。
プがあった場合、プローバ１４へ移動を指示し、プロー
バ１４はＢＩＳＴ試験モードの不良チップを含む番地へ
ウエハステージ１４ａを移動する。この後ＢＩＳＴによ
らない本体回路テスト（外部信号試験モード）、すなわ
ちテスト−Ａ、テスト−Ｂを行い良否判定を行う。これ
をＢＩＳＴ試験モードの試験結果が不良と判定された最
後の不良チップを含む番地までウエハステージ１４ａの
移動を繰り返す。次に待避記憶されたＢＩＳＴ試験モー
ドのテスト結果と外部信号試験モードのテスト結果とに
より総合判定を行う。
【００２７】また図６は検査装置内のテスタとプローバ
との間の通信の送受を示すフロー図である。図６は、図
３、図５に示された検査手順の際に、テスタ１２とプロ
ーバ１４との間において、テストヘッド１２ａと駆動機
構１６との間の協調動作に関する通信の送受に限って詳
細にそのフローを記載したものである。まずウエハのロ
ード、アライメントを実行し、最初のチップに触針を接
触させ準備が完了する。プローバ１４はテスタ１２にテ
スト・レディ信号を発信する。テスタ１２はテスト・レ
ディ信号を受信し、ＢＩＳＴテスト開始信号をプローバ
１４に発信し、ＢＩＳＴ試験モードの試験を実行し、こ
れが完了すればＢＩＳＴ試験モードの試験の完了信号を
プローバ１４に発信する。ＢＩＳＴ試験モードの試験の
完了信号を受信したプローバ１４は次のチップへ移動
し、テスタ１２にテスト・レディ信号を発信する。これ
を全てのチップが完了するまで行う。
との間の通信の送受を示すフロー図である。図６は、図
３、図５に示された検査手順の際に、テスタ１２とプロ
ーバ１４との間において、テストヘッド１２ａと駆動機
構１６との間の協調動作に関する通信の送受に限って詳
細にそのフローを記載したものである。まずウエハのロ
ード、アライメントを実行し、最初のチップに触針を接
触させ準備が完了する。プローバ１４はテスタ１２にテ
スト・レディ信号を発信する。テスタ１２はテスト・レ
ディ信号を受信し、ＢＩＳＴテスト開始信号をプローバ
１４に発信し、ＢＩＳＴ試験モードの試験を実行し、こ
れが完了すればＢＩＳＴ試験モードの試験の完了信号を
プローバ１４に発信する。ＢＩＳＴ試験モードの試験の
完了信号を受信したプローバ１４は次のチップへ移動
し、テスタ１２にテスト・レディ信号を発信する。これ
を全てのチップが完了するまで行う。
【００２８】ウエハ最後のチップについて、ＢＩＳＴ試
験モードの試験が完了すると、プローバ１４は最終番地
信号をテスタ１２に発信する。最終番地信号を受信した
テスタ１２はＢＩＳＴ試験モードのテスト結果を判断
し、ＢＩＳＴ試験モードのテスト不良チップの座標への
移動信号をプローバ１４に発信する。座標移動信号を受
信したプローバ１４は、ウエハステージ１４ａをＢＩＳ
Ｔ試験モードのテスト不良チップを含む番地への移動
し、テストレディ信号をテスタ１２に発信する。テスト
レディ信号を受信したテスタ１２は内蔵試験機能を使用
しない本体回路テスト（外部信号試験モードでの本体回
路テスト）開始信号をプローバ１４に発信し、外部信号
試験モードでの本体回路テストを実行し、これを完了し
たら、外部信号試験モードでの本体回路テストの完了信
号をプローバ１４に発信し、プローバ１４は外部信号試
験モードでの本体回路テストの完了信号を受信する。テ
スタ１２はＢＩＳＴ試験モードでテスト不良と判定され
た次のチップの座標への移動信号をプローバ１４に発信
する。これを最後の不良チップまで繰り返す。
験モードの試験が完了すると、プローバ１４は最終番地
信号をテスタ１２に発信する。最終番地信号を受信した
テスタ１２はＢＩＳＴ試験モードのテスト結果を判断
し、ＢＩＳＴ試験モードのテスト不良チップの座標への
移動信号をプローバ１４に発信する。座標移動信号を受
信したプローバ１４は、ウエハステージ１４ａをＢＩＳ
Ｔ試験モードのテスト不良チップを含む番地への移動
し、テストレディ信号をテスタ１２に発信する。テスト
レディ信号を受信したテスタ１２は内蔵試験機能を使用
しない本体回路テスト（外部信号試験モードでの本体回
路テスト）開始信号をプローバ１４に発信し、外部信号
試験モードでの本体回路テストを実行し、これを完了し
たら、外部信号試験モードでの本体回路テストの完了信
号をプローバ１４に発信し、プローバ１４は外部信号試
験モードでの本体回路テストの完了信号を受信する。テ
スタ１２はＢＩＳＴ試験モードでテスト不良と判定され
た次のチップの座標への移動信号をプローバ１４に発信
する。これを最後の不良チップまで繰り返す。
【００２９】以上のように、この実施の形態１における
検査方法によれば、半導体素子の一部の組を検査装置の
接触子に対応して選定し、検査機能部の自己診断及び検
査機能部による本体回路部の試験を行って良否判定を行
い、この良否判定結果を記憶する第１の工程を、全半導
体素子について行った後、外部からの試験信号に基づき
本体回路部の試験を行い良否判定を行う第２の工程を、
第１の工程で不良と判定された全半導体素子について行
い、第２の工程において本体回路部が良と判定された半
導体素子を良と総合判定するという簡単な方法により、
たとえ本体回路に不具合が無くても内蔵の試験機能が不
良になったために不良品と判定されるという不具合が無
くなる。
検査方法によれば、半導体素子の一部の組を検査装置の
接触子に対応して選定し、検査機能部の自己診断及び検
査機能部による本体回路部の試験を行って良否判定を行
い、この良否判定結果を記憶する第１の工程を、全半導
体素子について行った後、外部からの試験信号に基づき
本体回路部の試験を行い良否判定を行う第２の工程を、
第１の工程で不良と判定された全半導体素子について行
い、第２の工程において本体回路部が良と判定された半
導体素子を良と総合判定するという簡単な方法により、
たとえ本体回路に不具合が無くても内蔵の試験機能が不
良になったために不良品と判定されるという不具合が無
くなる。
【００３０】このために試験機能内蔵半導体装置の過剰
な不良判定を防ぐことができ、結果的に歩留まりを向上
することができる。また、この実施の形態１における検
査に使用した検査装置においては、試験機能内蔵半導体
装置の過剰な不良判定を行わず、適切な良・不良判定を
行うことができる。延いては、この発明に係る検査方法
・検査装置によって安価な試験機能内蔵半導体装置を提
供することができる。
な不良判定を防ぐことができ、結果的に歩留まりを向上
することができる。また、この実施の形態１における検
査に使用した検査装置においては、試験機能内蔵半導体
装置の過剰な不良判定を行わず、適切な良・不良判定を
行うことができる。延いては、この発明に係る検査方法
・検査装置によって安価な試験機能内蔵半導体装置を提
供することができる。
【００３１】実施の形態２．この実施の形態２は、半導
体素子の一部の組を検査装置の接触子に対応して選定
し、検査機能部の自己診断及び検査機能部による本体回
路部の試験を行ない、いずれかの結果が不良の場合に不
良と判定する良否判定を行い、この良否判定結果を記憶
するとともに、先の良否判定で不良と判定された半導体
素子については接触子をそのままにして、外部からの試
験信号に基づき本体回路部の試験を行い外部からの試験
信号に基づく試験で本体回路部が良と判定された半導体
素子を良と総合判定するという工程を全半導体素子につ
いて実行するものである。
体素子の一部の組を検査装置の接触子に対応して選定
し、検査機能部の自己診断及び検査機能部による本体回
路部の試験を行ない、いずれかの結果が不良の場合に不
良と判定する良否判定を行い、この良否判定結果を記憶
するとともに、先の良否判定で不良と判定された半導体
素子については接触子をそのままにして、外部からの試
験信号に基づき本体回路部の試験を行い外部からの試験
信号に基づく試験で本体回路部が良と判定された半導体
素子を良と総合判定するという工程を全半導体素子につ
いて実行するものである。
【００３２】図７は実施の形態２係る半導体装置の検査
方法を示すフロー図である。図７において、まずウエハ
をウエハステージ１４ａに載置し、プローバ１４の移動
を行う。この実施の形態２においては、実施の形態１と
同様にテストヘッド１２ａに装着された治具１６の接触
子（図示せず）、例えば触針、の数に対応した半導体素
子３０を単位とする一組、例えばここでは４個として、
触針が半導体素子３０所定の接触端子（図示せず）に接
触される。
方法を示すフロー図である。図７において、まずウエハ
をウエハステージ１４ａに載置し、プローバ１４の移動
を行う。この実施の形態２においては、実施の形態１と
同様にテストヘッド１２ａに装着された治具１６の接触
子（図示せず）、例えば触針、の数に対応した半導体素
子３０を単位とする一組、例えばここでは４個として、
触針が半導体素子３０所定の接触端子（図示せず）に接
触される。
【００３３】つぎにＡＴＥ１０から試験される半導体素
子３０のセレクタ回路３６に信号を送り、信号経路をＢ
ＩＳＴ回路３４に換える（内蔵試験機能のエントリ）。
つぎにＢＩＳＴ回路３４に信号を送って、半導体素子３
０のＢＩＳＴ回路３４の自己診断を行い、ＢＩＳＴ回路
３４が良好である場合はＢＩＳＴ回路３４による本体回
路３２の試験が行われる。実施の形態１と同様にＢＩＳ
Ｔ回路３４の自己診断およびＢＩＳＴ回路３４による本
体回路３２の試験を併せてＢＩＳＴ回路に関わる試験モ
ードを「ＢＩＳＴ試験モード」と名付ける。
子３０のセレクタ回路３６に信号を送り、信号経路をＢ
ＩＳＴ回路３４に換える（内蔵試験機能のエントリ）。
つぎにＢＩＳＴ回路３４に信号を送って、半導体素子３
０のＢＩＳＴ回路３４の自己診断を行い、ＢＩＳＴ回路
３４が良好である場合はＢＩＳＴ回路３４による本体回
路３２の試験が行われる。実施の形態１と同様にＢＩＳ
Ｔ回路３４の自己診断およびＢＩＳＴ回路３４による本
体回路３２の試験を併せてＢＩＳＴ回路に関わる試験モ
ードを「ＢＩＳＴ試験モード」と名付ける。
【００３４】つぎにＢＩＳＴ試験モードによる試験結果
がＡＴＥ１０に出力され、ＡＴＥ１０で記憶される。こ
のＢＩＳＴ試験モードの良否判定では、ＢＩＳＴ回路３
４の自己診断またはＢＩＳＴ回路３４による本体回路３
２の試験の結果のいずれかが不良であれば、このＢＩＳ
Ｔ試験モードの良否判定は不良と判定される。ＢＩＳＴ
試験モードの良否判定で半導体素子３０が良と判定され
たならば、テストは終了し次の半導体素子に試験は移る
が、ＢＩＳＴ試験モードの良否判定で不良と判定された
半導体素子４４があると、触針はそのままの状態で、Ａ
ＴＥ１０からＢＩＳＴ試験モードで不良と判定された半
導体素子４４のセレクタ回路３６に信号を送り、信号経
路を本体回路部３２に換え、外部信号試験モードで本体
回路３２、すなわち、メモリ３２ａ、ロジック３２ｂを
試験する。この外部信号試験モードの本体回路試験結果
をＡＴＥ１０に送る。
がＡＴＥ１０に出力され、ＡＴＥ１０で記憶される。こ
のＢＩＳＴ試験モードの良否判定では、ＢＩＳＴ回路３
４の自己診断またはＢＩＳＴ回路３４による本体回路３
２の試験の結果のいずれかが不良であれば、このＢＩＳ
Ｔ試験モードの良否判定は不良と判定される。ＢＩＳＴ
試験モードの良否判定で半導体素子３０が良と判定され
たならば、テストは終了し次の半導体素子に試験は移る
が、ＢＩＳＴ試験モードの良否判定で不良と判定された
半導体素子４４があると、触針はそのままの状態で、Ａ
ＴＥ１０からＢＩＳＴ試験モードで不良と判定された半
導体素子４４のセレクタ回路３６に信号を送り、信号経
路を本体回路部３２に換え、外部信号試験モードで本体
回路３２、すなわち、メモリ３２ａ、ロジック３２ｂを
試験する。この外部信号試験モードの本体回路試験結果
をＡＴＥ１０に送る。
【００３５】ＢＩＳＴ試験モード及びＢＩＳＴ試験モー
ドで不良判定された半導体素子がある場合には触針はそ
のままの状態で外部信号試験モードで本体回路３２を連
続して行うという試験工程を、ウエハステージが移動す
る番地の全ての番地について行われ、ＢＩＳＴ試験モー
ドの結果と外部信号試験モードの結果とで総合判定され
る。総合判定の判定基準は実施の形態１と同様である。
ドで不良判定された半導体素子がある場合には触針はそ
のままの状態で外部信号試験モードで本体回路３２を連
続して行うという試験工程を、ウエハステージが移動す
る番地の全ての番地について行われ、ＢＩＳＴ試験モー
ドの結果と外部信号試験モードの結果とで総合判定され
る。総合判定の判定基準は実施の形態１と同様である。
【００３６】この実施の形態２においては、実施の形態
１の効果に加えて、プローバ１４がウエハステージ１４
ａを移動する回数が削減され、ウエハ一枚あたりの総処
理時間を短縮することができる。またチップへのコンタ
クト回数が削減できるので、接触端子への損傷を少なく
することができる。延いては、安価で信頼性の高い試験
機能内蔵半導体装置を短い工程で製造することができ
る。
１の効果に加えて、プローバ１４がウエハステージ１４
ａを移動する回数が削減され、ウエハ一枚あたりの総処
理時間を短縮することができる。またチップへのコンタ
クト回数が削減できるので、接触端子への損傷を少なく
することができる。延いては、安価で信頼性の高い試験
機能内蔵半導体装置を短い工程で製造することができ
る。
【００３７】実施の形態３．この実施の形態３は、ウエ
ハの半導体素子の全てを選定し、個々の半導体素子につ
いて検査機能部の自己診断及び検査機能部による本体回
路部の試験を行っていずれかの結果が不良の場合に不良
と判定する良否判定を行い、この良否判定結果を記憶す
る第１の工程を、全半導体素子について行った後、先の
工程で不良と判定された半導体素子を個別に選定して外
部からの試験信号に基づく本体回路部の試験を行い良否
判定する第２の工程を、第１の工程で不良と判定された
全半導体素子について行い、第２の工程において本体回
路部が良と判定された半導体素子を良と総合判定するも
のである。
ハの半導体素子の全てを選定し、個々の半導体素子につ
いて検査機能部の自己診断及び検査機能部による本体回
路部の試験を行っていずれかの結果が不良の場合に不良
と判定する良否判定を行い、この良否判定結果を記憶す
る第１の工程を、全半導体素子について行った後、先の
工程で不良と判定された半導体素子を個別に選定して外
部からの試験信号に基づく本体回路部の試験を行い良否
判定する第２の工程を、第１の工程で不良と判定された
全半導体素子について行い、第２の工程において本体回
路部が良と判定された半導体素子を良と総合判定するも
のである。
【００３８】図８はこの実施の形態３の検査方法に係る
検査用治具の一部破断模式図である。図８において、５
０は第１コンタクトシートで、この第１コンタクトシー
ト５０には全ての半導体素子３０のパッドに対応してコ
ンタクトバンプ５２（５２ａ，５２ｂ，５２ｃ，５２
ｄ，５２ｅ）が形成されている。このコンタクトバンプ
５２は各半導体素子３０のパッドとコンタクトするよう
に形成されている。この第１コンタクトシート５０の上
には、第２コンタクトシート５４が配設されている。図
８において第２コンタクトシート５４が一部破断で示さ
れている。
検査用治具の一部破断模式図である。図８において、５
０は第１コンタクトシートで、この第１コンタクトシー
ト５０には全ての半導体素子３０のパッドに対応してコ
ンタクトバンプ５２（５２ａ，５２ｂ，５２ｃ，５２
ｄ，５２ｅ）が形成されている。このコンタクトバンプ
５２は各半導体素子３０のパッドとコンタクトするよう
に形成されている。この第１コンタクトシート５０の上
には、第２コンタクトシート５４が配設されている。図
８において第２コンタクトシート５４が一部破断で示さ
れている。
【００３９】５６（５６ａ，５６ｂ，５６ｃ，５６ｄ，
５６ｅ）は第２コンタクトシート５４に形成された共通
コンタクトで、第２コンタクトシート５４の共通コンタ
クト５６の５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ
は、第２コンタクトシート５４に設けられた配線（図示
せず）により、全ての第１コンタクトシート５０のコン
タクトバンプ５２の５６ａ，５６ｂ，５６ｃ，５６ｄ，
５６ｅとそれぞれ接続されている。なお図８の５８は触
針である。
５６ｅ）は第２コンタクトシート５４に形成された共通
コンタクトで、第２コンタクトシート５４の共通コンタ
クト５６の５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ
は、第２コンタクトシート５４に設けられた配線（図示
せず）により、全ての第１コンタクトシート５０のコン
タクトバンプ５２の５６ａ，５６ｂ，５６ｃ，５６ｄ，
５６ｅとそれぞれ接続されている。なお図８の５８は触
針である。
【００４０】図９はこの実施の形態３の半導体装置の検
査方法を示すフロー図である。また図１０は検査方法の
段階における良否判定を示すウエハの模式図である。図
９において、まずウエハをウエハステージ１４ａに載置
し、コントローラ１４ｄの指令で所定のウエハステージ
の番地に移動する。このウエハには１カ所のパッドのコ
ンタクトで全チップがテスト可能なように試験治具とし
て第１コンタクトシート５０および第２コンタクトシー
ト５４が使用されている。
査方法を示すフロー図である。また図１０は検査方法の
段階における良否判定を示すウエハの模式図である。図
９において、まずウエハをウエハステージ１４ａに載置
し、コントローラ１４ｄの指令で所定のウエハステージ
の番地に移動する。このウエハには１カ所のパッドのコ
ンタクトで全チップがテスト可能なように試験治具とし
て第１コンタクトシート５０および第２コンタクトシー
ト５４が使用されている。
【００４１】次に第２コンタクトシート５４の共通コン
タクト５６にテストヘッド１２ａに装着された治具１６
の触針５８が接触される。つぎにＡＴＥ１０から全半導
体素子３０のセレクタ回路３６に信号を送り、信号経路
をＢＩＳＴ回路３４に換え、ＢＩＳＴ回路３４に信号を
送って一括して半導体素子３０のＢＩＳＴ回路３４の自
己診断を行う。ＢＩＳＴ回路３４が良好である場合はＢ
ＩＳＴ回路３４による本体回路３２の試験が行われる。
ＢＩＳＴ試験モードによる試験結果は全ての半導体素子
３０から順次ＡＴＥ１０に出力され、記憶される。
タクト５６にテストヘッド１２ａに装着された治具１６
の触針５８が接触される。つぎにＡＴＥ１０から全半導
体素子３０のセレクタ回路３６に信号を送り、信号経路
をＢＩＳＴ回路３４に換え、ＢＩＳＴ回路３４に信号を
送って一括して半導体素子３０のＢＩＳＴ回路３４の自
己診断を行う。ＢＩＳＴ回路３４が良好である場合はＢ
ＩＳＴ回路３４による本体回路３２の試験が行われる。
ＢＩＳＴ試験モードによる試験結果は全ての半導体素子
３０から順次ＡＴＥ１０に出力され、記憶される。
【００４２】ＢＩＳＴ回路３４がＮＧの場合はＢＩＳＴ
回路３４による本体回路３２の試験を行わずその結果が
ＡＴＥ１０に出力される。このＢＩＳＴ試験モードの良
否判定では、ＢＩＳＴ回路３４の自己診断またはＢＩＳ
Ｔ回路３４による本体回路３２の試験の結果のいずれか
が不良であれば、このＢＩＳＴ試験モードの良否判定は
不良と判定される。このＢＩＳＴ試験モードの良否判定
を示すウエハの模式図が図１０（ａ）である。図１０
（ａ）において破線で囲まれた範囲が一括でＢＩＳＴ試
験モードによる試験が行われる範囲を示す。
回路３４による本体回路３２の試験を行わずその結果が
ＡＴＥ１０に出力される。このＢＩＳＴ試験モードの良
否判定では、ＢＩＳＴ回路３４の自己診断またはＢＩＳ
Ｔ回路３４による本体回路３２の試験の結果のいずれか
が不良であれば、このＢＩＳＴ試験モードの良否判定は
不良と判定される。このＢＩＳＴ試験モードの良否判定
を示すウエハの模式図が図１０（ａ）である。図１０
（ａ）において破線で囲まれた範囲が一括でＢＩＳＴ試
験モードによる試験が行われる範囲を示す。
【００４３】ＢＩＳＴ試験モードで不良品の判定がなけ
ればテスト終了となり、試験は次のウエハに移る。ＢＩ
ＳＴ試験モードの良否判定で不良と判定された半導体素
子４４があると、半導体素子４４に触針５８が接触する
ように、ウエハステージ１４ａの番地を定め移動を行
う。このプローバの選定位置を示すのが図１０（ｂ）で
ある。図１０（ｂ）において、破線で囲まれた部分４６
は触針が接触する選定位置である。
ればテスト終了となり、試験は次のウエハに移る。ＢＩ
ＳＴ試験モードの良否判定で不良と判定された半導体素
子４４があると、半導体素子４４に触針５８が接触する
ように、ウエハステージ１４ａの番地を定め移動を行
う。このプローバの選定位置を示すのが図１０（ｂ）で
ある。図１０（ｂ）において、破線で囲まれた部分４６
は触針が接触する選定位置である。
【００４４】また図１１は試験用治具と触針の接触を示
す模式図である。図１１において、６０はＢＩＳＴ試験
モードの良否判定で不良と判定された半導体素子４４と
接触しているコンタクトバンプを示している。このとき
第２コンタクトシート５４は取り除かれ触針５８が個別
にコンタクトバンプ６０と接触する。
す模式図である。図１１において、６０はＢＩＳＴ試験
モードの良否判定で不良と判定された半導体素子４４と
接触しているコンタクトバンプを示している。このとき
第２コンタクトシート５４は取り除かれ触針５８が個別
にコンタクトバンプ６０と接触する。
【００４５】次にＡＴＥ１０からＢＩＳＴ試験モードで
不良と判定された半導体素子４４のセレクタ回路３６に
信号を送り、信号経路を本体回路部３２に換え、外部信
号試験モードで本体回路３２、すなわち、メモリ３２
ａ、ロジック３２ｂを試験する。そしてこの外部信号試
験モードの本体回路試験結果をＡＴＥ１０に送る。これ
をＢＩＳＴ試験モードで不良と判定された半導体素子４
４全てについて行い、ＢＩＳＴ試験モードの試験結果に
外部信号試験モードの本体回路試験結果を加味して総合
判定する。すなわちＢＩＳＴ試験モードで不良と判定さ
れた半導体素子４４のうち、外部試験信号モードで本体
回路試験結果が良と判定された半導体装置を総合判定と
して良と判定する。
不良と判定された半導体素子４４のセレクタ回路３６に
信号を送り、信号経路を本体回路部３２に換え、外部信
号試験モードで本体回路３２、すなわち、メモリ３２
ａ、ロジック３２ｂを試験する。そしてこの外部信号試
験モードの本体回路試験結果をＡＴＥ１０に送る。これ
をＢＩＳＴ試験モードで不良と判定された半導体素子４
４全てについて行い、ＢＩＳＴ試験モードの試験結果に
外部信号試験モードの本体回路試験結果を加味して総合
判定する。すなわちＢＩＳＴ試験モードで不良と判定さ
れた半導体素子４４のうち、外部試験信号モードで本体
回路試験結果が良と判定された半導体装置を総合判定と
して良と判定する。
【００４６】この総合判定を示すのウエハの模式図が図
１０（ｃ）である。総合判定の判定基準は実施の形態１
と同様である。以上のようにこの実施の形態３に係る試
験方法においては、実施の形態１の効果に加えてウエハ
上のチップ全てを一括で内蔵の試験機能でテストを行う
ことができ、テスト時間を短縮でき生産性が向上する。
また内蔵の試験機能がＮＧであった半導体素子に対して
も個別にテスト対象回路のみの試験が行えることから、
真にＮＧであるかの判定が可能で、歩留まり低下を防ぐ
ことができる。
１０（ｃ）である。総合判定の判定基準は実施の形態１
と同様である。以上のようにこの実施の形態３に係る試
験方法においては、実施の形態１の効果に加えてウエハ
上のチップ全てを一括で内蔵の試験機能でテストを行う
ことができ、テスト時間を短縮でき生産性が向上する。
また内蔵の試験機能がＮＧであった半導体素子に対して
も個別にテスト対象回路のみの試験が行えることから、
真にＮＧであるかの判定が可能で、歩留まり低下を防ぐ
ことができる。
【００４７】
【発明の効果】この発明に係る半導体装置の検査方法は
以上に説明したような工程を含み、またこの発明に係る
半導体装置の検査装置は以上に説明したような構成を備
えているので、以下のような効果を有する。この発明に
係る半導体装置の検査方法によれば、ウエハに複数配設
され本体回路部とこの本体回路部を検査する検査機能部
と外部信号により本体回路部または検査機能部へ試験信
号を切り替える切替え回路部とを有する半導体素子の切
替え回路部を介して試験信号を検査機能部に印加すると
ともに、この試験信号に基づき検査機能部の自己診断及
び検査機能部による本体回路部の試験を行い、この検査
機能部の自己診断及び検査機能部による本体回路部の試
験結果のいずれか一方の検査結果が不良であれば不良と
判定する良否判定を行い、この良否判定結果を記憶する
第１の工程と、第１の工程において不良と判定された半
導体素子の切替え回路部を介して本体回路部に試験信号
を印加するとともに、この試験信号に基づき本体回路部
の試験を行い良否判定を行う第２の工程と、第２の工程
において本体回路部が良と判定された半導体素子を良と
総合判定する第３の工程と、を含むもので、半導体装置
に内蔵された検査機能部の自己診断結果が不良で本体回
路部が良である半導体装置が不良品と判定されることを
防止することができる。このために試験機能内蔵半導体
装置の過剰な不良判定を防ぐことができ、結果的に歩留
まりを向上することができる。延いては、安価で信頼性
の高い試験機能内蔵半導体装置を提供することができ
る。
以上に説明したような工程を含み、またこの発明に係る
半導体装置の検査装置は以上に説明したような構成を備
えているので、以下のような効果を有する。この発明に
係る半導体装置の検査方法によれば、ウエハに複数配設
され本体回路部とこの本体回路部を検査する検査機能部
と外部信号により本体回路部または検査機能部へ試験信
号を切り替える切替え回路部とを有する半導体素子の切
替え回路部を介して試験信号を検査機能部に印加すると
ともに、この試験信号に基づき検査機能部の自己診断及
び検査機能部による本体回路部の試験を行い、この検査
機能部の自己診断及び検査機能部による本体回路部の試
験結果のいずれか一方の検査結果が不良であれば不良と
判定する良否判定を行い、この良否判定結果を記憶する
第１の工程と、第１の工程において不良と判定された半
導体素子の切替え回路部を介して本体回路部に試験信号
を印加するとともに、この試験信号に基づき本体回路部
の試験を行い良否判定を行う第２の工程と、第２の工程
において本体回路部が良と判定された半導体素子を良と
総合判定する第３の工程と、を含むもので、半導体装置
に内蔵された検査機能部の自己診断結果が不良で本体回
路部が良である半導体装置が不良品と判定されることを
防止することができる。このために試験機能内蔵半導体
装置の過剰な不良判定を防ぐことができ、結果的に歩留
まりを向上することができる。延いては、安価で信頼性
の高い試験機能内蔵半導体装置を提供することができ
る。
【００４８】さらに、ウエハに複数配設された半導体素
子の一部の組を検査装置の接触子に対応して選定しこの
組の素子個々に同時に検査装置の接触子を接触させ、個
々の半導体素子について第１の工程を実行し、これを順
次異なる半導体素子に繰り返して、全半導体素子に第１
の工程を実行するとともに、第１の工程で不良と判定さ
れた半導体素子がある場合には、第１の工程で不良と判
定された上記組の半導体素子に上記接触子を接触させ、
不良と判定された半導体素子について第２の工程を実行
し、これを順次第１の工程で不良と判定された異なる半
導体素子に繰り返して、不良判定された全素子に第２の
工程を実行するもので、特別の治具類を必要とせず、比
較的容易にこの検査を取り入れることができる。延いて
は安価に信頼性の高い試験機能内蔵半導体装置を提供す
ることができる。
子の一部の組を検査装置の接触子に対応して選定しこの
組の素子個々に同時に検査装置の接触子を接触させ、個
々の半導体素子について第１の工程を実行し、これを順
次異なる半導体素子に繰り返して、全半導体素子に第１
の工程を実行するとともに、第１の工程で不良と判定さ
れた半導体素子がある場合には、第１の工程で不良と判
定された上記組の半導体素子に上記接触子を接触させ、
不良と判定された半導体素子について第２の工程を実行
し、これを順次第１の工程で不良と判定された異なる半
導体素子に繰り返して、不良判定された全素子に第２の
工程を実行するもので、特別の治具類を必要とせず、比
較的容易にこの検査を取り入れることができる。延いて
は安価に信頼性の高い試験機能内蔵半導体装置を提供す
ることができる。
【００４９】またさらに、ウエハに複数配設された半導
体素子の一部の組を選定しこの組の素子個々に同時に検
査装置の接触子を接触させ、個々の半導体素子について
第１の工程を実行し、第１の工程で不良と判定された半
導体素子がある場合には、接触子をそのままにして第２
の工程を実行し、順次異なる半導体素子の組に繰り返し
て、全半導体素子に第１の工程と第２の工程とを実施す
るもので、検査装置の接触子を移動する時間が削減でき
るとともにチップへの接触回数を削減できパッドの損傷
を少なくすることができる。延いては、安価で信頼性の
高い試験機能内蔵半導体装置を短い工程で製造すること
ができる。
体素子の一部の組を選定しこの組の素子個々に同時に検
査装置の接触子を接触させ、個々の半導体素子について
第１の工程を実行し、第１の工程で不良と判定された半
導体素子がある場合には、接触子をそのままにして第２
の工程を実行し、順次異なる半導体素子の組に繰り返し
て、全半導体素子に第１の工程と第２の工程とを実施す
るもので、検査装置の接触子を移動する時間が削減でき
るとともにチップへの接触回数を削減できパッドの損傷
を少なくすることができる。延いては、安価で信頼性の
高い試験機能内蔵半導体装置を短い工程で製造すること
ができる。
【００５０】またさらに、ウエハに複数配設された半導
体素子の全てを選定し、素子個々に接続された所定の接
触端子に検査装置の接触子を接触させ一括して第１の工
程を実行し、第１の工程で不良と判定された半導体素子
がある場合には、第１の工程で不良と判定された個々の
半導体素子に上記接触子を接触させ第２の工程を実行
し、順次異なる半導体素子に繰り返して、第１の工程で
不良と判定された全半導体素子に第２の工程を実施する
もので、検査時間を削減することができる。延いては生
産性が向上し、安価で信頼性の高い試験機能内蔵半導体
装置を提供することができる。
体素子の全てを選定し、素子個々に接続された所定の接
触端子に検査装置の接触子を接触させ一括して第１の工
程を実行し、第１の工程で不良と判定された半導体素子
がある場合には、第１の工程で不良と判定された個々の
半導体素子に上記接触子を接触させ第２の工程を実行
し、順次異なる半導体素子に繰り返して、第１の工程で
不良と判定された全半導体素子に第２の工程を実施する
もので、検査時間を削減することができる。延いては生
産性が向上し、安価で信頼性の高い試験機能内蔵半導体
装置を提供することができる。
【００５１】またこの発明に係る半導体装置の検査装置
によれば、本体回路部とこの本体回路部を検査する検査
機能部と外部信号により本体回路部または検査機能部へ
試験信号を切り替える切替え回路部とを有する半導体素
子が複数配設されたウエハを搭載し、このウエハの半導
体素子を所定の位置に移動する駆動部と、この駆動部に
搭載されたウエハの所定の半導体素子に信号を伝達する
信号伝達部と、この信号伝達部を経由し駆動部により所
定の位置に移動された半導体素子の切替え回路部を介し
て検査機能部に試験信号を印加し、この試験信号に基づ
いて実行された検査機能部の自己診断及び検査機能部に
よる本体回路部の試験結果を受け、検査機能部の自己診
断及び検査機能部による本体回路部試験結果のいずれか
一方の検査結果が不良であれば不良と第１の良否判定を
行い、この第１の良否判定結果を記憶するとともに、第
１の良否判定結果において不良と判定された半導体素子
の位置に駆動部を移動させ、信号伝達部を経由しこの不
良と判定された半導体素子の切替え回路部を介して本体
回路部に試験信号を印加しこの試験信号に基づき実行さ
れた本体回路部の試験の第２の良否判定が良と判定され
た半導体素子を良と総合判定する中央処理部と、を備え
たもので、検査機能部を内蔵する半導体装置の選別に際
して、検査機能部の自己診断結果が不良で本体回路部が
良である半導体装置が不良品と判定されない。従って試
験機能内蔵半導体装置の過剰な不良判定を行わず、適切
な良・不良判定を行うことができる。延いては、安価で
信頼性の高い試験機能内蔵半導体装置を提供することが
できる。
によれば、本体回路部とこの本体回路部を検査する検査
機能部と外部信号により本体回路部または検査機能部へ
試験信号を切り替える切替え回路部とを有する半導体素
子が複数配設されたウエハを搭載し、このウエハの半導
体素子を所定の位置に移動する駆動部と、この駆動部に
搭載されたウエハの所定の半導体素子に信号を伝達する
信号伝達部と、この信号伝達部を経由し駆動部により所
定の位置に移動された半導体素子の切替え回路部を介し
て検査機能部に試験信号を印加し、この試験信号に基づ
いて実行された検査機能部の自己診断及び検査機能部に
よる本体回路部の試験結果を受け、検査機能部の自己診
断及び検査機能部による本体回路部試験結果のいずれか
一方の検査結果が不良であれば不良と第１の良否判定を
行い、この第１の良否判定結果を記憶するとともに、第
１の良否判定結果において不良と判定された半導体素子
の位置に駆動部を移動させ、信号伝達部を経由しこの不
良と判定された半導体素子の切替え回路部を介して本体
回路部に試験信号を印加しこの試験信号に基づき実行さ
れた本体回路部の試験の第２の良否判定が良と判定され
た半導体素子を良と総合判定する中央処理部と、を備え
たもので、検査機能部を内蔵する半導体装置の選別に際
して、検査機能部の自己診断結果が不良で本体回路部が
良である半導体装置が不良品と判定されない。従って試
験機能内蔵半導体装置の過剰な不良判定を行わず、適切
な良・不良判定を行うことができる。延いては、安価で
信頼性の高い試験機能内蔵半導体装置を提供することが
できる。
【図１】 この発明に係る半導体装置の検査装置のブロ
ック図である。
ック図である。
【図２】 内蔵検査機能付きの半導体装置の模式図であ
る。
る。
【図３】 この発明に係る半導体装置の検査方法を示す
フロー図である。
フロー図である。
【図４】 この発明に係る検査方法の段階における良否
判定を示すウエハの模式図である。
判定を示すウエハの模式図である。
【図５】 この発明に係る半導体装置の検査方法を示す
フロー図である。
フロー図である。
【図６】 この発明に係る検査装置内のテスタとプロー
バとの間の通信の送受を示すフロー図である。
バとの間の通信の送受を示すフロー図である。
【図７】 この発明に係る半導体装置の検査方法を示す
フロー図である。
フロー図である。
【図８】 この発明に係る検査用治具の一部破断模式図
である。
である。
【図９】 この発明に係る半導体装置の検査方法を示す
フロー図である。
フロー図である。
【図１０】 この発明に係る検査方法の段階における良
否判定を示すウエハの模式図である。
否判定を示すウエハの模式図である。
【図１１】 この発明に係る検査用治具と触針の接触を
示す模式図である。
示す模式図である。
【図１２】 従来の試験機能内蔵半導体装置の検査方法
を示すフロー図である。
を示すフロー図である。
３９ ＢＩＳＴ試験モード工程、 ４１ 外部信号試
験モード工程、 ４３ 総合判定工程、 １８ 駆
動部、 ２０ 信号伝達部、 ２２ 中央処理部。
験モード工程、 ４３ 総合判定工程、 １８ 駆
動部、 ２０ 信号伝達部、 ２２ 中央処理部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年３月９日（２００１．３．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】５６（５６ａ，５６ｂ，５６Ｃ，５６ｄ，
５６ｅ）は第２コンタクトシート５４に形成された共通
コンタクトで、第２コンタクトシート５４の共通コンタ
クト５６の５６ａ，５６ｂ，５６Ｃ，５６ｄ，５６ｅ
は、第２コンタクトシート５４に設けられた配線（図示
せず）により、全ての第１コンタクトシート５０のコン
タクトバンプ５２の５２ａ，５２ｂ，５２Ｃ，５２ｄ，
５２ｅとそれぞれ接続されている。なお、図８の５８は
触針である。
５６ｅ）は第２コンタクトシート５４に形成された共通
コンタクトで、第２コンタクトシート５４の共通コンタ
クト５６の５６ａ，５６ｂ，５６Ｃ，５６ｄ，５６ｅ
は、第２コンタクトシート５４に設けられた配線（図示
せず）により、全ての第１コンタクトシート５０のコン
タクトバンプ５２の５２ａ，５２ｂ，５２Ｃ，５２ｄ，
５２ｅとそれぞれ接続されている。なお、図８の５８は
触針である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 古江 勝也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AC10 AE07 AE10 AK11 AK14 AK19 AL00 4M106 AA01 AA08 AC02 AC08 AC09 BA01 BA14 CA01 DJ11 DJ38 5F038 DF05 DT02 DT08 DT15 DT17 DT18 DT19 EZ20 5L106 DD21 DD22 DD25 EE00 EE05
Claims (5)
- 【請求項１】 ウエハに複数配設され本体回路部とこの
本体回路部を検査する検査機能部と外部信号により前記
本体回路部または検査機能部へ試験信号を切り替える切
替え回路部とを有する半導体素子の前記切替え回路部を
介して試験信号を検査機能部に印加するとともに、この
試験信号に基づき検査機能部の自己診断及び検査機能部
による本体回路部の試験を行い、この検査機能部の自己
診断及び検査機能部による本体回路部の試験結果のいず
れか一方の検査結果が不良であれば不良と判定する良否
判定を行い、この良否判定結果を記憶する第１の工程
と、 第１の工程において不良と判定された半導体素子の切替
え回路部を介して本体回路部に試験信号を印加するとと
もに、この試験信号に基づき本体回路部の試験を行い良
否判定を行う第２の工程と、 第２の工程において本体回路部が良と判定された半導体
素子を良と総合判定する第３の工程と、を含む半導体装
置の検査方法。 - 【請求項２】 ウエハに複数配設された半導体素子の一
部の組を検査装置の接触子に対応して選定しこの組の半
導体素子個々に同時に検査装置の接触子を接触させ、個
々の半導体素子について第１の工程を実行し、これを順
次異なる半導体素子に繰り返して、全半導体素子に第１
の工程を実行するとともに、第１の工程で不良と判定さ
れた半導体素子がある場合には、第１の工程で不良と判
定された上記組の半導体素子に上記接触子を接触させ、
不良と判定された半導体素子について第２の工程を実行
し、これを順次第１の工程で不良と判定された異なる半
導体素子に繰り返して、第１の工程で不良と判定された
全半導体素子に第２の工程を実行することを特徴とする
請求項１記載の半導体装置の検査方法。 - 【請求項３】 ウエハに複数配設された半導体素子の一
部の組を選定しこの組の素子個々に同時に検査装置の接
触子を接触させ、個々の半導体素子について第１の工程
を実行し、第１の工程で不良と判定された半導体素子が
ある場合には、接触子をそのままにして第２の工程を実
行し、順次異なる半導体素子の組に繰り返して、全半導
体素子に第１の工程と第２の工程とを実施することを特
徴とする請求項１記載の半導体装置の検査方法。 - 【請求項４】 ウエハに複数配設された半導体素子の全
てを選定し、半導体素子個々に接続された所定の接触端
子に検査装置の接触子を接触させ一括して第１の工程を
実行し、第１の工程で不良と判定された半導体素子があ
る場合には、第１の工程で不良と判定された個々の半導
体素子に上記接触子を接触させ第２の工程を実行し、順
次異なる半導体素子に繰り返して、第１の工程で不良と
判定された全半導体素子に第２の工程を実施することを
特徴とする請求項１記載の半導体装置の検査方法。 - 【請求項５】 本体回路部とこの本体回路部を検査する
検査機能部と外部信号により前記本体回路部または検査
機能部へ試験信号を切り替える切替え回路部とを有する
半導体素子が複数配設されたウエハを搭載し、このウエ
ハの半導体素子を所定の位置に移動する駆動部と、 この駆動部に搭載されたウエハの所定の半導体素子に信
号を伝達する信号伝達部と、 この信号伝達部を経由し上記駆動部により所定の位置に
移動された半導体素子の上記切替え回路部を介して上記
検査機能部に試験信号を印加し、この試験信号に基づい
て実行された検査機能部の自己診断及び検査機能部によ
る上記本体回路部の試験結果を受け、検査機能部の自己
診断及び検査機能部による本体回路部試験結果のいずれ
か一方の検査結果が不良であれば不良と第１の良否判定
を行い、この第１の良否判定結果を記憶するとともに、
第１の良否判定結果において不良と判定された半導体素
子の位置に上記駆動部を移動させ、上記信号伝達部を経
由しこの不良と判定された半導体素子の切替え回路部を
介して本体回路部に試験信号を印加しこの試験信号に基
づき実行された本体回路部の試験の第２の良否判定が良
と判定された半導体素子を良と総合判定する中央処理部
と、を備えた半導体装置の検査装置。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| AU2002241859B2 (en) * | 2001-01-10 | 2007-07-19 | St. Vincent's Institute Of Medical Research | sFRP and peptide motifs that interact with sFRP and methods of their use |
| US6777971B2 (en) * | 2002-03-20 | 2004-08-17 | Lsi Logic Corporation | High speed wafer sort and final test |
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| KR100656586B1 (ko) * | 2005-01-07 | 2006-12-13 | 삼성전자주식회사 | 프로브 카드 냉각용 공기 분사기를 갖는 웨이퍼 번인 시스템 |
| JP2007101395A (ja) * | 2005-10-05 | 2007-04-19 | Sony Corp | 回路装置の検査装置、検査方法及び製造方法 |
| JP2007235108A (ja) * | 2006-02-02 | 2007-09-13 | Nec Electronics Corp | 半導体検査装置、半導体検査方法 |
| TWM300301U (en) * | 2006-05-22 | 2006-11-01 | Princeton Technology Corp | Circuit testing apparatus |
| JP2010122108A (ja) * | 2008-11-20 | 2010-06-03 | Oki Semiconductor Co Ltd | プローブカード及びそれを用いたテスト方法半導体試験装置 |
| IT1392071B1 (it) * | 2008-11-27 | 2012-02-09 | St Microelectronics Srl | Metodo per eseguire un testing elettrico di dispositivi elettronici |
| US20140258780A1 (en) * | 2013-03-05 | 2014-09-11 | Micron Technology, Inc. | Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory |
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| KR102553267B1 (ko) * | 2018-05-17 | 2023-07-07 | 삼성전자 주식회사 | 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법 |
| CN110653181B (zh) * | 2019-08-30 | 2021-10-08 | 歌尔科技有限公司 | 一种主板自动复测机及其复测方法 |
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Family Cites Families (5)
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|---|---|---|---|---|
| EP0447117B1 (en) * | 1990-03-15 | 1997-02-19 | AT&T Corp. | Built-in self test for analog to digital converters |
| US5668817A (en) * | 1996-07-11 | 1997-09-16 | Northern Telecom Limited | Self-testable digital signal processor and method for self-testing of integrating circuits including DSP data paths |
| US5929650A (en) * | 1997-02-04 | 1999-07-27 | Motorola, Inc. | Method and apparatus for performing operative testing on an integrated circuit |
| US6105155A (en) * | 1998-01-21 | 2000-08-15 | International Business Machines Corporation | Method and apparatus for performing on-chip function checks and locating detected anomalies within a nested time interval using CRCs or the like |
| KR19990069337A (ko) * | 1998-02-06 | 1999-09-06 | 윤종용 | 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
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