JP2005513444A - マイクロプロセッサに基づく集積回路検査のための測定 - Google Patents

Abstract

検査システムが、自動化検査装置(ＡＴＥ)及び被検査装置（ＤＵＴ）間で結合されるプログラム可能な集積回路を含むように構成される。そのプログラム可能な集積回路は、典型的には予めコンパイルされたサブルーチンあるいはマクロの形態で比較的高レベルな検査命令を受け入れるように構成されたマイクロプロセッサを含む。これらの高レベルな検査命令に基づいて、マイクロプロセッサは被検査装置へ検査刺激を与え、これらの検査刺激に対応する検査応答を収集し、未処理のあるいは処理された検査応答を続く処理のためにＡＴＥ装置へ与える。コプロセッサ及びその他の特定目的構成要素がマイクロプロセッサに付加され、プログラム可能な集積回路を介して、検査刺激生成、並びに、検査応答収集及び処理をさらに容易にする。

Description

本発明は、集積回路技術に関し、特に集積回路の検査に関する。

集積回路の検査は、特に高周波数で、ますます複雑になってきており、それ故ますますコスト高になってきている。検査装置は、典型的に最新技術を含む装置を検査するための性能を含むように継続的にアップグレード及び増強されなければならない。

図１は、補償コンデンサ及び抵抗を伴ったプローブカード１４０を介して、被検査装置（ＤＵＴ：device-under-test）１５０に結合された自動化検査装置（ＡＴＥ：automated test equipment）１１０を含む検査システム１００の一例を示す。ＡＴＥ１１０は典型的には、例えばコンピュータ、メモリ及び電源コントローラといった１セットのコア検査部品１２０、及び例えばオーディオモジュール、ビデオモジュール、ＲＦ測定装置、シグナルコンディショナ、信号生成器及び電源管理器といった特定目的検査モジュール１３０を含む。図１の例において、システム１００は、例えば検査モジュール１３０のセットにおける特定目的オーディオ及びビデオモジュールを用いて、高スピードマルチメディアデバイスの検査を実行可能に構成される。もしシステム１００が通信装置を検査するために用いられる場合、検査モジュール１３０のセットは、例えば離散型フーリエ変換（ＤＦＴ）モジュール、及び通信装置に特徴的なその他のモジュールを含み得る。新たな装置１５０の開発において用いられる技術が進歩したとき、検査モジュール１３０はこれらの進歩に遅れをとらないためにアップグレードされなければならない。

いくつかのシステムと同様に、ＡＴＥシステム１１０は制限された資源を有する。例えばＡＴＥシステム１１０は、被検査装置１５０と通信するための、制限された数の入力／出力チャネルを有する。追加のチャネルは、特に高スピードで動作するよう構成される場合、コスト高になり得る。同様に、ＡＴＥシステム１１０は、制限された量のメモリを有する。装置１５０に適用されるべき入力検査刺激の複雑なシーケンス、あるいは装置１５０からの実際の検査応答との比較のために用いられる期待検査応答の複雑なシーケンスは、ＡＴＥシステム１１０におけるかなりの量のメモリを消費し得る。検査パターンの長いシーケンスは、ＡＴＥシステム１１０において利用可能なメモリに合わせるため、しばしば検査パターンの区分化を必要とし、そのことは検査プロセスへかなりの時間を追加し得る。さらに、一般的なＡＴＥシステム１１０は、一度に１つの命令だけを実行できるシングルプロセッサシステムである。多数の装置を同時に検査あるいは複雑なタスクを同時に実行できるマルチプロセッサは、ＡＴＥシステム１１０のコストへ拍車をかける。

ＡＴＥシステム１１０を介した高スピード装置１５０の検査は特に興味深い。高スピード装置の検査に係わる特徴的な問題の１つは、特にウエハレベルの検査の場合、被検査装置１５０へのまたは被検査装置１５０からの信号の伝達である。検査装置１１０から被検査装置１５０への長いリード線１１１は、容量負荷及び誘導負荷を、駆動している信号へ追加する。この追加の負荷は、被検査装置１５０へあるいは被検査装置１５０からの信号の遅延及び形間違いを誘発する。多くの場合、ある検査は、長いリード線１１１によって誘発される歪みのため“装置スピード”で実行できない。しばしば、検査システム１００は、利用可能な検査モジュール１３０、リード線１１１の長さ及びその他の要因によって制限されるため、検査は、被検査装置１５０の能力ではなく、検査システム１００の性能に対応して設計される。付加的に、ライン１１１の長さ及び配置は共にリード線１１１の高周波特性に影響を与えるため、かなりの時間がしばしば機械的なセットアップの開発及び維持に消費される。検査の間、観測される変則的な動作が、被検査装置１５０あるいは検査セットアップにおける問題によって引き起こされるかどうかを決定するために、かなりの時間がしばしば消費される。

長いリード線によって引き起こされる伝搬遅延及び歪んだ（slew and skew）信号がさらに検査開発プロセスを複雑にする。市販の自動化検査装置（ＡＴＥ）及びその他のシステムは一般的に検査エンジニアが、比較的高レベルの検査プログラミング言語を用いて検査プログラムを開発することを可能にする。制御ループ構造、条件分岐、算術関数等が、ほとんどの全部ではないがＡＴＥ検査言語において共通である。高レベル検査プログラムはコンパイルされて検査モジュール１３０に低レベルコードを提供し、被検査装置１５０における検査プログラムを実現する。しかしながら高レベル検査プログラムをコンパイルするために用いられるコンパイラは、長いリード線によって引き起こされる伝搬影響をあまり知らず、コンパイルされたコードはしばしば、非常な高スピードで装置を検査するために不適切である。典型的には、検査エンジニアは、最大スピードで被検査装置の特定の特徴を検査するためカスタマイズされたコードを準備するであろう。このカスタマイズされたコードは例えば検査モジュール１３０によって用いられる低レベルコードで書かれた特定の“マクロ”を含み得る。代わりに、制限された高レベルコードのサブセットが、特殊の制御構造、算術関数及びその他の特徴を避けるために用いられ得、その結果、実質的なコンパイルコードが生成される。この制限された高レベルコードのサブセットは、検査モジュール１３０によって用いられる低レベルコードに実際上対応するけれども、高レベル言語のフォーマットで書かれる。即ち、低レベルコードを準備する仕事を平易化するために高レベル言語の使用によって与えられる利点は、高スピードで複雑な装置を検査する場合はしばしば実現されない。

１９９８年８月１１日に発行された米国特許第５，７９３，１１７号“半導体装置及び半導体層装置の作製方法”は、図２に示されるように、被検査装置１５０上にボンディングパッドを直接接触するように構成された特定目的集積回路によって検査システム１００が置き換えられる代替的な技術を開示する。この特定目的集積回路２０１は、被検査装置１５０上の接触パッド２４０に対応して接触する“はんだバンプ”コンタクト２０５を有する。

参照された特許において開示されるように、プローブカード１４０は集積回路２０１における検査回路２０２を用いて、被検査装置１５０の検査を実現するように構成され、それによって図１の検査装置１１０に対する必要性を無くす。この参照された特許によれば、特定目的集積回路２０１は、検査回路２０２へ電力を供給するための外部ソースから電力２０３を受け取り、被検査装置１５０に欠陥があるかどうかを示す発光ダイオード（ＬＥＤ）２０６を含む。検査回路２０２は、図１の自動化検査装置１１０に頼ることなく被検査装置１５０に欠陥があるかどうかを決定できるスタンドアロン装置であるように設計されているので、検査回路２０２の設計は、複雑で時間がかかるプロセスであることが予測され得る。付加的に、検査回路２０２は特定の装置１５０を検査するように設計されているため、集積回路２０１に対する設計及び作製コストは種々の装置の中に割り当てることはできない。付加的に、検査回路２０２はＡＴＥ装置に関するコストを避けるハードウェア装置として設計されているため、ＡＴＥ装置のかなりの部分のコストは、例えば高レベル検査言語、検査プログラムの設計あるいは回路２０２によって実行されるべき手続きといった退屈な仕事であると予測されることのできる検査エンジニアの仕事を容易にするために供給される特徴に係わる。しかしながら、検査回路２０２は被検査装置１５０に直接接触するように設計されるため、前述した長いリード線によって引き起こされる複雑性は避けられる。

本発明の目的は、実質的にＡＴＥのコストへの追加なしに自動化検査装置システムへの増強された性能を提供することである。さらに本発明の目的は、自動化検査装置及び被検査装置間の長いリード線によって引き起こされる不利な影響を最小化する検査システムを提供することである。さらに本発明の目的は、種々の装置の検査を容易にする検査アーキテクチャを提供することである。さらに本発明の目的は、高レベル検査言語の使用を容易化する検査アーキテクチャを提供することである。

これらの目的及びその他の目的は、自動化検査装置（ＡＴＥ）及び被検査装置（ＤＵＴ）間に結合されたプログラム可能な集積回路を含む検査システムによって達成される。そのプログラム可能な集積回路は、典型的には事前にコンパイルされたサブルーチンあるいはマクロへの呼び出しの形態で、比較的高レベルな検査命令を受け入れるマイクロプロセッサを含む。これらの高レベルな検査命令に基づき、そのマイクロプロセッサは被検査装置へ検査刺激を与え、これらの検査刺激に対応する検査応答を収集し、後続するプロセスのためにＡＴＥ装置へ未処理のあるいは処理された検査応答を供給する。コプロセッサ及びその他の特定目的部品が、そのプログラム可能な集積回路を介して検査刺激生成、ならびに検査応答収集及び処理をさらに容易にするためにマイクロプロセッサに結合される。

以下、添付図面を参照して、本発明の一例をさらに詳細に説明する。各図において同じ参照番号は同じあるいは対応する特徴あるいは機能を示す。

図３は、本発明に従って自動化検査装置及び被検査装置間で伝達される高レベルな検査命令を処理するプログラム可能な集積回路を含む検査システムのブロック図の一例を示す。

従来の自動化検査装置と一致して、この自動化検査装置３１０は、検査演算のシーケンスを生成するコンピュータ、及び検査演算のシーケンスの生成を制御する検査プログラム、検査演算に関連するパラメータ、さらに検査演算のシーケンスの実行から得られた結果を記憶するメモリといった品目を含むコアシステム３２０を有する。コアシステム３２０はさらに好ましくは、被検査装置１５０へ規定電圧及び電流を供給する電力供給システム及びその他の必要な規制及び制御システムを有する。

自動化検査装置３１０はさらに、リード線３１１を介して、プログラム可能な集積回路ＰＩＣ３５０へのあるいはプログラム可能な集積回路ＰＩＣ３５０からの信号の伝達を容易にするインターフェース３３０を有する。これらの信号は、自動化検査装置３１０から送信される検査信号及び検査命令、プログラム可能な集積回路３５０から受信される検査応答を含む。好ましい実施の形態において、プログラム可能な集積回路３５０は、装置３１０への回路３５０の機械的及び電気的な接続を容易にするプローブカード３４０上にマウントされる。

本発明に従って、プログラム可能な集積回路３５０は被検査装置１５０への検査刺激を伝達し、被検査装置１５０からの検査応答を受け取り、自動化検査装置３１０及び被検査装置１５０間で長いリード線３１１によって引き起こされる信号歪みあるいはその他の異常を最小限にする。付加的にプログラム可能集積回路３５０は検査刺激を与え、自動化テスト装置３１０から受け取った検査命令に基づいて検査応答を収集し処理する。このように、自動化検査装置で必要とされるメモリ資源及びチャネル帯域幅は最小化されることができる。即ち、従来のＡＴＥ検査のセットアップでは、ＡＴＥは被検査装置１５０に検査刺激を与え、被検査装置１５０から直接、検査応答を受け取る。ＡＴＥから伝搬された信号は、被検査装置１５０に適用される実際の信号である。しかしながら、本発明によれば、従来の検査信号に加えてあるいは従来の検査信号の代わりに、ＡＴＥは検査命令を伝達し、プログラム可能な集積回路３５０が被検査装置１５０へ適用される実際の検査信号の全てあるいはいくつかをそれから生成する。検査命令は、実際の検査信号のセットよりも少ないチャネル帯域幅で伝達されることが予測でき、より少ないメモリ及びチャネルがＡＴＥ１１０に必要とされる。

ここでレジスタの“セットアップ”時間を測定する簡単な例を考える。セットアップ時間は、クロックのアクティブエッジに関連してレジスタへのデータ入力が利用可能にならなければならい時間として定められる。データ入力がセットアップ時間の後に到来する場合、それはレジスタに確実にはロードされないであろう。この簡単な例は、理解を容易にするために与えられる。しかしながら、当業者であれば、この発明の原理が実際の装置及びシステムの複雑な検査に非常に特別に適していることを理解するであろう。

セットアップ時間を検査するサブルーチン例が以下に示される。
Sub SetupTest(Register, A, B, min, max, increment)
Initialize hold to default_hold
For setup = max to min, step -increment
Initialize Register[Value] to A
Clear Register[Clock]
Set Register[Clock]
Set Register[Data-input] to B
Wait(setup)
Trigger Register[Clock]
Wait(hold)
Get Register[Output]
If(Register[Output]<>B) then return(setup+increment)
Next set-up
return(min)
Sub End

そのサブルーチンの中心部はレジスタを値Ａにリセットし、次いで値Ｂへのデータ入力をセットし、所定のセットアップ時間を待機し、次いでレジスタへデータ入力を書き込むためのクロックを適用する。保持時間後、それは、データ入力がレジスタへ適正に書き込まれたのならば、データ入力と同じであるべき出力を読み込む。この中心部は、セットインクリメントで最大及び最小値間の所定のセットアップ時間をセットするループ内に置かれる。所定のセットアップ時間において出力がデータ入力と異なる場合は、所定のセットアップ時間が不十分であったはずであり、サブルーチンは従来のセットアップ時間（setup+increment）の値に戻る。セットアップ時間の全範囲がレジスタへ書き込まれるべきデータ入力を許容するために十分である場合は、サブルーチンは、検査される最小セットアップ時間に戻る。

当業者であれば、このサブルーチンの６つの項目（argument）を伴った上記サブルーチンへの呼び出しの通信は、中心部ループを通る各サイクルに対する信号値及び各トリガー値の各初期設定の通信よりも少ない帯域幅を消費することが理解されるであろう。

また当業者であれば、上記サブルーチンにおける測定されたセットアップ時間は実際に、データ入力信号線及びクロック信号線間の伝搬時間においてレジスタのセットアップ時間プラスあるいはマイナス偏差に対応することが理解される。即ち、“Set Register[Data-input] to B”命令が実行される時間と、値Ｂが被検査装置のデータ入力（Data-input）プローブ点において実際に存在する時間との間に、有限のデータ伝搬遅延時間が存在する。また、“Trigger Register[Clock]”命令が実行される時間と、クロックのアクティブエッジが被検査装置のクロックプローブ点に実際に存在する時間との間に有限のクロック伝搬遅延時間が存在する。もしデータ伝搬遅延時間がクロック伝搬遅延時間よりも長いならば、報告されたセットアップ時間は実際のレジスタセットアップ時間よりも長く、もしクロック伝搬遅延時間がデータ伝搬遅延時間よりも長いならば、報告されたセットアップ時間は実際のレジスタセットアップ時間よりも短い。

もし上述したサブルーチンが従来のＡＴＥで実行されるのならば、恐らく、信号線の伝搬遅延時間は、少ない程度とはいえ、異なるであろう。高スピード性能を検査する場合、個々の信号の伝搬遅延が測定されなけばならず、検査プログラムは差異を補償するように適当に調整される。一方、もし上述のサブルーチンが被検査装置１５０に近接した図３のプログラム可能な集積回路３５０で実行されるのならば、信号線の伝搬遅延時間は高スピードであっても実質的に重要でなくなる、即ち、装置１５０が製品におけるプリント回路にマウントされた場合に経験される伝搬遅延時間に匹敵し、検査プログラムへの修正及び調整は装置を適正に検査するためになされる必要はない。

当業者であれば、複雑な電子回路において他のパラメータあるいは関数に対して検査する場合に、より重要な問題が起こり得ることが理解される。例えば適用される刺激とその刺激に対する応答との間の時間あるいは位相遅延は、被検査装置への刺激の伝搬遅延時間の正確な決定、及び、特にこれらの伝搬遅延が、測定される時間あるいは位相遅延に対して同様の大きさの命令（order）からなる場合は被検査装置からの応答の伝搬遅延時間の正確な決定を必要とする。刺激を適用し応答が観測されるまでの間の時間を測定するプログラム可能な集積回路３５０でサブルーチンを与えることによって、伝搬遅延は最小化され、ほとんどの場合無視されることができる。

本発明の好ましい実施形態において、１以上のサブルーチンが、プログラム可能な集積回路３５０へダウンロードされる。本発明の目的のために、サブルーチンの用語は、選択的に発動されることのできる演算のシーケンスを意味する最も広い意味で用いられ、“マクロ”“スレッド”“エージェント”“サブプロセス”“オブジェクト”等を含む。サブルーチンは、一般の検査プロセスのライブラリからのサブルーチン、あるいは特定の被検査装置１５０に対して特に設計されるサブルーチン、あるいは、装置の特定のクラスに対するサブルーチン、あるいはこれらの組み合わせを含み得る。ＡＴＥに対する検査プログラム言語は、実行時に、プログラム可能な集積回路３５０において対応するサブルーチンがタスクを実行することを引き起こす高レベルテスト命令を含む。検査プログラム言語は、例えばプログラム可能な集積回路３５０が、項目提供を伴った指示されたサブルーチンを実行することを引き起こす“CALLPIC Subname（Args）”命令を含むように構成され得る。例えば上述のサブルーチン例を用いた場合、検査プログラムは
CALL SetupTest(Reg7,0,1,2,10,0.5)
を含み得、それは、プログラム可能な回路３５０がReg7として参照されるレジスタに対して上記サブルーチン例を実行することを引き起こす。（他の高レベル命令は、被検査装置において、特定の信号あるいはピンに対するコンポーネント名のマッピングを容易にする）。この呼び出しが実行された場合、それは、回路３５０が、−０．５のインクリメントで１０〜２時間単位間のセットアップ時間に対してReg7における値を論理０から論理１へ変更するためのセットアップ時間を検査することを引き起こし、もし全ての検査が成功ならば最小の検査されたセットアップ時間(2)を返し、あるいは検査がいくつかの点で失敗であるのならば最後の良いセットアップ時間を返す。当業者であれば明らかなように、被検査装置に近接して実行されるプロセスに対するこのより高いレベル“呼び出し（call）”の利用可能性は、検査信号に誘発される遅延、また呼び出し命令の処理によって誘発される遅延に係わる必要性を無くす。付加的に、このより高いレベル“呼び出し（call）”の利用可能性は、一般的に、ＡＴＥ及び検査プローブ間の利用可能なチャネル帯域幅のより効率的な利用を与える。

また当業者であれば、もし本発明に従ってサブルーチンがプログラム可能な集積回路３５０で実行されるのならば、ＡＴＥ３１０は、プログラム可能な集積回路３５０からセットアップ時間検査からの返り値を待機する間、他のタスクを自由に実行できることが理解される。特にプローブカード３４０が、多数の被検査装置１５０を同時に検査するために、多数のプログラム可能な集積回路３５０を含むように構成された場合、ＡＴＥ３１０は各回路３５０でセットアップ時間検査サブルーチンを起動するだけであり、連続してあるいは同時に、個々の検査が完了したら各回路３５０からの返されたセットアップ時間結果を収集する。このようにして単一のプロセッサＡＴＥ３１０は、１以上のプログラム可能な集積回路３５０内のタスクを委譲することによって、効率的に一連の同時に起こるタスクを実行できる。同様に、プログラム可能な集積回路３５０は、検査命令あるいはパラメータ等を記憶し、またＡＴＥ３１０への応答を表すに先立ち中間の検査結果を記憶するためのメモリを含むため、検査のための利用可能な効率的なメモリスペースは増大する。

特に注目すべきなことは、本発明のプログラム可能な集積回路３５０は、メモリ装置のテストに特に非常に好適なことである。典型的に、メモリ装置は、特定の値を各メモリ位置に書き込み、続いてその値を各メモリ位置から読み出すことによって検査され、その書き込み動作を検証する。“チェッカーボード（checker-board）”パターンのような特定のパターンがしばしば、特定のメモリ構造のある感度、あるいは誤りに対する技術を検査するために用いられる。そのようなテストは、典型的には、特に大きなサイズのメモリに対する時間消費プロセスであり、複雑性において比較的ありふれているが、比較的単純でそれ故低コストなプログラム可能な集積回路３５０へ容易にプログラムされることができる。

図４は、本発明に従った被検査装置１５０へ直接の接触を与えるプログラム可能な集積回路３５０を含む検査装置４００の構成例を示す。好ましい実施形態において、検査装置４００は、プローブボード３４０を構成するプリント回路ボード基板にマウントされた検査ヘッド４１０を含む。プローブボード３４０は、導電体３１１、４５５を介して、自動化検査装置及びプログラム可能な集積回路３５０間の通信を与える。プローブボード３４０は単一のプログラム可能集積回路３５０を含むものとして図４において図示されているが、上述したように、それは、複数の被検査装置１５０を同時に検査するために複数のプログラム可能な集積回路３５０、及び１以上の被検査装置１５０の検査を容易にする他の構成要素を含んでも良い。代理人Docket US018179で、Ivo Ruttenのための、２００１年１１月８日に出願されたシリアル番号10/005,974の、同時継続する、米国特許出願“集積回路検査のための集積回路のプリコンディショニング”は、被検査装置と直接接触する検査ICにおいてプリコンディショニングを用いることが開示され、その内容がここに組み込まれる。この同時継続出願において、フィルタ、コンバータ、比較器等のような装置が、信号が被検査装置に与えられる前に信号を調整（condition）するために、また、結果がＡＴＥへ伝達される前に被検査装置からの信号を調整あるいは処理するために用いられる。本発明に組み込まれるように、プログラム可能な集積回路３５０のプログラム可能な構成要素は、これら全ての調整するあるいは処理する構成要素のいくつかを制御するように構成されて、プログラム可能な集積回路３５０のプログラム可能な性能をさらに増強する。

上述した参照された同時継続出願においてあったように、本発明の好ましい実施形態において、プログラム可能な集積回路３５０は、被検査装置における対応する接触点２４０との直接の接触を与える複数の接触点４７０を含む。代替的に、検査接触点４７０はプローブボード３４０における別の場所に配置されてもよく、必要とされるプログラム可能な集積回路３５０に結合される。プログラム可能な集積回路３５０は検査ヘッド４１０上に配置され、また、検査ヘッド４１０は被検査装置１５０との直接の接触を与えるように設計されるため、リード線３１１を介して比較的遠方の自動化検査装置３１０（図３）への及びからの信号の伝搬によって引き起こされる悪影響は最小限にされることができる。

種々の技術が接触点４７０を与えるために用いられ得る。従来の技術は、マイクロスプリング、及び上述した米国特許５，７９３，１１７号のはんだバンプの使用を含む。好ましい実施形態において、接触点４７０は、後に詳述するように、プログラム可能な集積回路３５０におけるボンディングパッド４６０に付加される。代理人Docket US018180で、Ivo Ruttenのための、２００１年１１月８日に出願されたシリアル番号10/005,689の、同時継続の米国特許出願“チップマウントされた接触スプリング”は、本発明に用いて特に非常に好適である接触技術を開示しており、その内容がここに組み込まれる。この同時継続出願は、２つの近接点へのボンディングワイヤ断片のボンディングを開示し、図４に示されるように、頂点が、被検査装置１５０の対応する接触点２４０に接触するための接触点を形成する“V字形”を形成する。２重接着されたV字形接触２４０は、本来的に、各被検査装置１５０に関して検査ヘッド４１０の動き４９０を介して、装置１５０の繰り返される検査に対して安定し且つ弾力性のある構造を与える。

以上までに説明したことは、単に本発明の原理を示したものにすぎない。従って、当業者であれば、ここでは説明されないあるいは示されないが、本発明の原理を具体化し従って本発明の範囲に含まれる種々の装置を案出可能である。例えば多くの複雑なデジタル回路は“組み込み自己検査”（BIST）機能を含み、そこにおいてＡＴＥは、ある入力のセットを活性化し、被検査装置あるいは被検査装置の部分は自己検査モードに入る。その検査が完了すると、被検査装置は、しばしば“通過（pass）”あるいは“失敗（fail）”として、検査の結果を返す。この発明のように、被検査装置のBIST機能は、ＡＴＥへの接続の伝搬遅延に拘わらずにその装置が検査を実行することを可能にし、自己検査が実行されている間ＡＴＥが他のタスクを実行することを自由にする。しかしながら、BIST機能は、各被検査装置における領域を消費し、装置の生産コスト及び故障率に拍車をかける。この開示の観点において、当業者であれば、装置のBIST機能のいくつかあるいは全てはプログラム可能な集積回路３５０において具体化され得ることが理解される。このように、BISTの利点は、プログラム可能な集積回路３５０を介して、生産装置における領域を消費することなく、実現できる。これらの及びその他のシステム構成及び最適化の特徴は、この開示から見て明白であり、請求項の範囲に含まれる。

自動化検査装置を含む従来の検査システムのブロック図の一例を示す。 自動化検査装置に対する必要性を無くした従来の検査システムのブロック図の一例を示す。 本発明に従って自動化検査装置及び被検査装置間で伝達される高レベルな検査命令を処理するプログラム可能な集積回路を含む検査システムのブロック図の一例を示す。 本発明に従って被検査装置への直接接触を与えるプログラム可能な集積回路を含む検査装置の構成の一例を示す。

Claims (18)

1. 被検査装置を検査する検査演算のシーケンスを実行するコンピュータと、
   前記検査演算のシーケンスの少なくとも１つの検査命令を送出する、前記コンピュータに動作可能に結合されたインターフェース回路と、
   を有する自動化検査装置と、
   前記被検査装置の近傍において前記自動化検査装置に対して動作可能に結合され、前記検査命令を受け取り、前記検査命令に対応するプログラムされた命令のセットに基づいて、前記被検査装置に伝達される少なくとも１つの検査信号をそこから生成する前記プログラム可能な集積回路と、
   を備えた検査システム。
2. 前記プログラム可能な集積回路は、前記少なくとも１つの検査信号を前記被検査装置に伝達するために前記被検査装置に対して直接の接触を与えるように構成された少なくとも１つの接触点を含むことを特徴とする請求項１に記載の検査装置。
3. 前記少なくとも１つの接触点は、弾性構造が前記被検査装置への前記直接の接触を容易にするために接着されるボンディングパッドを含むことを特徴とする請求項２に記載の検査システム。
4. 前記弾性構造は、前記プログラム可能な集積回路上で２つの実質的に近接する点に接着されるボンディングワイヤを含むことを特徴とする請求項３に記載の検査システム。
5. 前記自動化検査装置は、さらに前記被検査装置からの少なくとも１つの検査応答を受け取るように構成され、
   前記プログラム可能な集積回路は、さらに前記被検査装置から応答信号を受け取るように構成され、前記検査命令に対応する前記プログラムされた命令のセットにさらに基づいて、前記自動化検査装置への伝達のために少なくとも１つの検査応答をそこから生成する、
   ことを特徴とする請求項１に記載の検査システム。
6. 前記自動化検査装置への前記プログラム可能な集積回路の結合を容易にする 前記プログラム可能な集積回路がマウントされたプローブカードをさらに含むことを特徴とする請求項１に記載の検査システム。
7. 前記プローブカードは、複数のプログラム可能な集積回路をマウントすることを与えるように構成され、それによって複数の被検査装置を同時に検査することを容易にすることを特徴とする請求項６に記載の検査システム。
8. 前記インターフェース回路は前記プログラム可能な集積回路へ前記少なくとも１つの検査命令を送信するために第１の帯域幅を用いるように構成され、
   前記プログラム可能な集積回路は、前記被検査装置へ前記少なくとも１つの検査信号を伝達するために前記第１の帯域幅よりも大きい第２の帯域幅を用いるように構成されたことを特徴とする請求項１に記載の検査システム。
9. 前記被検査装置はメモリ装置を含むことを特徴とする請求項１に記載の検査システム。
10. 前記少なくとも１つの検査命令はサブルーチン呼び出しであり、
    前記プログラム可能な集積回路は、前記サブルーチン呼び出しに対応するサブルーチンを実行することによって前記少なくとも１つの検査信号を生成するように構成されたことを特徴とする請求項１に記載の検査システム。
11. 被検査装置を検査する集積回路であって、
    検査システムから検査命令を受け取り、プログラムされた命令のセットに基づいてそこから検査信号を与えるように構成されたプログラム可能な構成要素と、
    前記被検査装置へ前記検査信号を伝達するために前記被検査装置との直接の接触を与えるように構成された複数の接触点と、
    を備えた集積回路。
12. 前記複数の接触点のそれぞれは、弾性構造が前記被検査装置への直接の接触を容易にするために接着されたボンディングパッドを含むことを特徴とする請求項１１に記載の集積回路。
13. 前記弾性構造は、前記プログラム可能な集積回路上で２つの実質的に近接した点へ接着されるボンディングワイヤを含むことを特徴とする請求項１２に記載の集積回路。
14. 前記被検査装置へ前記信号を伝達するに先だって前記検査信号を調整するように構成された他の構成要素をさらに含むことを特徴とする請求項１１に記載の集積回路。
15. 前記プログラム可能な構成要素は、さらに前記被検査装置から応答信号を受け取り、前記検査命令に対応する前記プログラムされた命令のセットにさらに基づいて、前記検査システムへの伝達のための前記少なくとも１つの検査応答をそこから生成するように構成されたことを特徴とする請求項１１に記載の集積回路。
16. 前記プログラム可能な構成要素へ前記応答信号を伝達するに先立ち前記応答信号を処理するように構成された他の構成要素をさらに含むことを特徴とする請求項１５に記載の集積回路。
17. プログラム可能な集積回路への少なくとも１つの検査命令の送信によって被検査装置を検査するための検査演算のシーケンスを実行するように自動化検査装置をプログラムし、
    前記検査命令を受け取って、そこから少なくとも１つの検査信号を生成するように前記プログラム可能な集積回路をプログラムし、
    前記被検査装置へ前記検査信号の直接の伝達を与えるように前記プログラム可能な集積回路を前記被検査装置へ近接して配置する、検査方法。
18. 前記検査命令を受け取って、そこから少なくとも１つの対応する検査信号を生成するように他のプログラム可能な集積回路をプログラムし、
    他の被検査装置に近接して前記他のプログラム可能な集積回路を配置して前記他の検査装置へ前記対応する検査信号の直接の伝達を与え、これによって前記被検査装置を同時に検査することを容易にすることを特徴とする請求項１７に記載の検査方法。

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