KR101759782B1

KR101759782B1 - 회로 검사를 위한 방법, 디바이스 및 비일시적 컴퓨터 판독 가능한 매체

Info

Publication number: KR101759782B1
Application number: KR1020150096667A
Authority: KR
Inventors: 산딥 쿠마 고엘; 윤한 리; 사만 엠 아이 아담
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2015-03-16
Filing date: 2015-07-07
Publication date: 2017-07-19
Also published as: TW201643450A; TWI606245B; US20160274178A1; KR20160111300A; US9835680B2

Abstract

프로세서에 의해 적어도 부분적으로 수행되는 방법은 시험 시컨스를 수행하는 단계를 포함한다. 시험 시컨스에서, 시험 패턴이 회로에 로딩된다. 시험 패턴은 회로가 미리 정해진 시험 응답을 출력하게 하도록 구성된다. 시험 응답은, 시험 패턴을 회로에 로딩한 이후에, 시험 대기 기간이 경과한 후에 회로로부터 언로딩된다. 언로딩된 상기 시험 응답은 미리 정해진 시험 응답과 비교된다.

Description

회로 검사를 위한 방법, 디바이스 및 비일시적 컴퓨터 판독 가능한 매체{METHOD, DEVICE AND COMPUTER PROGRAM PRODUCT FOR CIRCUIT TESTING}

본 발명은 회로 검사를 위한 방법, 디바이스 및 비일시적 컴퓨터 판독 가능한 매체에 관한 것이다.

집적 회로(IC)를 소형화하는데 있어서의 최근의 추세는 더 적은 전력을 소비하지만 더 빠른 속도로 더 많은 기능을 제공하는 더 작은 소자를 제공하여 왔다. 또한, 소형화 공정은 더 엄격한 디자인 및/또는 제조 사양을 초래하였다.

이러한 더 엄격한 디자인 및/또는 제조 사용은 잠재적으로 제조된 소자에서의 결함을 유발한다. 제조된 소자에서 결함을 검출하고 그리고/또는 결함의 정확한 위치를 찾아내어 결함이 있는 소자를 걸러 내고 원하는 생산 수율을 보장하기 위한 다양한 시험 기술이 개발되었다.

일부 실시예에서, 자기 디스크 또는 광 디스크와 같은 스토리지 장치(810)가 데이터 및/또는 명령어, 예를 들어, 커널(814), 사용자 공간(816) 등을 저장하기 위하여 버스(804)에 결합된다. I/O 장치(808)는 시스템(800)과의 사용자 상호 작용을 가능하게 위한 입력 장치, 출력 장치 및/또는 결합된 입출력 장치를 포함한다. 입력 장치는 정보 및 명령을 프로세서(801)에 통신하기 위하여, 예를 들어, 키보드, 키패드, 마우스, 트랙볼, 트랙패드 및/또는 커서 지시 키를 포함한다. 출력 장치는 정보를 사용자에게 통신하기 위하여 , 예를 들어, 디스플레이, 프린터, 음성 합성기 등을 포함한다.

일부 실시예에서, 도 1 내지 7에 관하여 설명된 도구 및/또는 엔진 및/또는 시스템의 하나 이상의 동작 및/또는 기능은 이러한 동작 및/또는 기능을 수행하기 위하여 프로그래밍되는 프로세서(801)에 의해 실현된다. 일부 실시예에서, 프로세서(801)는 특수하게 구성된 하드웨어로서 구성된다(예를 들어, 하나 이상의 ASIC(application specific integrated circuit)). 메모리(802), I/F(806), 스토리지(810), I/O 장치(808), 하드웨어 부품(818) 및 버스(804) 중 하나 이상은 명령어, 데이터, 디자인 제한 사항, 디자인 규칙, 넷리스트, 레이아웃, 모델 및/또는 프로세서(801)에 의한 처리를 위한 다른 파라미터를 수신하도록 동작 가능하다.

일부 실시예에서, 동작 및/또는 기능은 비일시적인 컴퓨터 판독 가능한 기록 매체에 저장된 프로그램의 기능으로서 실현된다. 적어도 하나의 실시예에서, 동작 및/또는 기능은 메모리(802)에 저장된 실행 가능한 명령어 세트와 같은 프로그램의 기능으로서 실현된다. 비일시적인 컴퓨터 판독 가능한 기록 매체의 예는 외부/탈착 형 및/또는 내부/빌트인형 스토리지 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드와 같은 반도체 메모리 및 기타 유사한 것을 포함하지만 이에 한정되지 않는다.

일부 실시예에서, 프로세서에 의해 적어도 부분적으로 수행되는 방법은 시험 시컨스를 수행하는 단계를 포함한다. 시험 시컨스에서, 시험 패턴이 회로에 로딩된다. 시험 패턴은 회로가 미리 정해진 시험 응답을 출력하게 하도록 구성된다. 시험 응답은, 시험 패턴을 회로에 로딩한 이후에, 시험 대기 기간이 경과한 후에 회로로부터 언로딩된다. 언로딩된 시험 응답은 미리 정해진 시험 응답과 비교된다.

일부 실시예에서, 장치는 다음의 동작을 수행하도록 구성된 적어도 하나의 프로세서를 포함한다. 회로에서의 전류 누설에 기인하여 회로에서의 노드가 제1 논리 상태에서 제2 논리 상태로 변화하는 제1 논리 상태 플립핑(flipping) 기간에 기초하여 제1 시험 대기 기간이 결정된다. 제1 시험 패턴이 회로에 로딩되고, 제1 시험 패턴은 회로에서의 노드가 제1 논리 상태를 갖게 하도록 구성된다. 제1 시험 대기 기간 동안 회로의 클록 신호가 정지된다. 제1 시험 대기 기간 후에 클록 신호가 재개된다. 회로로부터 제1 시험 응답이 언로딩된다. 제1 시험 응답에서의 노드의 논리 상태에 기초하여 회로에 전류 누설이 존재하는지 판단된다.

일부 실시예에서, 컴퓨터 프로그램 제품은, 적어도 하나의 프로세서에 의해 실행될 때, 적어도 하나의 프로세서가 다음의 동작을 수행하게 하는 명령어를 포함하는 비일시적인 컴퓨터 판독 가능한 매체를 포함한다. 회로가 복수의 회로 구획으로 분할된다. 복수의 회로 구획 중의 각각의 회로 구획에 대하여, 시험 대기 기간을 결정되고, 회로 구획이 미리 정해진 시험 응답을 출력하게 하도록 시험 패턴이 생성되고, 시험 패턴이 회로 구획으로 로딩되고, 시험 대기 기간 동안 회로 구획의 클록 신호가 정지되고, 시험 대기 기간 후에 클록 신호가 재개되고, 재개된 클록 신호의 하나의 클록 펄스 후에 회로 구획으로부터 시험 응답이 언로딩되고, 회로 구획에서 결함이 존재하는지 판단하기 위하여 언로딩된 시험 응답이 미리 정해진 시험 응답과 비교된다.

본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징은 배율에 맞추어 작도되지 않은 것이 강조된다. 사실, 다양한 특징의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 회로 시험 장치의 개략적인 회로도이다.
도 2a는 일부 실시예에 따른 예시적인 피시험 회로(CUT(circuit under test))의 개략적인 회로도이다.
도 2b는 일부 실시예에 따른 도 2a의 CUT의 개략적인 등가 회로도이다.
도 2c 내지 2e는 일부 실시예에 따른 다양한 상태에서의 도 2a의 CUT의 개략적인 등가 회로도이다.
도 3은 일부 실시예에 따른 시험 프로세스의 흐름도이다.
도 4는 일부 실시예에 따른 시험 프로세스의 흐름도이다.
도 5는 일부 실시예에 따른 시험 프로세스 동안의 다양한 신호를 보여주는 타이밍도이다.
도 6은 일부 실시예에 따른 시험 프로세스의 흐름도이다.
도 7은 일부 실시예에 따른 회로 분할의 예를 도시하는 개략적인 도면이다.
도 8은 일부 실시예에 따른 컴퓨터 시스템의 블록도이다.

다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 특징을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.

도 1은 일부 실시예에 따른 회로 시험 장치(100)의 개략적인 회로도이다. 회로 시험 장치(100)는 회로(X), 멀티플렉서(Mux1, Mux2), 플립플롭(FF1, FF2) 및 컨트롤러(110)를 포함한다. 회로(X)는 결함에 대하여 시험되는 피시험 회로(CUT(circuit under test))이다. 일부 실시예에서, 회로(X)는 더 큰 IC의 일부이고, 회로 시험 장치(100)는 더 큰 IC의 다양한 회로를 시험하도록 구성된 더 큰 회로 시험 시스템의 일부이다.

일부 실시예에서, 회로(X)는 적어도 하나의 능동 요소 및/또는 적어도 하나의 수동 요소를 포함한다. 능동 요소의 예는 트랜지스터와 다이오드를 포함하지만, 이에 한정되지 않는다. 트랜지스터의 예는 MOSFET(metal oxide semiconductor field effect transistor), CMOS(complementary metal oxide semiconductor) 트랜지스터, BJT(bipolar junction transistor), 고압 트랜지스터, 고주파수 트랜지스터, PFET/NFET(p-channel 및/또는 n-channel field effect transistor), FinFET, 융기된 소스/드레인을 갖는 평면 MOS 트랜지스터 및 기타 유사한 것을 포함하지만 이에 한정되지 않는다. 수동 요소의 예는, 커패시터, 인덕터, 퓨즈 및 저항기를 포함하지만, 이에 한정되지 않는다. 일부 실시예에서, 회로(X)에서의 능동 및/또는 수동 요소는 회로(X)가 수행하도록 설계된 하나 이상의 논리 기능을 제공하도록 구성된 하나 이상의 논리 요소를 형성하도록 서로 상호 연결된다. 논리 요소의 예는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트, NOT 게이트(인버터) 및 기타 유사한 것과, 이들의 조합을 포함하지만, 이에 한정되지 않는다.

멀티플렉서(Mux1)는 입력 데이터 신호(D_In)를 수신하도록 구성된 데이터 입력(DI1), 입력 스캔 신호(S_In)를 수신하도록 구성된 스캔 입력(SI1), 스캔 이네이블링 신호(SE)를 수신하도록 구성된 제어 입력 및 출력(O1)을 포함한다. 플립플롭(FF1)은 멀티플렉서(Mux1)의 출력(O1)에 결합된 입력(D1), 출력(Q1) 및 클록 신호(CLK)를 수신하도록 구성된 클록 신호 입력(CLK1)을 포함한다. 회로(X)는 플립플롭(FF1)의 출력(Q1)에 결합된 입력(IN)과, 출력(OUT)을 포함한다. 멀티플렉서(Mux2)는 회로(X)의 출력(OUT)에 결합된 데이터 입력(DI2), 회로(X)의 입력(IN)에 결합된 스캔 입력(SI2), 스캔 이네이블링 신호(SE)를 수신하도록 구성된 제어 입력 및 출력(O2)을 포함한다. 플립플롭(FF2)은 멀티플렉서(Mux2)의 출력(O2)에 결합된 입력(D2), 출력(Q2) 및 클록 신호(CLK)를 수신하도록 구성된 클록 신호 입력(CLK2)을 포함한다. 출력(Q2)은, 여기에서 설명되는 바와 같이, 데이터 신호(D_In) 또는 입력 스캔 신호(S_In)에 대응하는 출력 신호(Q_Out)를 출력하도록 구성된다. 설명된 구성은 일례이다. 다른 방식이 다양한 실시예의 범위 내에 있다. 예를 들어, 하나 이상의 실시예에서, 플립플롭(FF1) 및/또는 플립플롭(FF2)은 데이터 유지 성능을 갖도록 구성된, 래칭 회로(latching circuit)와 같은, 하나 이상의 다른 회로로 대체된다.

일부 실시예에서, 회로(X)는 2 이상의 입력 및/또는 2 이상의 출력을 포함한다. 회로(X)의 입력의 각각에 대하여, 하나 이상의 실시예에서의 회로 시험 장치(100)는 도 1에서 멀티플렉서(Mux1)와 플립플롭(FF1)에 대하여 설명된 바와 같은 대응하는 입력(IN)에 결합된 멀티플렉서와 플립플롭의 대응하는 입력 회로를 포함한다. 입력 회로는, 선행하는 입력 회로의 플립플롭의 출력이 이어지는 입력 회로에서의 멀티플렉서의 스캔 입력에 결합되도록 직렬로 연결된다. 회로(X)의 출력의 각각에 대하여, 하나 이상의 실시예에서의 회로 시험 장치(100)는 도 1에서의 멀티플렉서(Mux2)와 플립플롭(FF2)에 대하여 설명된 바와 같은 대응하는 출력(OUT)에 결합된 멀티플렉서와 플립플롭의 대응하는 출력 회로를 포함한다. 출력 회로는, 선행하는 출력 회로의 플립플롭의 출력이 이어지는 출력 회로에서의 멀티플렉서의 스캔 입력에 결합되도록 직렬로 연결된다. 다른 방식이 다양한 실시예의 범위 내에 있다.

컨트롤러(110)는 입력 데이터 신호(D_In), 입력 스캔 신호(S_In), 클록 신호(CLK) 및 스캔 이네이블링 신호(SE) 중 하나 이상을 공급하고 그리고/또는 출력 신호(Q_Out)를 수신하도록 구성된다. 적어도 하나의 실시예에서, 컨트롤러(110)는 회로(X)에 시험 프로세스를 수행하도록 구성되고, 입력 스캔 신호(S_In), 스캔 이네이블링 신호(SE) 및 클록 신호(CLK)를 공급하고, 출력 신호(Q_Out)를 수신하여 분석하도록 구성된다. 적어도 하나의 실시예에서, 컨트롤러(110)는 온칩(on-chip)으로, 즉 시험 중인 회로(X)와 동일한 다이 또는 집적 회로에 적어도 부분적으로 구현된다. 예시적인 온칩 방식은 외부의 시험 설비를 관여시키지 않으면서 본 명세서에서 설명되는 하나 이상의 시험 프로세스를 수행하도록 구성된 자가 시험(self-test) 칩을 포함한다. 적어도 하나의 실시예에서, 컨트롤러(110)는, 예를 들어, 회로(X)를 포함하는 IC의 대응하는 하나 이상의 주요 입력/출력(IO)과 접촉하게 되는 하나 이상의 프로브를 통해 회로(X)에 결합된 ATE(automated testing equipment)에서, 오프칩(off-chip)으로 구현된다.

일부 실시예에 따른 회로 시험 장치(100)의 예시적인 동작에서, 멀티플렉서(Mux1)와 멀티플렉서(Mux2)는 스캔 이네이블링 신호(SE)에 따라 대응하는 데이터 입력에서의 신호 또는 대응하는 스캔 입력에서의 신호를 대응하는 플립플롭(FF1)과 플립플롭(FF2)으로 선택적으로 전달한다. 예를 들어, 일부 실시예에 따른 회로(X)의 정상 동작에서, 컨트롤러(110)는 스캔 이네이블링 신호(SE)를 제1 논리 상태, 예를 들어, 논리적 "0"으로 설정한다. 논리적 "0"을 갖는 스캔 이네이블링 신호(SE)에 응답하여, 멀티플렉서(Mux1)는 입력 데이터 신호(D_In)를 플립플롭(FF1)의 입력(D1)으로 전달한다. 플립플롭(FF1)은 클록 신호(CLK)에 따라 입력 데이터 신호(D_In)를 출력(Q1)으로 전송한다. 회로(X)는, 출력(OUT)에서, 입력 데이터 신호(D_In)에서의 입력 데이터에 대응하는 출력 데이터를 생성한다. 멀티플렉서(Mux2)는 출력 데이터를 플립플롭(FF2)의 입력(D2)으로 전달한다. 플립플롭(FF2)은 클록 신호(CLK)에 따라 출력(Q2)에서 출력 데이터를 출력 신호(Q_Out)로서 출력한다.

일부 실시예에 따른 회로(X)의 시험 프로세스에서, 컨트롤러(110)는 컨트롤러(110)는 스캔 이네이블링 신호(SE)를 제2 논리 상태, 예를 들어, 논리적 "1"로 설정한다. 논리적 "1"을 갖는 스캔 이네이블링 신호(SE)에 응답하여, 멀티플렉서(Mux1)는 입력 스캔 신호(S_In)를 플립플롭(FF1)의 입력(D1)으로 전달한다. 플립플롭(FF1)은 클록 신호(CLK)에 따라 입력 스캔 신호(S_In)를 출력(Q1)으로 전송한다. 회로(X)는, 출력(OUT)에서, 입력 스캔 신호(S_In)에서의 시험 데이터에 대응하는 시험 응답 데이터를 생성한다. 멀티플렉서(Mux2)는 시험 응답 데이터를 플립플롭(FF2)의 입력(D2)으로 전달한다. 플립플롭(FF2)은 클록 신호(CLK)에 따라 출력(Q2)에서 시험 응답 데이터를 출력 신호(Q_Out)로서 출력한다. 컨트롤러(110)는 회로(X)에서 결함을 검출하기 위하여 입력 스캔 신호(S_In)에서의 시험 데이터를 출력 신호(Q_Out)에서의 시험 응답 데이터와 비교하도록 구성된다.

도 2a는 일부 실시예에 따른 회로(X)의 예시적인 회로(200A)의 개략적인 회로도이다. 도 2a에서의 회로(200A)는 일례이다. 회로(X)의 다른 회로 구성이 다양한 실시예의 범위 내에 있다. 회로(200A)는 PMOS(p-channel metal-oxide semiconductor) 트랜지스터(MP1, MP2, MP3)와 NMOS(n-channel metal-oxide semiconductor) 트랜지스터(MN1, MN2, MN3)를 포함한다. PMOS 트랜지스터(MP1, MP2, MP3)는 제1 전원 전압(VDD)의 제1 노드와 노드(N) 사이에 병렬로 결합된다. NMOS 트랜지스터(MN1, MN2, MN3)는 노드(N)와 제2 전원 전압(VSS)의 제2 노드 사이에 직렬로 결합된다. 적어도 하나의 실시예에서, 제2 전원 전압(VSS)은 접지 전압이다. 다른 회로 구성이 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 노드(N)는 회로(X)의 출력 노드(OUT)에 대응하고, 트랜지스터(MP1, MP2, MP3, MN1, MN2, MN3)의 하나 이상의 게이트는 회로(X)의 하나 이상의 입력에 대응한다. PMOS 및 NMOS 트랜지스터가 일부 실시예에 관하여 여기에서 설명되지만, 정상 개방형 트랜지스터 및 정상 단락형 트랜지스터와 같은 다른 종류의 트랜지스터가 다양한 실시예의 범위 내에 있다.

도 2b는 일부 실시예에 따른 회로(200A)의 개략적인 등가 회로도(200B)이다. PMOS 트랜지스터(MP1, MP2, MP3)와 NMOS 트랜지스터(MN1, MN2, MN3)는 트랜지스터의 대응하는 온-상태(ON-state) 저항으로 등가 회로도(200B)에 표현된다. 간략함을 위하여, 도 2b에 도시된 바와 같이, PMOS 트랜지스터(MP1, MP2, MP3)는 동일한 온-상태 저항(Rp)을 갖는 것으로 가정되고, NMOS 트랜지스터(MN1, MN2, MN3)는 동일한 온-상태 저항(Rn)을 갖는 것으로 가정된다. 다른 저항 배치가 다양한 실시예의 범위 내에 있다. 노드(N)를 다른 회로에 연결하는 배선 또는 도체의 부하 커패시턴스와 부하 저항은 대응하는 커패시턴스(Cg)와 대응하는 저항(Rwire)으로 등가 회로도(200B)에 표현된다.

도 2c는, 일부 실시예에 따른, 노드(N)가 논리적 "1"에 대응하는 전압을 갖도록 충전될 때의 회로(200A)의 개략적인 등가 회로도(200C)이다. 예를 들어, 노드(N)가 논리적 "1"에 대응하는 전원 전압(VDD)이 되게 하도록, PMOS 트랜지스터(MP1, MP2, MP3)는 턴온되고, NMOS 트랜지스터(MN1, MN2, MN3)는 턴오프된다. 등가 회로도(200C)에서, 턴온된 PMOS 트랜지스터(MP1, MP2, MP3)에 대응하는 저항(Rp)은 실선으로 도시되고, 턴오프된 NMOS 트랜지스터(MN1, MN2, MN3)에 대응하는 저항(Rn)은 점선으로 도시된다. 화살표(202)로 표시된 바와 같이, 전원 전압(VDD)은 턴온된 PMOS 트랜지스터(MP1, MP2, MP3)을 통해 인가되어 노드(N)를 논리적 "1"로 충전한다. 논리적 "1" 충전 시간 τ(1)은 다음의 식에 의해 결정된다:

(1)

여기에서, NPg는 턴온된 PMOS 트랜지스터의 개수이다.

도 2d는, 일부 실시예에 따른, 노드(N)가 논리적 "0"에 대응하는 전압을 갖도록 충전될 때의 회로(200A)의 개략적인 등가 회로도(200D)이다. 예를 들어, 노드(N)가 논리적 "0"에 대응하는 접지 전압(VSS)이 되게 하도록, PMOS 트랜지스터(MP1, MP2, MP3)는 턴오프되고, NMOS 트랜지스터(MN1, MN2, MN3)는 턴온된다. 등가 회로도(200D)에서, 턴온된 PMOS 트랜지스터(MP1, MP2, MP3)에 대응하는 저항(Rp)은 점선으로 도시되고, 턴오프된 NMOS 트랜지스터(MN1, MN2, MN3)에 대응하는 저항(Rn)은 실선으로 도시된다. 화살표(204)로 표시된 바와 같이, 노드(N)는 턴온된 NMOS 트랜지스터(MN1, MN2, MN3)를 통해 접지 전압(VSS)으로 방전되어, 논리적 "0"으로 방전된다. 논리적 "0" 방전 시간 τ(0)은 다음의 식에 의해 결정된다:

(2)

여기에서, NNg는 턴온된 NMOS 트랜지스터의 개수이다.

또한, 식 (1)은 회로(200A)에서 결함, 예를 들어, 누설 전류가 있는 상황을 설명한다. 적어도 하나의 실시예에서, 트랜지스터가 턴오프되는 것으로 예측되더라도, 이러한 트랜지스터가 턴온될 때(즉, 도전될 때) 누설 전류가 발생한다. 예를 들어, 도 2d에 관하여 설명된 바와 같이 노드(N)가 접지 전압(VSS) 또는 논리적 "0"으로 방전되고 회로(200A)에서의 모든 트랜지스터가 턴오프된 후에, 접지 전압(VSS) 또는 논리적 "0"은 노드(N)에 유지되는 것으로 예측된다. 그러나, 턴오프되는 것으로 추측되는 PMOS 트랜지스터(MP1, MP2, MP3) 중에서 하나 이상의 결함 있는 트랜지스터에서의 전류 누설 때문에, 노드(N)에서의 전압은 하나 이상의 결함 있는 PMOS 트랜지스터를 통해 전원 전압(VDD)에 의해 충전된다. 접지 전압(VSS)으로 유지되는 것으로 예측되는 노드(N)에서의 전압이 전원 전압(VDD)로 충전될 때, 노드(N)의 논리 상태는 논리적 "0"으로부터 논리적 "1"로 플립핑(flipping)된다. 노드(N)의 논리 상태가 플립핑하는 기간은 NPg가 결함 있는 PMOS 트랜지스터의 개수를 나타내는 식 (1)에 의해 설명된다.

또한, 식 (2)는 회로(200A)에서 결함, 예를 들어, 누설 전류가 있는 다른 상황을 설명한다. 예를 들어, 도 2c에 관하여 설명된 바와 같이 노드(N)가 전원 전압(VDD) 또는 논리적 "1"로 충전되고 회로(200A)에서의 모든 트랜지스터가 턴오프된 후에, 전원 전압(VDD) 또는 논리적 "1"은 노드(N)에 유지되는 것으로 예측된다. 그러나, 턴오프되는 것으로 추측되는 NMOS 트랜지스터(MN1, MN2, MN3) 중에서 하나 이상의 결함 있는 트랜지스터에서의 전류 누설 때문에, 노드(N)에서의 전압은 하나 이상의 결함 있는 NMOS 트랜지스터를 통해 접지 전압(VSS)으로 방전된다. 접지 전압(VDD)으로 유지되는 것으로 예측되는 노드(N)에서의 전압이 접지 전압(VSS)으로 방전될 때, 노드(N)의 논리 상태는 논리적 "1"로부터 논리적 "0"으로 플립핑된다. 노드(N)의 논리 상태가 플립핑하는 기간은 NNg가 결함 있는 NMOS 트랜지스터의 개수를 나타내는 식 (2)에 의해 설명된다.

도 2e는 PMOS 트랜지스터 중에서 그리고 NMOS 트랜지스터 중에서 결함이 있을 때의 회로(200A)의 개략적인 등가 회로도(200E)이다. 노드(N)에서의 전압은 결함 있는 PMOS 트랜지스터(들)와 결함 있는 NMOS 트랜지스터(들) 때문에 동시에 충전 및 방전된다. 노드(N)의 논리 상태가 플립핑하는 기간은 다음의 식에 의해 설명된다:

(3)

여기에서, NP_g는 결함 있는 PMOS 트랜지스터의 개수이고, NN_g는 결함 있는 NMOS 트랜지스터의 개수이다. 회로(200A)에서의 결함에 기인하는 노드(N)에서의 논리 상태의 플립핑은 결함을 검출하기 위하여 일부 실시예에 따른 시험 프로세스에 사용된다.

도 3은 일부 실시예에 따른 시험 프로세스(300)의 흐름도이다. 적어도 하나의 실시예에서, 시험 프로세스(300)는 도 1에 관하여 설명된 회로(X)에서 결함을 검출하기 위하여 컨트롤러(110)에 의해 수행된다. 다음의 설명에서, 회로(X)는 도 2a에 관하여 설명된 회로(200A)의 구성을 갖는 것으로 가정된다.

동작 305에서, 회로가 미리 정해진 시험 응답을 출력하게 하도록 시험 패턴이 컨트롤러(110)에 의해 회로(200A)에 로딩된다. 적어도 하나의 실시예에서, 시험 패턴은 노드(N)가 미리 정해진 논리 상태를 갖게 하도록 컨트롤러(110)에 의해 회로(200A)에 공급된다. 제1 예에서, 시험 패턴은 회로(200A)에서 트랜지스터의 게이트에 인가된 신호에 대응하는 값을 포함하여, 노드(N)에서의 전압을 접지 전압(VSS)로 방전하고 노드(N)가 논리적 "0"을 갖게 하도록 NMOS 트랜지스터를 턴온하고 PMOS 트랜지스터를 턴오프한다. 노드(N)에서의 논리적 "0"은 제1 예에서 미리 정해진 시험 응답을 포함한다. 제2 예에서, 시험 패턴은 회로(200A)에서 트랜지스터의 게이트에 인가된 신호에 대응하는 값을 포함하여, 노드(N)에서의 전압을 전원 전압(VDD)으로 충전하고 노드(N)가 논리적 "1"을 갖게 하도록 NMOS 트랜지스터를 턴오프하고 PMOS 트랜지스터를 턴온한다. 노드(N)에서의 논리적 "1"은 제2 예에서 미리 정해진 시험 응답을 포함한다.

동작 315에서, 컨트롤러(110)는, 동작 325에서 회로(200A)로부터 실제 시험 응답을 언로딩하기 전에, 시험 대기 기간 동안 대기한다. 적어도 하나의 실시예에서, 시험 대기 기간은 회로(200A)에 의해 출력되는 미리 정해진 시험 응답이 회로(200A)에서의 결함에 응답하여 변화하기에 충분하다. 제1 예에서, 노드(N)에서의 미리 정해진 논리 상태가 논리적 "0"일 때, 시험 대기 기간은 하나 이상의 PMOS 트랜지스터에서의 결함에 기인하여 노드(N)에서의 논리적 "0"이 논리적 "1"로 플립핑하기에 충분하다. 그 결과, 시험 대기 기간 후에, PMOS 트랜지스터 중에서 결함이 없을 때 노드(N)에서의 실제 논리 상태는 논리적 "0"이고, 회로(200A)에서 적어도 하나의 결함 있는 PMOS 트랜지스터가 있을 때 논리적 "1"이다. 적어도 하나의 실시예에서, PMOS 트랜지스터 중에서 결함을 검출하기 위한 시험 대기 기간(T0)은 노드(N)가 논리적 "0"에서 논리적 "1"로 플립핑하는 논리 상태 플립핑 기간이고, 다음과 같이 결정된다:

(4)

제2 예에서, 노드(N)에서의 미리 정해진 논리 상태가 논리적 "1"일 때, 시험 대기 기간은 하나 이상의 NMOS 트랜지스터에서의 결함에 기인하여 노드(N)에서의 논리적 "1"이 논리적 "0"로 플립핑하기에 충분하다. 그 결과, 시험 대기 기간 후에, NMOS 트랜지스터 중에서 결함이 없을 때 노드(N)에서의 실제 논리 상태는 논리적 "1"이고, 회로(200A)에서 적어도 하나의 결함 있는 NMOS 트랜지스터가 있을 때 논리적 "0"이다. 적어도 하나의 실시예에서, NMOS 트랜지스터 중에서 결함을 검출하기 위한 시험 대기 시간(T1)은 노드(N)가 논리적 "1"에서 논리적 "0"으로 플립핑하는 논리 상태 플립핑 기간이고, 다음과 같이 결정된다:

(5)

동작 325에서, 실제 시험 응답은 회로(200A)로부터 언로딩되고, 동작 335에서, 언로딩된 시험 응답은 미리 정해진 시험 응답과 비교된다. 노드(N)에서의 실제 논리 상태가 미리 정해진 논리 상태와 일치하면, 회로(200A)에서 대응하는 결함이 없다고 판단된다; 아니면, 회로(200A)에서 대응하는 결함이 있다고 판단된다. 제1 예에서, 노드(N)에서의 실제 논리 상태가 미리 정해진 논리 상태와 일치하는 논리적 "0"일 때, 회로(200A)에서 PMOS 트랜지스터 중에서 대응하는 결함이 없다고 판단된다; 아니면, 적어도 하나의 결함 있는 PMOS 트랜지스터가 있다고 판단된다. 제2 예에서, 노드(N)에서의 실제 논리 상태가 미리 정해진 논리 상태와 일치하는 논리적 "1"일 때, 회로(200A)에서 NMOS 트랜지스터 중에서 대응하는 결함이 없다고 판단된다; 아니면, 적어도 하나의 결함 있는 NMOS 트랜지스터가 있다고 판단된다.

일부 실시예에서, 설명된 시험 프로세스는 시험 패턴을 회로로 로딩하고, 시험 대기 기간 후에 회로로부터 실제 시험 응답을 언로딩하고, 언로딩된 시험 응답을 미리 정해지거나 예측된 시험 응답과 비교함으로써 회로에서의 결함의 검출을 허용한다. 회로에서의 결함이 회로에서의 누설 전류를 측정함으로써 측정되는 다른 접근 방식에 비하여, 하나 이상의 실시예에서의 시험 프로세스는 누설 전류 측정에 의존하지 않는다. 또한, 일부 실시예에 따른 시험 프로세스는 다른 접근 방식에 따른 직접적인 전류 측정 기반의 기술이 잠재적으로 효과적이지 않은 진보된 노드에 확장 가능하다. 또한, 일부 실시예에 따른 시험 프로세스는, 시험 설비 및/또는 온칩 테스트 구조에 대한 수정을 포함하지 않고 CUT의 기능적 타이밍에 영향을 미치지 않으면서, 표준 및/또는 기존의 ATE 및 DFT(design for test) 방법과 양립 가능하다.

도 4는 일부 실시예에 따른 시험 프로세스(400)의 흐름도이다. 도 5는 일부 실시예에 따른 시험 프로세스(400) 동안의 다양한 신호를 도시하는 타이밍도(500)이다. 적어도 하나의 실시예에서, 시험 프로세스(400)는 도 1에 관하여 설명된 회로(X)에서 결함을 검출하기 위하여 컨트롤러(110)에 의해 수행된다. 도 1, 4 및 5를 참조하는 아래의 설명에서, 검출될 결함은 일부 실시예에 따라 회로(X)에서의 하나 이상의 PMOS 트랜지스터에서의 결함이다. 또한, 적어도 하나의 실시예에서, 시험 프로세스(400)는 동일한 방식으로 회로(X)에서의 하나 이상의 NMOS 트랜지스터에서의 결함을 검출하는데 적용 가능하다.

도 4에서의 동작 405에서, 회로에서의 전류 누설에 기인하여 회로에서의 노드가 제1 논리 상태에서 제2 논리 상태로 변화하는 논리 상태 플립핑 기간에 기초하여, 시험 대기 기간(W)이 결정된다. 예를 들어, PMOS 트랜지스터 중에서 결합을 판단하기 위하여, 회로(X)에서의 하나 이상의 PMOS 트랜지스터에서의 전류 누설에 기인하여, 회로(X)에서의 노드, 예를 들어 출력 노드(OUT)가 논리적 "0"에서 논리적 "1"로 변화하는 논리 상태 플립핑 기간에 기초하여, 시험 대기 기간(W0)이 결정된다. 적어도 하나의 실시예에서, W0은 식 (4)에 관하여 설명된 T0으로서 결정된다. 예를 들어, T0이 시간값, 예를 들어, 1.2 피코초(ps)에 의해 결정될 때, W0도 시간값, 예를 들어, 1.2 ps이다. 적어도 하나의 실시예에서, T0의 시간값은 W0으로서 사용되는 대응하는 개수의 클록 사이클로 변환된다. 일례에서, T0의 시간값이 1.2 ps이고 여기에서 설명되는 캡처 클록 펄스의 0.5 ps의 클록 사이클로 있을 때, W0은 T0보다 더 큰 1.5 ps에 대응하는 3 클록 사이클이 되는 것으로 결정되고, 회로(X)에서의 결함 있는 PMOS 트랜지스터가 있을 때 출력 노드(OUT)의 논리적 "0"이 플립핑하는 것을 허용하기에 충분하다. 다른 예에서, W0은 1.0 ps에 대응하는 2 클록 사이클이 되는 것으로 결정된다. 2 클록 사이클과 동일한 W0이 T0보다 더 짧지만, 출력 노드(OUT)에서의 전압이 충분히 높지만 전원 전압(VDD)에는 아직 도달하지 않을 때 출력 노드(OUT)에서의 논리 상태가 논리적 "1"로 플립핑되기 때문에, 시험 대기 기간(W0)은, 적어도 하나의 실시예에서, 회로(X)에서 결함 있는 PMOS 트랜지스터가 있을 때 출력 노드(OUT)의 논리적 "0"이 플립핑되는 것을 허용하기에 충분하다. 시험 대기 기간(W0)을 결정하기 위한 다른 방식이 다양한 실시예의 범위 내에 있다.

도 4에서의 동작 415에서, 회로에서의 노드가 미리 정해지거나 예측된 논리 상태를 갖게 하기 위하여 시험 패턴(여기에서 시험 자극이라고도 함)이 회로에 로딩된다. 예를 들어, 시험 패턴은 출력 노드(OUT)가 논리적 "0"을 갖게 하도록 컨트롤러(110)에 의해 회로(X)에 로딩된다. 도 5에 도시된 바와 같이, 시험 패턴 로딩 기간(510) 동안, 멀티플렉스(Mux1, Mux2)에 인가된 스캔 이네이블링 신호(SE)는 논리적 "1"이고, 클록 신호(CLK)가 플립플롭(FF1, FF2)에 인가되고, 시험 패턴(512)이 입력 스캔 신호(S_In)로서 멀티플렉서(Mux1)에 인가된다. 논리적 "1"의 스캔 이네이블링 신호(SE)는 멀티플렉서(Mux1)가 스캔 입력(SI1)에서의 시험 패턴(512)을 플립플롭(FF1)으로 출력하게 하고, 이는 이어서 클록 신호(CLK)에 따라 시험 패턴(512)을 래치한다. 시험 패턴(512)은 출력 노드(OUT)가 논리적 "0"을 갖게 하도록 회로(X)에 로딩된다. 그러나, 출력 노드(OUT)의 논리 상태는 컨트롤러(110)로 출력되지 않으며, 이는 논리적 "1"의 스캔 이네이블링 신호(SE)가 회로(X)의 출력 노드(OUT)에 결합된 데이터 입력(DI2)에서의 신호 대신에 멀티플렉서(Mux2)가 스캔 입력(SI2)에서 신호를 출력하게 하기 때문이다. 멀티플렉서(Mux2)의 스캔 입력(SI2)이 플립플롭(FF1)의 출력(Q1)에 결합되기 때문에, 멀티플렉서(Mux2)의 스캔 입력(SI2)은 출력(Q1)으로부터 시험 패턴(512)을 수신하고, 시험 패턴(512)은 멀티플렉서(Mux2)에 의해 플립플롭(FF2)으로 출력된다. 플립플롭(FF2)은, 클록 신호(CLK)에 따라, 출력 신호(Q_Out)에서의 출력 패턴(514)으로서 시험 패턴(512)을 출력한다. 회로(X)가 다중 입력을 포함하는 일부 실시예에서, 회로(X)의 입력에 대응하는 플립플롭은 시험 패턴(512)에서의 다중 비트를 대응하는 플립플롭 회로에 순차적으로 래칭하기 위하여 직렬로 결합된다.

도 4에서의 동작 425에서, 회로의 클록 신호가 정지된다. 도 4에서의 동작 435에 나타낸 바와 같이, 클록 신호는 결정된 시험 대기 기간 동안 정지된다. 예를 들어, 클록 신호(CLK)는 시험 대기 기간(W) 동안 컨트롤러(110)에 의해 정지된다. 도 5e에 도시된 바와 같이, 클록 신호(CLK)의 클록 펄스는 클록 신호(CLK)가 정지된 것을 나타내기 위하여 시험 대기 기간(W) 동안 점선으로 도시된다. 적어도 하나의 실시예에서, 클록 신호(CLK)는 여전히 클록 생성 회로에 의해 생성되지만, 플립플롭(FF1, FF2)에 인가되지 않는다. 회로 결함이 존재할 때 회로(X)의 노드의 논리 상태가 플립핑하는 것을 허용하도록 회로(X)는 시험 대기 기간(W) 동안 여전히 전력을 공급받는다. 도 5에 도시된 바와 같은 일부 실시예에 따른 예시적인 배치에서, 스캔 이네이블링 신호(SE)는 시험 대기 기간(W)과 중첩하는 기간(516) 동안 논리적 "0"에 있다. 스캔 이네이블링 신호(SE)가 논리적 "0"이기 때문에, 멀티플렉서(Mux2)의 데이터 입력(DI2)에 결합된 출력 노드(OUT)에서의 논리 상태는 멀티플렉서(Mux2)의 출력(O2)을 통해 플립플롭(FF2)의 입력(D2)으로 공급된다. 그러나, 클록 신호(CLK)가 없을 때, 플립플롭(FF1, FF2)은 대응하는 입력(D1, D2)에서의 데이터를 래치하지 않고, 대응하는 출력(Q1, Q2)에서 이러한 데이터를 출력하지 않는다. 그 결과, 회로(X)의 출력 노드(OUT)의 논리 상태는, 입력(D2)에서 제공되지 않더라도, 클록 신호(CLK)가 정지되는 동안 플립플롭(FF2)로 래치되지 않고 이에 의해 출력되지 않는다.

여기에서 설명되는 바와 같이, 클록 신호(CLK)가 정지되는 동안인 시험 대기 기간(W)은 회로(X)에서 대응하는 결함이 있을 때 출력 노드(OUT)에서의 논리 상태가 플립핑하는 것을 허용하도록 하나 이상의 실시예에서 결정된다. 예를 들어, 시험 패턴(512)이 출력 노드(OUT)가 논리적 "0"을 갖게 하도록 구성되고 회로(X)에서 결함 있는 PMOS 트랜지스터가 있을 때, 결함 있는 PMOS 트랜지스터를 통한 전류 누설에 기인하여 대응하는 시험 대기 기간(W0)이 출력 노드(OUT)가 논리적 "0"에서 논리적 "1"로 플립핑하기에 충분하다. 플립핑된 논리 상태는 입력(D2)에 공급되지만, 클록 신호(CLK)가 여전히 정지되어 있는 동안 플립플롭(FF2)으로 래치되지 않고 이에 의해 출력되지 않는다. 회로(X)의 PMOS 트랜지스터 중에서 결함이 없을 때, 출력 노드(OUT)의 논리 상태는 예측된 논리적 "0"을 유지하고, 입력(D2)으로 입력되지만, 플립플롭(FF2)으로 래치되지 않고 이에 의해 출력되지 않는다.

도 4에서의 동작 445에서, 클록 신호는 시험 대기 기간(W) 후에 재개된다. 예를 들어, 도 5에 도시된 바와 같이, 클록 신호(CLK)는 타이밍 518에서 재개된다. 스캔 이네이블링 신호(SE)가 논리적 "0"에 있는 동안, 재개된 클록 신호(CLK)의 제1 클록 펄스인 캡처 클록 펄스(520)는 플립플롭(FF1, FF2)에 공급된다. 캡처 클록 펄스(520)는 입력(D2)에서 회로(X)의 출력 노드(OUT)의 논리 상태를 플립플롭(FF2)으로 래치한다. 플립플롭(FF2)에 래치된 이전 논리 상태는 캡처 클록 펄스(520)에 응답하여 출력 신호(Q_Out)에서 데이터(522)로서 출력된다.

도 4에서의 동작 455에서, 실제 시험 응답이 회로로부터 언로딩된다. 예를 들어, 도 5에 도시된 바와 같이, 캡처 클록 펄스(520) 이후의 타이밍(524)에서, 스캔 이네이블링 신호(SE)는 논리적 "1"로 설정된다. 캡처 클록 펄스(520)에 응답하여 플립플롭(FF2)에 래치된 출력 노드(OUT)의 실제 논리 상태는 스캔 이네이블링 신호(SE)가 논리적 "1"에 있을 때 시험 응답 언로딩 기간(526) 동안 클록 신호(CLK)에 따라 플립플롭(FF2)에 의해 출력되거나 언로딩된다. 출력 노드(OUT)의 실제 논리 상태는 출력 신호(Q_Out)에서 실제 시험 응답(528)으로서 출력된다. 회로(X)가 다중 출력을 포함하는 일부 실시예에서, 회로(X)의 출력에 대응하는 플립플롭은 대응하는 플립플롭에 래치된 다중 비트를 실제 시험 응답(528)으로서 순차적으로 언로딩하기 위하여 직렬로 결합된다.

도 4에서의 동작 465에서, 언로딩된 실제 시험 응답은 대응하는 결함이 회로에 존재하는지 판단하기 위하여 시험 패턴에 대응하는 예측된 시험 응답과 비교된다. 예를 들어, 컨트롤러(110)는 실제 시험 응답(528)을 결함 검출을 위하여 시험 패턴(512)에 대응하는 예측된 시험 응답과 비교한다. 실제 시험 응답(528)이 시험 패턴(512)에 대응하는 예측된 시험 응답과 일치할 때, 컨트롤러(110)는 회로(X)에 대응하는 결함이 없다고 판단한다. 예를 들어, 시험 패턴(512)에 대응하는 예측된 시험 응답이 출력 노드(OUT)가 논리적 "0"을 가지는 것이고 실제 시험 응답(528)이 시험 대기 기간(W0) 후에 출력 노드(OUT)에서의 실제 논리 상태가 실제로 논리적 "0"인 것을 나타낼 때, 컨트롤러(110)는 회로(X)의 PMOS 트랜지스터에 결함이 없다고 판단한다. 실제 시험 응답(528)이 시험 패턴(512)에 대응하는 예측된 시험 응답과 일치하지 않을 때, 컨트롤러(110)는 회로(X)에 대응하는 결함이 있다고 판단한다. 예를 들어, 시험 패턴(512)에 대응하는 예측된 시험 응답이 출력 노드(OUT)가 논리적 "0"을 가지는 것이고 실제 시험 응답(528)이 시험 대기 기간(W0) 후에 출력 노드(OUT)에서의 실제 논리 상태가 논리적 "1"인 것, 즉 출력 노드(OUT)가 회로 결함에 기인하여 플립핑되었다는 것을 나타낼 때, 컨트롤러(110)는 회로(X)의 하나 이상의 PMOS 트랜지스터에 결함이 있다고 판단한다.

일부 실시예에서, 시험 프로세스(400)는 회로(X)의 NMOS 트랜지스터에서의 결함을 검출하도록 수행되며, PMOS 트랜지스터에서의 결함을 검출하기 위한 설명된 시험 프로세스에 비하여 다음의 차이점을 갖는다. 차이는 NMOS 트랜지스터에서 결함을 검출하기 위한 시험 패턴은 대응하는 노드, 예를 들어, 출력 노드(OUT)가 논리적 "1"을 가지게 하도록 구성된다는 것이다. 다른 차이는 NMOS 트랜지스터에서 결함을 검출하기 위한 시험 대기 기간(W1)이 회로(X)에서의 하나 이상의 NMOS 트랜지스터에서의 전류 누설에 기인하여 출력 노드(OUT)가 논리적 "0"에서 논리적 "1"로 변화하는 논리 상태 플립핑 기간에 기초하여 결정된다는 것이다. 적어도 하나의 실시예에서, W1은 식 (5)에 관하여 설명된 T1에 기초하여 결정된다.

도 5에 도시된 바와 같은 일부 실시예에 따른 예시적인 방식에서, 캡처 클록 펄스(520)의 클록 사이클 또는 펄스 폭은 시험 패턴 로딩 기간(510)과 시험 응답 언로딩 기간(526) 동안 클록 신호(CLK)의 다른 클록 펄스의 클록 사이클 또는 펄스 폭보다 더 짧다. 캡처 클록 펄스(520)의 클록 사이클 또는 펄스 폭은 시험 패턴 로딩 기간(510)과 시험 응답 언로딩 기간(526) 동안 클록 신호(CLK)의 시험 주파수보다 더 빠른 회로(X)의 동작 주파수에 대응한다. 도 5에 도시된 바와 같은 일부 실시예에 따른 예시적인 방식에서, 시험 대기 기간(W)은 회로(X)에서의 결함에 응답하여 회로(X)에서의 노드에서 논리 상태가 플립핑하는 것을 허용하도록 플립플롭(FF1, FF2)에 공급되지 않는 생략된 클록 사이클 또는 펄스(530)의 개수로서 결정된다. 생략된 클록 펄스(530)는 회로(X)의 동작 주파수에 대응하는 클록 사이클 또는 펄스 폭을 가진다. 일부 실시예에서, 생략된 클록 펄스(530) 및/또는 캡처 클록 펄스(520)는 시험 패턴 로딩 기간(510)과 시험 응답 언로딩 기간(526) 동안 클록 신호(CLK)의 시험 주파수에 대응하는 클록 사이클 또는 펄스 폭을 가진다. 다른 방식이 다양한 실시예의 범위 내에 있다. 일부 실시예에 따라, 시험 프로세스(300)에 관하여 설명된 하나 이상의 이점 및/또는 효과는 시험 프로세스(400)에 의해 획득 가능하다.

도 6은 일부 실시예에 따른 시험 프로세스(600)의 흐름도이다. 적어도 하나의 실시예에서, 시험 프로세스(600)는 IC에서 결함을 검출하기 위하여 컨트롤러(110)에 의해 수행된다. IC는 회로(X)에 관하여 여기에서 설명된 바와 같이 복수의 회로를 포함한다. 적어도 하나의 실시예에서, 시험 프로세스(600)는 전체 IC에서가 아닌 IC의 하나 이상의 중요한 경로 또는 부분에서 결함을 검출하도록 수행된다. 적어도 하나의 실시예에서, IC의 경로 또는 부분은 IC의 경로 또는 부분에서의 타이밍 지연이 IC의 다른 경로 또는 부분에서보다 더 클 때 중요한 것으로 고려된다. 시험 프로세스(600)는 스테이지 S1 내지 S5를 포함한다.

스테이지 S1에서, IC는 복수의 구획으로 분할되고, 시험 대기 기간이 대응하는 구획에 대하여 결정된다. 예를 들어, 동작 601에서, Verilog 또는 SPEF/SPF 파일과 같은 넷리스트(netlist) 형태의 IC의 디자인이 검색된다. 동작 603에서, IC의 디자인을 생성하는데 사용되는 표준 셀(cell)을 포함하는 디자인 라이브러리가 참고된다. IC의 디자인에 포함된 정보 및/또는 디자인 라이브러리는, 도 2b에 관하여 설명된 바와 같이, IC에서 다양한 회로의 저항 및/또는 커패시턴스에 대한 RC 정보를 제공한다. 일부 실시예는 RC 정보를 획득하기 위한 다른 접근 방식을 채용한다. 예를 들어, 하나 이상의 실시예에서, Verilog 및 SPEF/SPF가 아닌 다른 데이터 포맷이 사용된다. 일부 실시예에서, EDA(electronic design automation) 도구가, 예를 들어 RC 추출을 수행함으로써, RC 정보를 획득하는데 활용된다.

동작 605에서, IC는 복수의 구획으로 분할된다. 예를 들어, 획득된 RC 정보는, IC에서의 다양한 노드에 대하여, 노드를 포함하는 대응하는 회로에서의 전류 누설에 기인하여 노드가 한 논리 상태에서 다른 논리 상태로 플립핑하는 대응하는 논리 상태 플립핑 기간(여기에서, "플립핑 기간"이라고도 한다)을 결정하는데 사용된다. 노드가 논리적 "0"에서 논리적 "1"로 그리고 그 반대로 플립핑하는 플립핑 기간을 결정하기 위한 하나 이상의 예가 도 2b 내지 2e 중 하나 이상 및/또는 식 (1) 내지 (5) 중 하나 이상에 대하여 설명된다. 다양한 노드에 대하여 플립핑 기간을 결정하기 위한 다른 접근 방식 및/또는 식이 다양한 실시예의 범위 내에 있다. 결정된 플립핑 기간은 IC를 분할하기 위하여 하나 이상의 실시예에서 사용된다. 결정된 플립핑 기간에 기초한 회로 분할의 예는 도 7에 관하여 설명된다.

도 7은 일부 실시예에 따른 회로 분할의 예를 도시하는 개략도이다. 도 7에서, IC의 회로 부분(700)은 데이터 흐름 그래프의 형태로 도시된다. 회로 부분(700)은 연결부(712, 713, 723, 724, 727, 735, 756, 767)에 의해 결합된 복수의 회로(g1 내지 g7)를 포함한다. 연결부의 각각은 연결부를 따르는 데이터 흐름을 나타내는 화살표의 형태로 표현된다. 예를 들어, 연결부(712)는 회로(g1)로부터 회로(g2)로의 데이터 흐름을 나타내고, 연결부(724)는 회로(g1)로부터 회로(g4)로의 데이트 흐름을 나타내고, 기타 유사하게 나타낸다. 회로(g1 내지 g7)의 각각에 대하여, 플립핑 기간은, 도 2b 내지 2e에 관하여 예시적으로 설명된 바와 같이, 대응하는 회로 및 연결부에 대하여 획득된 RC 정보 및 내부 회로 구성에 기초하여 결정된다.

일부 실시예에서, τ(faulty)가 잠재적으로 T0와 T1에 대하여 식 (4) 및 (5)에서 가장 큰 성분이기 때문에, 전류 누설에 기인하여 회로에서의 노드가 논리적 "0"에서 논리적 "1"로 플립핑하는 플립핑 기간(T0)은 전류 누설에 기인하여 동일한 노드가 논리적 "1"에서 논리적 "0"으로 플립핑하는 플립핑 기간(T1)과 동일한 것으로 고려된다. 적어도 하나의 실시예에서, 회로의 T0 값에 기초한 IC의 분할은 회로의 T1 값에 기초한 IC의 분할과 동일한 것으로 고려된다. 그 결과, 일부 실시예에 따라, IC의 공통 분할이 NMOS 트랜지스터와 PMOS 트랜지스터 모두에 대하여 결함을 검출하는데 사용된다.

일부 실시예에서, 전류 누설에 기인하여 회로에서의 노드가 논리적 "0"에서 논리적 "1"로 플립핑하는 플립핑 기간(T0)은 전류 누설에 기인하여 동일한 노드가 논리적 "1"에서 논리적 "0"으로 플립핑하는 플립핑 기간(T1)과 다르다. 적어도 하나의 실시예에서, 2개의 상이한 플립핑 기간(T0, T1)이 각각의 회로에 대하여 결정되고, 회로의 T0 값에 기초한 IC의 분할은 회로의 T1 값에 기초한 IC의 분할과 다르다. 그 결과, 일부 실시예에 따라, IC의 2개의 상이한 분할 스킴이 NMOS 트랜지스터와 PMOS 트랜지스터에서의 대응하는 결함을 검출하는데 사용된다. 간략함을 위하여, 아래의 설명에서, 회로의 T0 값에 기초한 IC의 분할이 설명된다. 또한, 적어도 하나의 실시예에서, 설명된 분할 방법은 회로의 T1 값에 기초하여 IC를 분할하는데 적용 가능하다.

도 7에 도시된 예에서, 회로(g1, g3)는 플립핑 기간(w1)을 가지며, 회로(g2, g4)는 플립핑 기간(w2)을 가지며, 회로(g5, g6)는 플립핑 기간(w3)을 가지며, 회로(g7)는 플립핑 기간(w4)을 가진다. 적어도 하나의 실시예에서, 동일한 플립핑 기간을 갖는 회로는 하나의 그룹 또는 구획으로 그루핑된다. 예를 들어, 회로(g1, g3)는 동일한 플립핑 기간(w1)을 가지며, 대응하는 연결부(713, 735)가 그룹 1로 그루핑된다. 동일한 플립핑 기간(w2)을 갖는 회로(g2, g4)와 대응하는 연결부(723, 724)가 그룹 2로 그루핑된다. 동일한 플립핑 기간(w3)을 갖는 회로(g5, g6)와 대응하는 연결부(735, 756, 767)가 그룹 3로 그루핑된다. 회로(g7)와 대응하는 연결부(727, 767)가 그룹 4로 그룹핑된다. 그 결과, IC의 부분(700)은 그룹 1 내지 그룹 4로 분할된다. 적어도 하나의 실시예에서, 2 이상의 플립핑 기간이 동일한 개수의 클록 사이클에 대응할 때, 이러한 플립핑 기간은 동일한 것으로 고려된다. 예를 들어, 회로(g1, g2)에 대한 플립핑 기간이 1.2 ps와 1.3 ps라고 가정하자. 캡처 클록 펄스의 0.5 ps의 클록 사이클에서, 회로(g1, g2)에 대한 양 플립핑 기간은, 도 4에서 동작 405에 관하여 예시적으로 설명된 바와 같이, 3 클록 사이클로 변환된다. 그 결과, 회로(g1, g2)는 동일한 플립핑 기간을 갖는 것으로 고려되고, 동일한 그룹으로 그루핑된다.

설명된 회로 분할은 일례이다. 다른 방식이 다양한 실시예의 범위 내에 있다. 예를 들어, 적어도 하나의 실시예에서, FirstFit/BestFit과 같은 하나 이상의 빈 패킹 알고리즘(bin packing algorithm)이 동일한 플립핑 기간을 갖는 회로를 동일한 구획으로 그루핑하는데 사용된다.

적어도 하나의 실시예에서, 회로의 물리적 레이아웃 또는 위치가 고려된다. 예를 들어, 일부 실시예에 따라, 동일한 플립핑 기간을 갖지만 물리적으로 서로 멀리 있는 2개의 회로는 다른 구획으로 그루핑된다. 적어도 하나의 실시예에서, 회로의 물리적 레이아웃 또는 위치의 추가적 고려는 결함 클러스터링(clustering) 효과를 최대화하거나 또는 적어도 증가시킨다.

적어도 하나의 실시예에서, 상이하지만 충분히 가까운 플립핑 기간을 갖는 회로는 동일한 구획으로 그루핑된다. 예를 들어, 제1 범위 내의 플립핑 기간, 예를 들어, 3 - 4 클록 사이클을 갖는 회로는 제1 구획으로 그루핑되고, 제2 범위 내의 플립핑 기간, 예를 들어, 1 - 2 클록 사이클을 갖는 회로는 제2 구획으로 그루핑되고, 기타 유사하게 그루핑된다. 적어도 하나의 실시예에서, 회로는 대응하는 개수d의 클록 사이클이 아니라 플립핑 기간의 시간값(예를 들어, 피코초 또는 나노초)에 의해 그루핑된다.

도 6으로 다시 돌아가면, 동작 607에서, 시험 대기 기간(Wp)이 각각의 구획(p)에 대하여 결정된다. 적어도 하나의 실시예에서, 동일한 플립핑 기간을 갖는 회로가 구획(p)에 그루핑될 때, 시험 대기 기간(Wp)은 플립핑 기간과 동일하다. 적어도 하나의 실시예에서, 상이한 플립핑 기간을 갖는 회로가 구획(p)에 그루핑될 때, 시험 대기 기간(Wp)은 상이한 플립핑 기간의 최대 또는 평균이다.

적어도 하나의 실시예에서, 스테이지 S1에 관하여 설명된 하나 이상의 동작은 생략된다. 적어도 하나의 실시예에서, 스테이지 S1은 생략된다. 예를 들어, IC를 다수의 대응하는 시험 대기 기간(Wp)을 갖는 다수의 구획으로 분할하는 대신에, 단일 시험 대기 기간(W)이 전체 IC를 시험하는데 사용된다. 적어도 하나의 실시예에서, 단일 시험 대기 기간(W)은 IC의 회로의 플립핑 기간의 최대이다. 이 상황에서, 모든 또는 대부분의 누설 시나리오가 시험 프로세스에서 커버되며, 시험 시간이 증가한다. 적어도 하나의 실시예에서, 단일 시험 대기 기간(W)은 IC의 회로의 플립핑 기간의 최소이다. 이 상황에서, 엄중한 누설 시나리오(짧은 기간에 노드가 플립핑하게 함)가 시험 프로세스에서 커버되며, 시험 시간은 감소된다. 적어도 하나의 실시예에서, 단일 시험 대기 기간(W)은 IC에서의 회로의 플립핑 기간의 평균이다. 이 상황에서, 시험 시간과 시험 커버리지의 평형이 획득된다. 설명된 상황은 예이다. 다른 방식이 다양한 실시예의 범위 내에 있다.

스테이지 S2에서, 시험 패턴이 스테이지 S1에서 획득된 구획에 대하여 생성된다. 예를 들어, 동작 609에서, 각각의 구획(p)에 대하여, 구획(p)에서의 내부 노드가 논리적 "0"을 갖게 하도록 시험 패턴(T0p)이 생성된다. 적어도 하나의 실시예에서, 시험 패턴(T0p)은 더하여 구획(p) 외부의 모든 또는 최대 개수의 다른 노드가 논리적 "1"을 갖게 한다. 예를 들어, 도 7에 도시된 예에서, 하나 이상의 실시예에서 그룹 1에 대한 시험 패턴(T0p)은 회로(g1, g3)에서의 내부 노드가 논리적 "0"을 갖게 하고, 다른 회로(g2, g4 내지 g7)에서의 다른 노드가 논리적 "1"을 갖게 한다. 시험 패턴(T0p)은 나중에 구획(p)에서의 PMOS 트랜지스터에서의 결함에 대하여 시험하기 위하여 구획(p)에 적용된다. 동작 611에서, 각각의 구획(p)에 대하여, 구획(p)에서의 내부 노드가 논리적 "1"을 갖게 하도록 시험 패턴(T1p)이 생성된다. 적어도 하나의 실시예에서, 시험 패턴(T1p)은 더하여 구획(p) 외부의 모든 또는 최대 개수의 다른 노드가 논리적 "0"을 갖게 한다. 시험 패턴(T1p)은 나중에 구획(p)에서의 NMOS 트랜지스터에서의 결함에 대하여 시험하기 위하여 구획(p)에 적용된다. 적어도 하나의 실시예에서, 시험 패턴(T0p)과 시험 패턴(T1p) 중 어느 하나 또는 양자는 이전에 생성되어 자가 시험 칩에서 저장된다. 적어도 하나의 실시예에서, 시험 패턴(T0p) 및/또는 시험 패턴(T1p)은 전류 누설이 아닌 다른 결함을 검출하도록 구성된다. 적어도 하나의 실시예에서, 스테이지 S2에 관하여 설명된 하나 이상의 동작은 생략된다. 적어도 하나의 실시예에서, 스테이지 S2는 생략된다.

스테이지 S3에서, 하나 이상의 스트레스 테스트 조건이 IC에서의 결함에 의해 발생되는 검출 가능한 효과를 최대화하도록 설정된다. 예를 들어, 적어도 하나의 실시예에서, 피시험 IC는 IC의 디자인 또는 사양에 의해 허용되는 최대 동작 온도를 갖는 시험 환경에 물리적으로 배치된다. 적어도 하나의 실시예에서, 시험 패턴(T0p)을 사용하는 PMOS 트랜지스터에서 결함을 검출하기 위하여, 전원 전압(VDD)은 결함 있는 PMOS 트랜지스터를 통한 충전 전류를 최대화하기 위해 IC의 디자인 또는 사양에 의해 허용되는 최대 레벨로 설정된다. 적어도 하나의 실시예에서, 시험 패턴(T1p)을 사용하는 NMOS 트랜지스터에서 결함을 검출하기 위하여, 전원 전압(VDD)은 결함 있는 NMOS 트랜지스터를 통한 충전 전류를 최대화하기 위해 IC의 디자인 또는 사양에 의해 허용되는 최소 레벨로 설정된다. 적어도 하나의 실시예에서, 스테이지 S3에 관하여 설명된 하나 이상의 동작은 생략된다. 적어도 하나의 실시예에서, 스테이지 S3은 생략된다.

스테이지 S4에서, 시험 패턴은 구획에서 결함을 검출하기 위하여 대응하는 구획에 인가된다. 적어도 하나의 실시예에서, 스테이지 S2에서 결정된 시험 패턴은 스테이지 S3에서 설정된 스트레스 시험 조건 하에서 스테이지 S1에서 결정된 대응하는 구획에 인가된다. 예를 들어, 동작 613에서, 구획(p)이 시험을 위하여 선택된다. 동작 615에서, 구획(p)에 대하여 결정된 시험 패턴(T0p 또는 T1p)이 구획(p)에 인가되는 것으로 선택된다. 예를 들어, 시험 패턴(T0p)이 선택된다.

동작 616에서, 선택된 시험 패턴(T0p)을 선택된 구획(p)에 인가하기 위하여 시험 시컨스(S4a)가 수행된다. 적어도 하나의 실시예에서, 시험 시컨스(S4a)는 도 4에 관하여 설명된 시험 프로세스(400)에 대응한다. 적어도 하나의 실시예에서, 시험 시컨스(S4a)는 스테이지 S3에서 설정된 대응하는 시험 스트레스 조건 하에서 수행된다. 예를 들어, 시험 패턴(T0p)이 적용되어야 할 때, 일부 실시예에 따라, 시험 시컨스(S4a)는 최대 동작 온도 및 최대 레벨의 전원 전압(VDD)으로 수행된다. 적어도 하나의 실시예에서, 컨트롤러(110)는 시험 시컨스(S4a)를 수행할 때 대응하는 구획(p)에 대하여 개별 시험 대기 기간(Wp)을 지원하기 위하여 프로그래머블 카운터를 포함한다.

동작 617에서, 구획(p)으로부터 언로딩된 실제 시험 응답이 시험 패턴(T0p)에 대응하는 예측된 시험 응답과 일치하는지 판단된다. 구획(p)으로부터 언로딩된 실제 시험 응답이 예측된 시험 응답과 일치한다고 판단될 때, 현재 구획 및 시험 패턴은 시험을 통과하고, 프로세스는 동작 621로 진행한다. 구획(p)으로부터 언로딩된 실제 시험 응답이 예측된 시험 응답과 일치하지 않는다고 판단될 때, 현재 구획 및 시험 패턴은 동작 619에서 실패(failing)인 것으로 기록된다. 그 다음, 프로세스는 실패 구획을 추가 분석하기 위하여 스테이지 S5로 진행한다. 적어도 하나의 실시예에서, 프로세스는 스테이지 S5로 진행하기 전에 스테이지 S4를 완료하기 위하여 동작 621로 복귀한다.

동작 621에서, 현재 구획(p)에 대하여 인가될 다른 시험 패턴이 있는지 판단된다. 예를 들어, 시험 패턴(T0p)이 먼저 인가되도록 선택될 때, 프로세스는 동작 621에서 다음으로 인가될 시험 패턴(T1p)을 선택하고, 시험 시컨스(S4a)가 다시 수행된다. 적어도 하나의 실시예에서, 시험 시컨스(S4a)는, 일부 실시예에 따라, 최대 동작 온도 및 최소 레벨의 전원 전압(VDD)으로 시험 패턴(T1p)을 인가하도록 수행된다. 동작 617 및 619에 관하여 설명된 프로세스는 시험 패턴(T1p)을 인가하는 시험 시컨스(S4a) 후에 적용 가능하다. 동작 621에서 시험 패턴(T0p) 및 시험 패턴(T1p)의 모두가 현재 구획(p)에 인가되었다고 판단될 때, 프로세스는 동작 623으로 진행한다.

동작 623에서, 모든 구획이 시험되었는지 판단된다. 모든 구획이 시험되지 않았다고 판단될 때, 동작 625에서 다음 구획이 선택되고, 프로세스는 다음 구획을 시험하기 위하여 동작 613으로 복귀한다. 모든 구획이 시험되었다고 판단될 때, 일부 실시예에 따라, 시험 프로세스는 동작 627에서 종료한다. 적어도 하나의 실시예에서, 스테이지 S5가 실패 구획을 추가 분석하기 위하여 수행되지 않았을 때, 시험 프로세스는 동작 627에서 종료하지 않는다; 대신에, 프로세스는 동작 619에서 기록된 실패 구획(들)을 추가 분석하기 위하여 스테이지 S5로 진행한다.

다음 구획으로 진행하기 전에 시험 패턴(T0p, T1p)이 대응하는 구획(p)에 적용되는 설명된 시험 프로세스는 일례이다. 다른 방식이 다양한 실시예의 범위 내에 있다. 예를 들어, 적어도 하나의 실시예에서, 시험 패턴(T0p)(또는 T1p)이 대응하는 구획에 인가되고, 그 다음 나머지 시험 패턴(T1p)(또는 T0p)이 대응하는 구획에 인가된다. 이러한 접근 방식에서, 일부 실시예에 따라, 시험 스트레스 조건(예를 들어, 최대 레벨로 설정된 전원 전압(VDD))은 모든 시험 패턴(예를 들어, T0p)이 대응하는 구획에 인가될 때까지 조정되지 않는다. 그 결과, 적어도 하나의 실시예에서, 시험 시간 및/또는 절차 복잡성이 감소된다.

스테이지 S5에서, 추가 분석이 실패 구획(들)에 대하여 수행된다. 예를 들어, 동작 629에서, 실패 구획(pf)이 추가 분석을 위하여 선택된다. 동작 631에서, 실패 구획(pf)을 시험하기 위하여 동작 616에서 시험 시컨스(S4a)에서 사용된 시험 대기 기간(Wpf)이 감소된다. 적어도 하나의 실시예에서, 한 클록 사이클이 시험 대기 기간(Wpf)으로부터 빼진다. 즉, Wpf = Wpf - 1이다. 적어도 하나의 실시예에서, 상이한 개수의 클록 사이클이 시험 대기 기간(Wpf)로부터 빼진다. 적어도 하나의 실시예에서, 시험 대기 기간(Wpf)의 시간값(예를 들어, 피코초 또는 나노초로 측정됨)이 빼진다.

동작 633에서, 감소된 시험 대기 기간(Wpf)으로 시험 시컨스(S4a)가 수행된다. 동작 635에서, 동작 617에 관하여 설명된 바와 같이, 실패 구획(pf)이 시험을 통과하였는지 판단된다. 감소된 시험 대기 기간(Wpf)에서도 실패 구획(pf)이 시험을 통과하지 않았다고 판단되면, 프로세스는 시험 대기 기간(Wpf)을 더 감소시키기 위하여 동작 631로 복귀하고, 더 감소된 시험 대기 기간(Wpf)으로 실패 구획(pf)에 시험 시컨스(S4a)를 적용하도록 동작 633이 다시 수행된다. 적어도 하나의 실시예에서, 동작 631 및 633은 실패 구획(pf)이 시험을 통과할 때까지 또는 실패 구획(pf)이 IC의 제조 공정 및/또는 디자인에 하나 이상의 수정을 촉진하는 결함을 포함하고 있다고 반복 횟수나 시험 대기 기간(Wpf)의 감소된 값이 나타날 때까지 반복적으로 수행된다.

동작 635에서 감소된 시험 대기 기간(Wpf)으로 실패 구획(pf)이 시험을 통과하였다고 판단될 때, 프로세스는 동작 637로 진행한다. 동작 637에서, 마지막 실패 시험 대기 기간(Wpf)에 기초하여 실패 구획(pf)의 결합 저항이 결정된다. 예를 들어, 실패 구획(pf)이 4 클록 사이클의 Wpf에서 시험에 실패하였지만 나중에 3 클록 사이클의 감소된 Wpf에서 시험을 통과하였을 때, 마지막 실패 Wpf는 4 클록 사이클이다. 적어도 하나의 실시예에서, 마지막 실패 WPf는 시간값(예를 들어, 피코초 또는 나노초로 측정됨)으로 변환된다. 실패 구획(pf)의 결함 저항은 마지막 실패 Wpf와 스테이지 S1에서 획득된 실패 구획(pf)의 알려진 커패시턴스 정보에 기초하여 결정된다. 예를 들어, 동작 616에서 실패 구획(pf)이 대응하는 시험 패턴(T0p)으로 시험에 실패하였을 때, 알려진 커패시턴스 정보(Cg)에 기초하여 결함 저항

을 유도하기 위하여 대응하는 식 (1), 즉

이 동작 637에서 사용되고, 마지막 실패 Wpf가 τ(1)에 대하여 대체된다. 다른 예에서, 동작 616에서 실패 구획(pf)이 대응하는 시험 패턴(T1p)으로 시험에 실패하였을 때, 결함 저항

을 유도하기 위하여 대응하는 식 (2), 즉

이 동작 637에서 사용된다.

동작 639에서, 결함 있거나 실패인 트랜지스터의 개수는 동작 637에서 결정된 결함 저항에 기초하여 결정된다. 예를 들어, 동작 616에서 실패 구획(pf)이 대응하는 시험 패턴(T0p)으로 시험에 실패하였을 때, 일부 실시예에 따라, 실패 구획(pf)에서의 실패(즉, 전류 누설이 있는) PMOS 트랜지스터의 개수 NPg는 동작 6437에서 획득된 결함 저항

와 스테이지 S1에서 획득된 저항 Rwire 및 Rp로부터 결정된다. 다른 예에서, 동작 616에서 실패 구획(pf)이 대응하는 시험 패턴(T1p)으로 시험에 실패하였을 때, 실패 구획(pf)에서의 실패(즉, 전류 누설이 있는) NMOS 트랜지스터의 개수 NNg는 동작 637에서 획득된 결함 저항

와 스테이지 S1에서 획득된 저항 Rwire 및 Rn으로부터 결정된다.

일부 실시예에서, 실패 구획(pf)에서의 실패 PMOS 및/또는 NMOS 트랜지스터의 결정된 개수는 추가 분석 및/또는 수정을 위하여 사용된다. 적어도 하나의 실시예에서, 특정 종류의 결함 있는 트랜지스터의 비가 높을 때, 그 특정 종류의 트랜지스터에 대한 제조 공정에 하나 이상의 수정이 이루어진다. 예를 들어, 실패 구획(pf)에서의 4개의 NMOS 트랜지스터 중 3개 또는 4개 모두가 결함이 있을 때, NMOS 제조 공정이 수정되어야 한다고 판단된다. 적어도 하나의 실시예에서, 특정 종류의 결함 있는 트랜지스터의 비가 낮을 때, 그 특정 종류의 트랜지스터에 대한 제조 공정은 허용 가능하다고 판단된다. 예를 들어, 실패 구획(pf)에서의 4개의 NMOS 트랜지스터 중 1개가 결함이 있다면, NMOS 제조 공정은 허용 가능하며, 결함에 대한 원인은 실패 구획(pf)의 구성 및/또는 IC의 디자인에 있다고 판단된다.

적어도 하나의 실시예에서, 실패 구획(pf)에서의 실패 트랜지스터의 결정된 개수는 실패 트랜지스터(들)의 위치를 정확하게 찾기 위한 공정을 감소시키고 단순화하는데 사용된다. 예를 들어, 실패 구획(pf)에서의 하나의 NMOS 트랜지스터가 결함이 있다고 결정되고 실패 구획(pf)의 디자인이 하나의 특정 NMOS 트랜지스터가 다른 NMOS 트랜지스터보다도 결함이 있을 더 높은 위험을 가진다고 나타낼 때, 추가 분석 없이, 더 높은 위험을 갖는 NMOS 트랜지스터가 실패 트랜지스터라고 결정된다. 다른 예에서, 실패 구획(pf)에서의 하나의 NMOS 트랜지스터가 결함이 있다고 결정될 때, 실패 구획(pf)에서의 NMOS 트랜지스터를 하나씩 시험하기 위하여 추가 시험이 하나 이상의 실시예에서 수행된다. 실패 구획(pf)이 하나의 결함 있는 NMOS 트랜지스터를 가지고 있다는 것이 이전에 알려져 있기 때문에, 나머지 NMOS 트랜지스터를 시험하지 않고, 첫 번째의 결함 있는 NMOS 트랜지스터의 정확한 위치를 찾은 후에 추가 시험이 정지된다. 일부 실시예에서, 결함 있는 트랜지스터의 위치에 기초하여, 실패 구획(pf)의 구성 및/또는 IC의 디자인에 하나 이상의 수정이 이루어진다. 설명된 수정 및/또는 추가 분석은 예이다. 다른 방식이 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 스테이지 S5에 관하여 설명된 하나 이상의 동작은 생략된다. 적어도 하나의 실시예에서, 스테이지 S5는 생략된다.

일부 실시예에 따라, 시험 프로세스(300)에 관하여 설명된 하나 이상의 이점 및/또는 효과는 시험 프로세스(600)에 의해 획득 가능하다. 일부 실시예에서, 결함 크기 및/또는 결함 위치는 스테이지 S5에 관하여 설명된 바와 같이 획득 가능하다. 일부 실시예에서, 시험 패턴은 EDA 도구를 이용하여 대응하는 구획에 대하여 자동으로 생성된다.

전술한 방법이 예시적인 동작을 포함하지만, 반드시 도시된 순서로 수행될 필요는 없다. 동작은, 본 개시 내용의 실시예의 기술적 사상 및 범위에 따라, 적합한 바에 따라 추가되고, 대체되고, 순서가 변경되고 그리고/또는 제거될 수 있다. 상이한 특징 및/또는 상이한 실시예를 결합하는 실시예는 본 개시 내용의 범위 내에 있으며, 본 개시 내용을 검토한 후에 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 자명할 것이다.

일부 실시예에서, 컨트롤러는 회로로부터 예측된 시험 응답을 발생시키기 위하여 시험 패턴을 회로에 로딩하고, 시험 대기 기간 동안 대기하고, 그 다음, 회로로부터 실제 시험 응답을 언로딩한다. 시험 대기 기간은 회로 내의 결함에 기인하여 예측된 시험 응답이 변화하기에 충분하다. 실제 시험 응답은 결함이 존재하는지 판단하기 위하여 예측된 시험 응답에 비교된다. 일부 실시예에서, 설명된 시험 패턴은 전류 측정을 관여시키지 않으면서 그리고/또는 시험 설비 및/또는 온칩 시험 구조에 대한 수정 없이 누설 전류를 검출하는데 적용 가능하다.

도 8은 일부 실시예 따른 컴퓨터 시스템(800)의 블록도이다. 도 1 내지 7에 관하여 설명된 하나 이상의 도구 및/또는 엔진 및/또는 시스템 및/또는 동작은 일부 실시예에서 도 8의 하나 이상의 컴퓨터 시스템(800)에 의해 실현된다. 시스템(800)은 버스(804) 또는 다른 상호 연결 통신 메커니즘을 통해 통신 가능하게 결합된 적어도 하나의 프로세서(801), 메모리(802), 네트워크 인터페이스(I/F)(806), 스토리지(810) 및 입출력(I/O) 장치(808)를 포함한다.

메모리(802)는, 일부 실시예에서, 프로세서(801)에 의해 실행될 명령어 및/또는 데이터, 예를 들어 커널(814), 사용자 공간(816), 커널 및/또는 사용자 공간의 일부 및 그 조합을 저장하기 위하여 버스(804)에 결합된 RAM(random access memory) 및/또는 다른 동적 저장 장치 및/또는 ROM(read only memory) 및/또는 다른 정적 저장 장치를 포함한다. 또한, 일부 실시예에서, 메모리(802)는 프로세서(801)에 의해 실행될 명령어의 실행 동안 임시 변수 또는 다른 중간 정보를 저장하기 위하여도 사용된다.

전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims

프로세서에 의해 적어도 부분적으로 수행되는 방법에 있어서,
상기 방법은 검사(test) 시퀀스를 수행하는 단계를 포함하고,
상기 검사 시퀀스를 수행하는 단계는,
회로가 미리 정해진 검사 응답을 출력하게 하도록 구성된 검사 패턴을 상기 회로에 로딩하는 단계와,
상기 회로로부터 검사 응답을 언로딩하는 단계로서, 상기 언로딩하는 단계는, 상기 검사 패턴을 상기 회로에 로딩하는 단계 이후로 검사 대기 기간이 경과한 이후에 수행되는 것인 상기 언로딩하는 단계와,
언로딩된 상기 검사 응답을 상기 미리 정해진 검사 응답과 비교하는 단계를 포함하며,
상기 검사 대기 기간은, 상기 회로에 의해 출력되는 상기 미리 정해진 검사 응답이 상기 회로에서의 결함에 응답하여 변화하기에 충분한 것인 프로세서에 의해 적어도 부분적으로 수행되는 방법.
삭제
제1항에 있어서,
상기 검사 시퀀스는,
상기 검사 패턴을 상기 회로에 로딩하는 단계 이후에 상기 검사 대기 기간 동안 상기 회로의 클록 신호를 정지시키는 단계와,
상기 검사 대기 기간이 경과한 후에 상기 클록 신호를 재개(resume)하는 단계를 더 포함하는 프로세서에 의해 적어도 부분적으로 수행되는 방법.
제1항에 있어서,
언로딩된 상기 검사 응답이 상기 미리 정해진 검사 응답과 일치하지 않음을 나타내는 상기 비교하는 단계에 응답하여 상기 회로 내에 결함이 존재한다고 판정하는 단계와,
상기 검사 대기 기간을 감소시키는 단계와,
감소된 상기 검사 대기 기간에, 상기 검사 시퀀스를 수행하는 단계를 더 포함하는 프로세서에 의해 적어도 부분적으로 수행되는 방법.
제1항에 있어서,
언로딩된 상기 검사 응답이 상기 미리 정해진 검사 응답과 일치하지 않음을 나타내는 상기 비교하는 단계에 응답하여 상기 회로 내에 결함이 존재한다고 판정하는 단계와,
대응하는 언로딩된 상기 검사 응답이 상기 미리 정해진 검사 응답과 일치할 때까지, 반복적으로 상기 검사 대기 기간을 감소시키고 감소된 상기 검사 대기 기간에 상기 검사 시퀀스를 수행하는 단계와,
대응하는 언로딩된 상기 검사 응답이 상기 미리 정해진 검사 응답과 일치하는 감소된 상기 검사 대기 기간에 기초하여 상기 결함의 특징을 결정하는 단계를 더 포함하는 프로세서에 의해 적어도 부분적으로 수행되는 방법.
프로세서에 의해 적어도 부분적으로 수행되는 방법에 있어서,
상기 방법은 검사(test) 시퀀스를 수행하는 단계를 포함하고,
상기 검사 시퀀스를 수행하는 단계는,
회로가 미리 정해진 검사 응답을 출력하게 하도록 구성된 검사 패턴을 상기 회로에 로딩하는 단계와,
상기 회로에서의 전류 누설에 기인하여 상기 회로에서의 노드가 하나의 논리 상태에서 다른 논리 상태로 변화하는 논리 상태 플립핑(flipping) 기간에 기초하여 검사 대기 기간을 결정하는 단계와,
상기 회로로부터 검사 응답을 언로딩하는 단계로서, 상기 언로딩하는 단계는, 상기 검사 패턴을 상기 회로에 로딩하는 단계 이후로 상기 검사 대기 기간이 경과한 이후에 수행되는 것인, 상기 언로딩 하는 단계와,
언로딩된 상기 검사 응답을 상기 미리 정해진 검사 응답과 비교하는 단계를 포함하는 프로세서에 의해 적어도 부분적으로 수행되는 방법.
적어도 하나의 프로세서를 포함하는 디바이스에 있어서,
상기 프로세서는,
회로에서의 전류 누설에 기인하여 상기 회로에서의 노드가 제1 논리 상태에서 제2 논리 상태로 변화하는 제1 논리 상태 플립핑 기간에 기초하여 제1 검사 대기 기간을 결정하는 단계와,
상기 회로에서의 상기 노드가 상기 제1 논리 상태를 갖게 하도록 구성된 제1 검사 패턴을 상기 회로에 로딩하는 단계와,
상기 제1 검사 대기 기간 동안 상기 회로의 클록 신호를 정지시키는 단계와,
상기 제1 검사 대기 기간 이후에 상기 클록 신호를 재개하는 단계와,
상기 회로로부터 제1 검사 응답을 언로딩하는 단계와,
상기 제1 검사 응답에서의 상기 노드의 논리 상태에 기초하여 상기 회로 내에 전류 누설이 존재하는지 여부를 판정하는 단계
를 수행하도록 구성되는 것인 적어도 하나의 프로세서를 포함하는 디바이스.
제7항에 있어서,
상기 프로세서는 또한,
상기 회로에서의 전류 누설에 기인하여 상기 회로에서의 상기 노드가 상기 제2 논리 상태에서 상기 제1 논리 상태로 변화하는 제2 논리 상태 플립핑 기간에 기초하여 제2 검사 대기 기간을 결정하는 단계와,
상기 회로에서의 상기 노드가 상기 제2 논리 상태를 갖게 하도록 구성된 제2 검사 패턴을 상기 회로에 로딩하는 단계와,
상기 제2 검사 대기 기간 동안 상기 회로의 상기 클록 신호를 정지시키는 단계와,
상기 제2 검사 대기 기간 이후에 상기 클록 신호를 재개하는 단계와,
상기 회로로부터 제2 검사 응답을 언로딩하는 단계와,
상기 제2 검사 응답에서의 상기 노드의 논리 상태에 기초하여 상기 회로 내에 전류 누설이 존재하는지 여부를 판정하는 단계를 수행하도록 구성되는 것인 적어도 하나의 프로세서를 포함하는 디바이스.
제8항에 있어서,
상기 프로세서는 또한,
상기 제1 검사 응답에서의 상기 노드의 논리 상태가 상기 제2 논리 상태인 것, 또는
상기 제2 검사 응답에서의 상기 노드의 논리 상태가 상기 제1 논리 상태인 것
중 적어도 하나에 기초하여, 상기 회로 내에 전류 누설이 존재한다고 판정하는 단계를 수행하도록 구성되는 것인 적어도 하나의 프로세서를 포함하는 디바이스.
비일시적 컴퓨터 판독 가능한 매체에 있어서,
적어도 하나의 프로세서에 의해 실행될 때, 상기 적어도 하나의 프로세서로 하여금,
회로를 복수의 회로 구획(partition)으로 분할하고,
상기 복수의 회로 구획 중 각각의 회로 구획에 대하여,
검사 대기 기간을 결정하고,
상기 회로 구획이 미리 정해진 검사 응답을 출력하게 하도록 구성된 검사 패턴을 생성하고,
상기 검사 패턴을 상기 회로 구획으로 로딩하고,
상기 검사 대기 기간 - 상기 검사 대기 기간은, 상기 회로에 의해 출력되는 상기 미리 정해진 검사 응답이 상기 회로에서의 결함에 응답하여 변화하기에 충분한 것임 - 동안 상기 회로 구획의 클록 신호를 정지시키고,
상기 검사 대기 기간 이후에 상기 클록 신호를 재개하고,
재개된 상기 클록 신호의 하나의 클록 펄스 이후에 상기 회로 구획으로부터 검사 응답을 언로딩하고,
상기 회로 구획 내에 결함이 존재하는지 여부를 판정하기 위하여 언로딩된 상기 검사 응답을 상기 미리 정해진 검사 응답과 비교하게 하는
명령어를 포함하는 비일시적인 컴퓨터 판독 가능한 매체.