JPS6116624A - アナログ出力装置の試験方式 - Google Patents
アナログ出力装置の試験方式Info
- Publication number
- JPS6116624A JPS6116624A JP11605384A JP11605384A JPS6116624A JP S6116624 A JPS6116624 A JP S6116624A JP 11605384 A JP11605384 A JP 11605384A JP 11605384 A JP11605384 A JP 11605384A JP S6116624 A JPS6116624 A JP S6116624A
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- analog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
本発明は複数個（３個以上）のディジタル／アナログ変
換器（以下ＤＡＣと称する）を持つアナログ出力装置の
試験方式に関する。
換器（以下ＤＡＣと称する）を持つアナログ出力装置の
試験方式に関する。
近年、鉄鋼・石油等のプラントの自動化が進み。
コンピュータを利用したプロセス制御が普及している。
これらのプロセス制御においては、センサによるアナロ
グ計測値をコンピュータに読み込み、ＰＩＤ等制御量を
演算してＤＡＣを通じてバルブ等のアクチュエータを動
作させるフィードパンク制御が主として用いられている
。
グ計測値をコンピュータに読み込み、ＰＩＤ等制御量を
演算してＤＡＣを通じてバルブ等のアクチュエータを動
作させるフィードパンク制御が主として用いられている
。
上記動作を行う装置として１個のアクチェエータに着目
する１ループ・コントローラが賞用されているが、一方
では制御の高性能化、複雑化に伴い、１個のプリント板
またはユニットに多ループの入出力装置を搭載して１台
のコンピュータで制御する多ループ・コントローラも普
及しつつある。
する１ループ・コントローラが賞用されているが、一方
では制御の高性能化、複雑化に伴い、１個のプリント板
またはユニットに多ループの入出力装置を搭載して１台
のコンピュータで制御する多ループ・コントローラも普
及しつつある。
この多ループ・コントローラには通常ＤＡＣは８〜３２
個程度搭載されており、ＤＡＣの性能劣化・故障はシス
テムに多大の影響を及ぼすため。
個程度搭載されており、ＤＡＣの性能劣化・故障はシス
テムに多大の影響を及ぼすため。
その簡易な試験方式が要望されている。
（ｂ）従来の技術
装置に組み込まれたＤＡＣの従来の試験方法を第２図を
参照しつつ説明する。
参照しつつ説明する。
第２図はプロセス制御装置の一部を表したもので、３ａ
はマイクロ・コンピュタ等で構成される制御部、３ｂ、
３ｄは書込み／読み取り可能なレジスタ、３ｃはＤＡＣ
，３ｅはアナログ／ディジタル変換器（以下″ＡＤＣと
称する）、３ｆは出力端子である。
はマイクロ・コンピュタ等で構成される制御部、３ｂ、
３ｄは書込み／読み取り可能なレジスタ、３ｃはＤＡＣ
，３ｅはアナログ／ディジタル変換器（以下″ＡＤＣと
称する）、３ｆは出力端子である。
第２図において制御部３ａは各種演算の結果制御量をレ
ジスタ３ｂに書き込む。ＤＡＣはこのディジタル値をア
ナログ量に変換して出力端子３ｆに出力する。一方ＡＤ
Ｃ３ｅはＤＡＣ３ｃの出力に接続されており、制御部３
ａはこのアナログ出力をＡＤＣ３ｅ−レジスタ３ｄを通
じて読み取り。
ジスタ３ｂに書き込む。ＤＡＣはこのディジタル値をア
ナログ量に変換して出力端子３ｆに出力する。一方ＡＤ
Ｃ３ｅはＤＡＣ３ｃの出力に接続されており、制御部３
ａはこのアナログ出力をＡＤＣ３ｅ−レジスタ３ｄを通
じて読み取り。
出力したアナログ値と比較してＤＡＣ３ｃの良否を判定
する。
する。
（、Ｃ）発明が解決しようとする問題点以上説明したＤ
ＡＣ試験方式では、ＤＡＣの出力を検出するＡＤＣが高
価であることと、ＡＤＣが故障した場合は試験不能にな
る問題点があった。
ＡＣ試験方式では、ＤＡＣの出力を検出するＡＤＣが高
価であることと、ＡＤＣが故障した場合は試験不能にな
る問題点があった。
（ｄ）問題点を解決するための手段
そのため上記問題点は、１個のディジタル／アナログ変
換器の出力値と他の２個のディジタル／アナログ変換器
の出力値とをそれぞれ比較する比較手段と、上記比較手
段によってアナログ出力装置を構成するすべてのディジ
タル／アナログ変換器をループ状に結合する手段とを有
し、ループ状に構成されたディジタル／アナログ変換器
の１個または２個隣接して発生した故障を上記比較手段
によって特定する本発明による試験方式によって解決さ
れる。
換器の出力値と他の２個のディジタル／アナログ変換器
の出力値とをそれぞれ比較する比較手段と、上記比較手
段によってアナログ出力装置を構成するすべてのディジ
タル／アナログ変換器をループ状に結合する手段とを有
し、ループ状に構成されたディジタル／アナログ変換器
の１個または２個隣接して発生した故障を上記比較手段
によって特定する本発明による試験方式によって解決さ
れる。
（ｅ）作用
本発明の試験方式の原理および作用を第３図。
第４図を参照しつつ以下に説明する。
本発明の試験方式はＤＡＣの故障モードが以下の条件の
時、故障ＤＡＣを検出（特定）しようとするものである
。
時、故障ＤＡＣを検出（特定）しようとするものである
。
前提条件（Ａ）、ループ状に構成されたＤＡＣの任意の
隣接する３個の中、同時に２個以上の故障は発生しない
。
隣接する３個の中、同時に２個以上の故障は発生しない
。
前提条件（Ｂ）、ｋ （ｋ＝２）個の連続した故障品の
グループがＰ個存在する場合はに＋１個以上の連続した
良品のグループが必ずＰ個存在する。
グループがＰ個存在する場合はに＋１個以上の連続した
良品のグループが必ずＰ個存在する。
第３図は前提条件（Ｂ）を図で表したもので図中、４ａ
・４Ｃは不良品のグループ、４ｂ・４ｄは良品のグルー
プを表したもので１例えば４ｃ＝１個のとき４ｂ−２続
いて４ｃ＝２，４ｄ＝３゜・・・４ａ等とループを構成
する。
・４Ｃは不良品のグループ、４ｂ・４ｄは良品のグルー
プを表したもので１例えば４ｃ＝１個のとき４ｂ−２続
いて４ｃ＝２，４ｄ＝３゜・・・４ａ等とループを構成
する。
前提条件（Ａ）は多数決論理の論拠となっているもので
明らかに成立する。
明らかに成立する。
前提条件（Ｂ）はに≦２について一般化したもので具体
的には以下の通りである。
的には以下の通りである。
ｋ＝１の場合は前提条件（Ｂ）より第４図（ａ）に示す
配列となり、前提条件（Ａ）を明らかに満足している。
配列となり、前提条件（Ａ）を明らかに満足している。
図中、■印は良品、・印は不良品を示す。この配列にお
ける比較結果の特定パターンは第４図（ｂ）に示すよう
に ○−×−×−〇 となる。ここで○は一致、×は不一致を表す。
ける比較結果の特定パターンは第４図（ｂ）に示すよう
に ○−×−×−〇 となる。ここで○は一致、×は不一致を表す。
ｋ＝２の場合を前提条件（Ｂ）によって配列すると第４
図（Ｃ）に示す通りとなる。２個連続して故障すること
は前提条件（Ａ）より極めて稀であるが仮に接触等で隣
接するＤＡＣが同時に故障した場合を想定すれば、少な
くとも第４図（Ｃ）に示す以上の故障状態が発生する確
率は無視する程小さい。よってに＝２についても前提条
件（Ｂ）は成立する。この場合の特定パターンは第４図
（ｄ）に示すように ○−Ｑ−ｘ−△−×−〇−〇 となる。ここで△は○または×で不定を表す。
図（Ｃ）に示す通りとなる。２個連続して故障すること
は前提条件（Ａ）より極めて稀であるが仮に接触等で隣
接するＤＡＣが同時に故障した場合を想定すれば、少な
くとも第４図（Ｃ）に示す以上の故障状態が発生する確
率は無視する程小さい。よってに＝２についても前提条
件（Ｂ）は成立する。この場合の特定パターンは第４図
（ｄ）に示すように ○−Ｑ−ｘ−△−×−〇−〇 となる。ここで△は○または×で不定を表す。
ｋ＝ｌおよびに＝２が混在する場合の配列を第４図（ｅ
）に、特定パターンを同図（ｆ）に示す。
）に、特定パターンを同図（ｆ）に示す。
この場合はまずに＝ｌが特定出来、続いてに＝２を特定
する。
する。
以上説明したように、前提条件（Ａ）、 （Ｂ）に従
う特定パターンにより、隣接する被試験ＤＡＣ同士の比
較によって故障ＤＡＣを特定することができるので３個
以上複数個装着されたＤＡＣの出力を相互に比較するこ
とで不良品を特定でき。
う特定パターンにより、隣接する被試験ＤＡＣ同士の比
較によって故障ＤＡＣを特定することができるので３個
以上複数個装着されたＤＡＣの出力を相互に比較するこ
とで不良品を特定でき。
安価で信頼性のあるアナログ出力装置を提供することが
出来る。
出来る。
（ｆ）実施例
本発明の実施例を図を参照しつつ説明する。
第１図（イ）はｎ出力のＤＡＣで構成されるアナログ出
力装置のブロック図、第１図（ロ）は試験動作を表すフ
ロー・チャートである。
力装置のブロック図、第１図（ロ）は試験動作を表すフ
ロー・チャートである。
第１図（イ）において、１はアナログ出力装置の主制御
部でマイクロ・コンピュタ等で構成される。２はアナロ
グ出力ユニントでｎ個のＤＡＣで構成され、制御部１と
はバス線で接続されている。
部でマイクロ・コンピュタ等で構成される。２はアナロ
グ出力ユニントでｎ個のＤＡＣで構成され、制御部１と
はバス線で接続されている。
本装置のアナログ出力動作を説明する。
制御部１はレジスタ２ｂｌにディジタル値を書き込むと
ＤＡＣによりディジタル／アナログ変換され所要のアナ
ログ値が出力端子２ｄｌに出力される。アナログ出力は
プロセス制御であると一般には１〜５■とされており必
要な分解能を得るピント数のＤＡＣが使用される。
ＤＡＣによりディジタル／アナログ変換され所要のアナ
ログ値が出力端子２ｄｌに出力される。アナログ出力は
プロセス制御であると一般には１〜５■とされており必
要な分解能を得るピント数のＤＡＣが使用される。
本装置では以上と同じ性能を有するｎ個のチャンネルよ
り構成されている。即ち図中、２ｂ１〜２ｂｎはレジス
タ、２ｃｌ 〜２ｃｎはＤＡＣ，２ｄｌ〜２ｄｎは出力
端子である。
り構成されている。即ち図中、２ｂ１〜２ｂｎはレジス
タ、２ｃｌ 〜２ｃｎはＤＡＣ，２ｄｌ〜２ｄｎは出力
端子である。
本発明による試験回路は比較器（ＣＯＭ）２ｅ１〜２ｅ
ｎ、ｎビットのレジスタ２ｆおよび制御部１より構成さ
れる。図中、Ｃ０Ｍ１２ （２ｅｌ）はＤＡＣＩ （２
ｃｌ）とＤＡＣ２（２ｃ２）の出力を比較する比較器、
２０２〜２ｅｎはそれぞれ隣接するＤＡＣの出力を比較
する比較器である。
ｎ、ｎビットのレジスタ２ｆおよび制御部１より構成さ
れる。図中、Ｃ０Ｍ１２ （２ｅｌ）はＤＡＣＩ （２
ｃｌ）とＤＡＣ２（２ｃ２）の出力を比較する比較器、
２０２〜２ｅｎはそれぞれ隣接するＤＡＣの出力を比較
する比較器である。
Ｃ０Ｍｎ １ （２ｅ ｎ）はＤＡＣｎ （２ｃｎ）と
ＤＡＣＩ （２ｃｌ）の出力を比較する比較器であって
上記構成によりループを構成している。
ＤＡＣＩ （２ｃｌ）の出力を比較する比較器であって
上記構成によりループを構成している。
レジスタ２ｆはＣＯＭの２人力の大小によって出力され
る０Ｎ１０ＦＦ信号を記憶するレジスタであって制御部
１により読み取られる。
る０Ｎ１０ＦＦ信号を記憶するレジスタであって制御部
１により読み取られる。
以上の構成のアナログ出力装置であってＤＡＣの試験を
行う動作は以下の通りである。〔第１図（ロ）〕 隣接するＤＡＣの比較手順は一方のＤＡＣの入力を固定
し、他方のＤＡＣの入力をビット・カウントして行き、
各ＤＡＣの入力およびレジスタ２ｆを記録し、全入カス
テップについて上記手順を実行する。第１図（ロ）は制
御部】の動作を表すフロー・チャートであってａビット
ＤＡＣの場合を示している。動作は次の通りである。
行う動作は以下の通りである。〔第１図（ロ）〕 隣接するＤＡＣの比較手順は一方のＤＡＣの入力を固定
し、他方のＤＡＣの入力をビット・カウントして行き、
各ＤＡＣの入力およびレジスタ２ｆを記録し、全入カス
テップについて上記手順を実行する。第１図（ロ）は制
御部】の動作を表すフロー・チャートであってａビット
ＤＡＣの場合を示している。動作は次の通りである。
イ）奇数ＮｏのＤＡＣの全入カステップにについて以下
の動作を行う。（１０１） 偶数ＮＯのＤＡＣの入力を０より２のａ乗までカウント
・アップし、レジスタ２ｆの値を読み取る。。全比較器
の出力の変化が確認された後は。
の動作を行う。（１０１） 偶数ＮＯのＤＡＣの入力を０より２のａ乗までカウント
・アップし、レジスタ２ｆの値を読み取る。。全比較器
の出力の変化が確認された後は。
次のステップへ進んでよい。（１０２）口）全ＤＡＣ数
が偶数の場合はイ）項に続いて。
が偶数の場合はイ）項に続いて。
第１のＤＡＣと第ｎのＤＡＣの比較をイ）項記載の手順
で行う。（１０３） ハ）入力ステップごとに比較結果を配列する。
で行う。（１０３） ハ）入力ステップごとに比較結果を配列する。
二）特定パターンと比較し不良ＤＡＣを特定する。（１
０５） なお上記入力走査方法であると各ＣＯＭの出力の１，０
が反転して読み取られることになり、制御部１はこれを
判読する必要がある。
０５） なお上記入力走査方法であると各ＣＯＭの出力の１，０
が反転して読み取られることになり、制御部１はこれを
判読する必要がある。
以上により３個以上の複数個のＤＡＣを搭載するアナロ
グ出力装置の試験を短時間に実施することが出来る。
グ出力装置の試験を短時間に実施することが出来る。
なお、比較器ＣＯＭはＤＡＣと比較して構造が簡単で故
障率ははるかにに小さく、また故障が発生した場合でも
前記特定パターンと異なるため。
障率ははるかにに小さく、また故障が発生した場合でも
前記特定パターンと異なるため。
該故障を推定できるものである。
（ｇ）発明の効果
本発明のＤＡＣ試験方式によれば、複数のＤＡＣの試験
を、該装置稼働後ばかりでなく、温度試験、調整試験等
が短時間に実施でき、その効果は大である。
を、該装置稼働後ばかりでなく、温度試験、調整試験等
が短時間に実施でき、その効果は大である。
第１図（イ）、は本発明の実施例を表す装置のブロック
図。 第１図（ロ）は実施例の動作を表すフロー・チャート、
である。 図中。 第２図は従来のＤＡＣの試験方式を説明するブロック図
。 第３図は本試験方式の前提条件を説明する図。 第４図は本試験方式により特定する特定パターン図。 １は制御部、 ２はＤＡＣユニット。 ２ｂ１〜２ｂｎはレジスタ。 ２０１〜２ＣｎはＤＡＣ。 ２ｅｌ〜２ｅｎは比較器。 である。
図。 第１図（ロ）は実施例の動作を表すフロー・チャート、
である。 図中。 第２図は従来のＤＡＣの試験方式を説明するブロック図
。 第３図は本試験方式の前提条件を説明する図。 第４図は本試験方式により特定する特定パターン図。 １は制御部、 ２はＤＡＣユニット。 ２ｂ１〜２ｂｎはレジスタ。 ２０１〜２ＣｎはＤＡＣ。 ２ｅｌ〜２ｅｎは比較器。 である。
Claims (1)
- ３個以上のディジタル／アナログ変換器より構成される
アナログ出力装置の試験方式であって、１個のディジタ
ル／アナログ変換器の出力値を他の２個のディジタル／
アナログ変換器の出力値とそれぞれ比較する比較手段と
、上記比較手段によってアナログ出力装置を構成するす
べてのディジタル／アナログ変換器をループ状に結合す
る手段とを有し、ループ状に構成されたディジタル／ア
ナログ変換器の１個または２個隣接して発生した故障を
上記比較手段によって特定することを特徴とするアナロ
グ出力装置の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11605384A JPS6116624A (ja) | 1984-06-06 | 1984-06-06 | アナログ出力装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11605384A JPS6116624A (ja) | 1984-06-06 | 1984-06-06 | アナログ出力装置の試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116624A true JPS6116624A (ja) | 1986-01-24 |
| JPS649771B2 JPS649771B2 (ja) | 1989-02-20 |
Family
ID=14677533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11605384A Granted JPS6116624A (ja) | 1984-06-06 | 1984-06-06 | アナログ出力装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| US7791519B2 (en) | 2006-03-23 | 2010-09-07 | Panasonic Corporation | Semiconductor device, semiconductor device testing apparatus, and semiconductor device testing method |
| JP2010256175A (ja) * | 2009-04-24 | 2010-11-11 | Sharp Corp | 半導体集積回路装置の、検査装置および検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173372A (en) * | 1974-12-21 | 1976-06-25 | Fujitsu Ltd | Anarogu deijitaruhenkanki |
| JPS5940721A (ja) * | 1982-08-30 | 1984-03-06 | Sony Tektronix Corp | デジタル・アナログ変換器用診断装置 |
-
1984
- 1984-06-06 JP JP11605384A patent/JPS6116624A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173372A (en) * | 1974-12-21 | 1976-06-25 | Fujitsu Ltd | Anarogu deijitaruhenkanki |
| JPS5940721A (ja) * | 1982-08-30 | 1984-03-06 | Sony Tektronix Corp | デジタル・アナログ変換器用診断装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791519B2 (en) | 2006-03-23 | 2010-09-07 | Panasonic Corporation | Semiconductor device, semiconductor device testing apparatus, and semiconductor device testing method |
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| JP2010256175A (ja) * | 2009-04-24 | 2010-11-11 | Sharp Corp | 半導体集積回路装置の、検査装置および検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649771B2 (ja) | 1989-02-20 |
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