JPS5834842B2 - デイジタルケイサンキ オリヨウスル コウギヨウプロセスセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、多くのプロセス条件が時分割デジタル計算機
によって制御される工業的制御方式に関する。

かかる方式においては、計算機に導かれるプロセス条件
の測定データを周期的に計算し、プロセス調節弁昔たは
これに類する装置のような多くの調節端に対する出力命
令信号を発生する。

時分割デジタル計算機は、多年に亘り工業的制御方式、
例えば工業的プロセスの制御釦よびまたは最適化制御に
おいて利用されている。

一般的に言って、工業プロセス制御には、（１）スーパ
ーピゾリー制御（ＳＣＣ）と（２）ダイレクト・デジタ
ル・制御（ＤＤＣ）として知られている２つの方式が存
在する。

（ＳＣＣ）方式においては、各プロセス弁は連続的に各
アナログ調節計で制御されてむり、各調節計の目標が、
プロセスまたは他の信号源からの種々の入力データにつ
いてデジタル計算機で行った計算に依っである時間間隔
で加減される。

一方、（ＤＤＣ）方式にむいては、デジタル計算機は周
期的に弁調節信号を発生し、この信号を直接に各プロセ
ス弁に送出する。

本発明は後者のＤＤＣ方式に関する。

従来、計算機制御方式の商業的応用は、この方式が比較
的高価なために制限されていた。

かかる方式の基本的な価格係数の１つは、プロセス素子
（検出器およびプロセス弁を含む）と計算機との間に必
要とする゛インターフェース”装置によるものである。

先行技循の方式にむいては、典型的には、プロセス検出
器は測定電流の形式のアナログ信号を発生し、この電流
から計算機ｌこ対するフロセス条件測定データを抽出す
るために配置されている入力装置（アナログ・マルチプ
レクサ−１Ａ／Ｄ変換器、アドレスデコーダ等）によっ
て周期的にサンプルされる。

また同様に、計算機出力である命令信号は複雑なインタ
ーフェース装置ニよってアナログ形式の信号に変換され
、プロセス弁筒たは弁操作装置に分配されていた。

この入力および出力のインターフェース装置は厳格な動
作仕様に適合しなければならない。

捷た、この装置はこれを製作するために多大な費用がか
かつていた。

以下に詳細に説明する本発明の計算機制御方式の具体例
においては、計算機と種々のプロセス弁との間の情報の
伝達はパルス信号によって行われる。

ここに説明されている方式は、測定されたプロセス条件
に対応する大きさに比例する繰返し数（周波数）の出力
パルスを発生する複数の検出器筒たは変換器を含む。

これらパルス列信号はデジタル計算機に導入され、計算
機は入来パルスを周期的にサンプルし、各々測定された
プロセス条件の値を代表するデジタル信号を生ずる。

計算機プログラムはこれら測定信号に対し標準化された
計算を実行し、対応するプロセス弁に対する指令に該当
するデジタル命令信号を発生する。

これらのデジタル命令信号は簡単なプログラム様式によ
って各デジタル命令信号に比例する平均周波数のパルス
列出力信号に変換される。

このパルス列出力信号は対応するプロセス弁に伝送され
る。

前記プロセス弁はそれに供給される信号の周波数に対応
して位置決めされる。

従って、本発明の主要な目的は、計算機とこれに共同す
る検出器むよびプロセス調節端素子のような周辺素子と
の間で従来必要とされていた公知のハードウェアーをと
り除き、あるいは該ノ・−ドウエアの価値を最小化する
にある。

従来のかかる・・−ドウエアーの機能は本発明にむいて
は実質的に計算機プログラム制御（ソフトウェア−）の
もとで実行されるか、あるいは低置なデジタル論理回路
と共同するソフトウェア−によって都合よく行なわれる
。

本発明の他の特別の目的は経済的に製作することができ
、更にこの分野にち−いて高い信頼性のある工業プロセ
ス制御方式を提供するにある。

第１図は本発明の一実施例の構成要素をブロック形式で
示した構成図である。

図にむいて制御Ｊされるべき模範的な工業プロセス１０
は制御ステーション１４にわいて高速度の一般用プログ
ラム記憶式デジタル計算機１２によって制御される。

このプロセスは自動制御に適するいろいろの形のどんな
プロセスであってもよい。

あるいは、制御される対象はりアクタ−、フラクショネ
ータ（ｆｒａｃｔ １ｏｎａｔｏｒ）あるいはこれに類
するものであり、多くの個別のしかも互に関連する単位
から形成されているより大きな全プロセスの一部分ヲな
す単独のプロセス単位であってもよい。

後者の場合、全体のプロセス制御の編成は第１図に示す
ような別々のプロセス制御装置の多数を含み、各装置は
各自このような方式形態の計算機を有していてもよい。

このような方式形態については、各計算機はむしろ所謂
マイクロ計算機であり、対応するプロセス単位の制御機
能のみを行うものが適する。

このフ恥セス領域１０に提携し多数の検出器または測定
器１６（１６Ａ、１６Ｂ、その他）があり、各々は流量
、温度むよびこれに類するように、これらの検出器は、
各自のプロセス条件の大きさを代表するデジタル測定信
号を発生する。

寸た、このプロセスに提携する多数の調節端１８（１８
Ａ。

’ｆ８Ｂ、その他）があり、これらは典型的には流量制
御弁筒たはアクチェータの形体をなし、測定サレるプロ
セス条件に対応するプロセス変量するいはプロセス条件
に関連するプロセス変量の値を設定する。

本発明の方式にあ・いては、プロセス１０と中央計算機
ステーションの間のデータの伝送は逐次の直列パルスに
よって行われる。

一般的に、伝送されているデータの値あるいは大きさは
パルス繰返数即ち測定信号の周波数で表示される。

なむ、パルス信号は、例えば接点の開閉のような状態の
２値の状態を表示子ることに利用することができること
は明らかである。

第１図に釦いて、パルス列測定信号を各入力伝送線寸た
はチャンネル２０を通して計算機ステーション１４に導
き、寸た計算機はパルス列形式の弁命令信号を各出力伝
送線２２を通して対応するプロセス調節端１８に導ひく
。

ここで説明されているようなパルス列を発生する検出器
は多数知られている。

例えば、１６Ｃに示されているような翼車式流量計には
種々の形式がちる。

米国特許第３，０７９，８００号には圧力に応答し周波
数信号を発生する振動弦配置が開示されている。

ある応用に対しては、公知のアナログ出力の検出器に測
定条件に比例した周波数のパルス列信号を発生する公知
の変換器を組合せて使用するのが便利である。

このような配置は、熱電対１６Ｂとともに２４で図示さ
れている。

どのような特殊な検出器を選定するかは本発明の要件で
はない。

第２図を参照して第１図の入力回路を説明すれば、入力
伝送線２０上のパルス列測定信号は各々送りレジスタ３
０の対応するステージ（図示せず）につながる入力端子
２６に導かれる。

この入力線は各線の状態変化を充分検出し得る高い周波
数で周期的にサンプルされ、サンプル結果は次に説明さ
れる処理を行うためにレジスタ３０の対応スるステージ
に導入される。

この入力サンプリングおよび処理は第３図のタイ□ング
ダイヤグラムに示されている刻時パルスによって制御さ
れる。

これらの刻時パルスはすべて水晶制御刻時発振器（図示
せず）から１駆動される。

サンプルの繰返数は入力パルスの見落をさけるために充
分速いことが必要である。

基本となる刻時周波数Ａばまた検出器１６が発生する最
大パルス周波数（Ｆｍａｘ ）によっても一部決定され
る。

ここで説明される例では数字的の便宜から４．０９６
Ｈｚに選定されている。

ここに開示される実施例では、計算機１２ば１秒の基本
周期で動作する。

これは、計算機がプロセス調節端１８に送り出す出力パ
ルス列信号の周波数を１秒ごとに再調整することを意味
する。

この各１秒の基本周期の間に、２・Ｆｍａｘ （すなわ
ち２Ｘ４０９６）の所謂動作サイクルができる。

各動作サイクルは等時間間隔の２つの逐次の相に分かれ
ている。

第１の相は入力データをサンプリングして記憶し、第２
の相でこのデータを計算機１２に転送する。

この２和動作であるので、最小の刻時周波数Ａは４・Ｆ
ｍａｘ・■になる。

ここで■は入力線の数である。

い１、入力線が１６の場合は、刻時周波数Ａは２６２．
１４４Ｈｚである。

実際の入力線の数は何個の方式の設計に依存する。

入力線２０のサンプリングは刻時Ｅ（第３図）の制御の
もとて各動作サイクルの開始時におこる。

この瞬間にかいて、各入力線はレジスタ３０の対応する
ステージに実際に接続され、その結果そのステージはバ
イナリ−・ビット（および０）で負荷されサンプル時の
各入力線の状態を示す。

ここで注意すべきはレジスタ内の各ビットの相次ぐ位置
は対応する入力線に固定することである。

入力線２０のサンプリング後直ちに、送りレジスタ３０
（１６サンプルビツト）の内容は第２の送すレジスタ３
４の入力に接続されている導線３２を通り直列にシフト
アウトされる。

導線３２ば、また他の導線３６を通り゛排他的論理和″
ゲート３８の１方の入力に接続される。

このゲートの他方の人力はレジスタ３４の内容、即ちこ
れに先行する動作サイクルの間にレジスタ３４に記憶さ
れていた１６データ・ビット、の直列出力を受ケ取る。

レジスタ３０むよび３４両者のデータ・ビットはこの動
作サイクルの第１相の間ストローブ・クロックＤによっ
て送り出される。

排他的論理和ゲート３８は新しい各サンプル（レジスタ
３０からの）を先行のサンプル（レジスタ３４からの）
の対応するビットと比較し、このゲート出力に、入力線
２０のどれか２つの対応するサンプル間で電圧の状態変
化があるか否かを示す逐次のバイナリ−信号（以下２値
信号と呼ぶ）を発生する。

ゲー１３８の出力は、先行サイクル中にレジスタ３４に
記憶されたビットが次の現在サイクルのはじめにレジス
タ３０に記憶された対応するビットと異なるときはどの
ビットポジション（入力線）に対しても２値の１である
はずである。

それは、ゲート３８の出力はどれか１つの入力線上で状
態の変化（１からＯに、あるいは０から１に変化）があ
ったことを示す、言わば”反転″ビットを与える。

このような反転ビットのゲート出力に釦ける逐次のポジ
ションは入力線に固定する。

ゲート３８で発生する反転ビットは、ＯＲゲート４４を
通してレジスタ４０の送り端子４２Ａは加えられる刻時
パルスＤの制御のもとで、第３の１６ビツトレジスタ４
０に導入される。

このレジスタ４０はこれら反転ビットの一時的の記憶を
与え、このサンプルデータをデジタル計算機１２の主記
憶に移送することを保留する。

サンプルデータの計算機への転送は動作サイクルの第２
の半サイクルの間に行われる。

この転送の位相は刻時てによって始められる。

この刻時ＣはＯＲゲート４４の送り端子を駆動するＡＮ
Ｄゲート４６に接続する゛送り許可″′リードに高レベ
ル信号を与える。

ＡＮＤゲート４６に対する他の入力はこの動作サイクル
の第２の半サイクルの初めに高レベルである。

このＡＮＤゲート４６の他方ノ入力はＦ、Ｆ（ノリツブ
フロップ）５４のリセット端子５２に接続されている導
線５０によって制御される。

このＦ、Ｆ５４は後述する主計算機メモリーの部分増加
を制御する。

転送位相の開始時に、とのＦ、Ｆはその平常のリセット
状態にあシ、導線５０は高位であシ、したがって高い送
り信号はＡＮＤゲート４６からＯＲゲート４４を通りレ
ジスタ４０の送り端子４２Ａに与えられる。

この送り信号はオた導線６０を通り４−ビットのアドレ
ス・カウンタ６２に接続されこのカウンタをその第１ポ
ジシヨンに進める。

カウンタ６２はその出力導線６３に主計算機メモリーに
対するアドレス信号を与える。

このアドレス信号は１６語記憶装置部分６４（第１図）
において、反転ビットの検定すべきビット位置に対応す
る特定の記憶位置６４Ａ、その他を同定する。

前に説明したように、このビット位置は順次に特定の入
力線２０に対応する。

かくして記憶場所６４Ａ、その他はそれぞれ特定の入力
線釦よひそれに附属する検出器１６に対応する。

（ここに説明した機能を遂行するために利用できる計算
機には種々の型式のものがあるが、ここに図示した具体
例では、米国、マサチューセット州、メーイナルドにあ
る” Ｄｉｇｉ ｔａｌ Ｅｑｕｉｐｍｅｎｔ Ｃｏ−
” （Ｄ Ｅ Ｃ）で製造された特殊の計算機、Ｍｏｄ
ｅｌ ＰＤＰ−１５を参照して説明する。

）動作サイクルの転送位相の始めに、刻時Ｃが高位にな
ると、レジスタ４０内の右端のビットがダイヤモンド形
７０で示されている゛°判定回路″と呼ばれている回路
に送り出される。

ここに説明する特殊の配置に釦いては、この判定回路は
簡単に（１）レジスタ４０の出力端子とＦ、Ｆ’ ５４
の入力セット端子との間の直接接続、釦よぴ（２）レジ
スタ４０のリセット出力端子から（先に述べた）レジス
タ４０への入力信号のシフトを制御する回路への直接接
続から成る。

この判定回路は、実際には、レジスタ４０の出力に生ず
る各反転ビットを分析し、それがｉｔたば０−Ｃあるこ
とを決定する。

もし１であれば、判定回路の第１出カフ２が高位になり
、増分制御ノリツブフロップ５４をセットする。

このＦ、Ｆ５４は、そこで、増分記憶導線７４（ＤＥＣ
のＰＤＰ１５型計算機で公知のインタフェース配置）を
通り記憶装置６４の記憶場所に送られる。

この記憶場所はアドレス・カウンタ６２の出力導線６３
上の個々の２値信号で同定される。

導線７４上の高位信号はこのように同定された記憶場所
の数値゛を増加せしめる。

換言すればアドレスされた記憶場所に記憶されていた２
進数は１だけ増加する。

その結果、記憶場所６４Ａ、その他に記憶されていた数
は計算機の１秒の基本周期のはじめから一定の時刻１で
に対応する検出器１６から受は取ったパルス数を代表す
る。

かくして記憶場所に記憶されている数値が増加した後に
計算機１２は導線７６に通常の゛受信完了″信号を送り
返す。

Ｆ、Ｆ５４がリセット状態に戻ると、導線５０が高位と
なり、レジスタ４０の送り端子４２Ａに送り信号が再び
与えられ、捷た同時にアドレス・カウンタ６２が次の計
数状態に進められ、レジスタ４０から送り出される次の
ビットの記憶場所が指定される。

ここでもし、レジスタ４０から判定回路７０に送り出さ
れる反転ビットがゼロ（先行する２つのサンプル時間中
に、対応する入力伝送線２０が信号状態を変化しなかっ
たことを示す）であった場合は判定回路７０の第２出力
端８０は高位になる。

判定回路７０の主出力端７２は低位にとどｔ、ｂ、従っ
て、Ｆ、Ｆ５４は、リセット状態に維持され、記憶装置
６４には何んら新しいデータが与えられない。

しかし、判定回路７０の第２出力端８０からの高位信号
は、ＡＮＤゲート８２を開き、マルチバイブレータ８４
からの高い周波数信号（１０ＭＨｚ ）をＡＮＤゲート
８６に送出す。

（このときＡＮＤゲート８６は他方の入力端に印加され
ている”送り許可″信号によって開いている）。

ＡＮＤゲート８６は、はとんど同時に高位信号を発生し
ＯＲゲート４４を通して送り端子４２Ａに送り出し、こ
れによりレジスタ４０とアドレスカウンタ６２の次のシ
フト・サイクルを開始する。

この結果、レジスタ４０から前に述べたように判定回路
７０によって検定される次のビットが送り出される。

このビットがもし′１”であれば、導線８０のレベルは
低くなりＡＮＤゲート８２が閉鎖し、そのとき検査され
ているビットの転送の送り信号を遮断する。

以上を要約すると、各動作サイクルの第１番目の相にお
いて、入力線２０のすべての入力信号がサンプルされ、
これらすべての２値的なサンプル信号は、先行する動作
サイクルから入力線の信号の状態が変化したか否かを判
定する論理回路によって分析される。

この分析結果は一組の直列反転ビット信号として現われ
、レジスタ４０に与ｔられる。

信号状態の各変化は２値のＩＴ ＩＨによって表わされ
、変化が検出された入力線に対応する連続的なビットポ
ジションに置かれる。

動作サイクルの第２番目の相の間に、レジスタ４０内に
記憶されていた反転ビットのすべてが順次に検査され、
もしもどれかが′ｌ Ｉ ｎであることがわかれば記憶
装置の部分６４内の対応する記憶場所６４Ａその他がそ
の数値を１だけ増加せしめられる。

このような動作サイクルは、予め定められである周期、
例えば１秒の周期で繰返してつづく。

その周期の終りに記憶装置部分６４内の各別の記憶場所
は先行の基本周期中に対応する入力線上に起きた反転信
号の総数を表示するデジタル数を記憶する。

この数は選択された周期内にむける対応する検出端１６
から送り出される実際のパルス数を示すとともに、その
間に測定されたプロセス条件の量を示すものである。

かかる各計数周期の終り、例えば各１秒の終りごとに、
計算機はプログラム制御に従って記憶装置６４内の別々
の場所６４Ａ、その他に記憶されていたデータを、作業
記憶装置１００の中の対応する記憶場所１００Ａ、その
他に転送する。

これと同時に記憶装置６４は、次の動作周期で前述の反
転回数を累算するためにリセット（ゼロにセット）され
る。

計算機は、そこで、作業記憶場所１００Ａその他の各デ
ータの組について普通のプログラムされた計算を順次に
行い、各プロセス調節端１８のそれぞれに対する各命令
あるいは指令を代表する語の形式でデジタル応答信号を
発生する。

これらの各命令語は普通のやり方で出力記憶装置１０２
内の対応する記憶場所１０２Ａ、その他に置かれる。

計算機１２によってこれらの命令指令が発生し終るとす
ぐ（これは極度に速に起る）、このシステムは調節端１
８に対応する出力制御信号を送り出し始める。

この発明の実施例においては、記憶装置１０２の各デジ
タル語は、命令を代表するデジタル数によって決定され
るところの平均パルス繰返数（周波数）を持つ対応する
パルス列信号に変換される。

この実施例では、特に平均パルス繰返数がこの記憶され
た数に直接に比例する。

標準並列デジタルフオマットからパルス列フォルマット
への変換を単純な方法で経済的に行うことには、微細な
点ではあるがそれには困難な問題が存在する。

この１つの問題は次の事から発生する。

即ち、一般用計算機で普通の記憶配置を採用したものに
おいては、各命令語がそれぞれ指定できる記憶場所に記
憶されてかり、これらの語は１つづつしかアクセスする
ことができない。

したがって、この命令指令の全体のデジタル数を連続的
に用いて連続したパルス列信号を生ずることができない
ことである。

本発明の一つの特徴は、この問題が、次の方法で解決さ
れることである。

すなわち、通常のフオマット（ｆｏｒｍａｔ ）から独
特なフォーマット、特に普通のフォーマットを対応する
平均パルス繰返数をもった連続したパルス列信号を発生
するに都合のよいフォーマットに変換する１つのステッ
プ（実際にはプログラムされた一連のステップ）を含む
操作によって解決される。

第４図を参照して更に群しく説明すれば次の通りである
。

各命令信号は記憶装置部分１０２に、例えば最上位ビッ
ト（ＭＳＢ）から最下位ピッ）（ＬＳＢ）ｔで総計１２
ビツトをもつ２進数として記憶される。

これらの命令語は１０２Ａから１０２Ｐで表わされる対
応した記憶場所に配置されている。

各記憶場所は対応する１２ビツト語を個々にアクセスで
きるように別々にアドレスされている。

（ＤＥＣ製のＦＤＰ−１５形計算機では各語は１６ビツ
トであるが、本例では１２ビツトが適当である。

）記憶装置部分１０２に記憶されているデータは、計算
機プログラム（第１固転よび第４図に機能ブロック１１
０で示されている）によって置き換えられるとともに例
えば０１〜１２で図示されているところの１２の語記憶
場所を含み他の記憶装置部分１１２に新しいフォーマッ
トで再記憶される。

この置換えを次に簡単に説明する。

１ず、プログラムは実際にむいてもとの命令指示データ
の横列と縦列とを変更し新しいフォーマットでデータを
表わすことを実行する。

この新しいフォーマットに釦いては、命令語のＭＳＢの
全部は１つの場所０１内に、次の位のＭＳＢ（ＮＭＳＢ
）は次の場所０２内に、以下同じようにして最下位の命
令語（ＬＳＢ）のすべては最後の場所１２内に置かれる
。

第５図は前記の記憶装置１０２から記憶装置１１２にデ
ータを転送し、新しいフォーマットに置換するための模
範的な計算機プログラムのフローチャートを示すもので
ある。

ここに示すプログラムは、ＤＥＣ製、ＦＤＰ−１５形計
算機のために特別に用意したものである。

ここでＬＡＣ。ＴＡＤ、その他で示されている指令は製
造者によって発行されたＦＤＰ−１５の取扱説明書から
引用したアセンブリ言語の略語である。

第６図Ａ〜第６図りば、もとの記憶場所から次次に１２
ビツトのデータ語を取りだし、新しい一組の記憶場所に
各データ語の各ビットを分配することを実行する基本的
ステップを図式に示したものである。

この置換え動作の構成において、比較的簡単な手段によ
り出力するプログラムまたは手順を遂行し命令指令の各
ビットをすべてのプロセス調節端１８に対し連続的にか
つ同時にパルス列信号を発生するために利用することが
できる。

この概念を実行するために種々の手続を利用することが
可能であり、特にその１つを以下詳細に説明しよう。

この手続において記憶場所０１〜１２は特別な順序でア
クセスされ、各語の個々のビットは出力レジスタ１２０
の対応するステージを（１−またはＯで）制御するため
に利用される。

この遂次のアクセスをなし寸た出力するプログラムは、
それぞれ命令信号によって決定されるところの適当な繰
返し数のパルス信号を連続して発生するように動作する
。

これらの各パルス列信号は、２進法の乗算器（ｂｉｎａ
ｒｙ ｒａｔｅ ｍｕｌｔｉｐｌｉｅｒ ）と同じ機能
をもった論理回路によって発生させることができる。

このような回路は、並列２進数を対応する連続周波数信
号に変換する動作をなす市販の回路をこれに利用するこ
とができる。

かかる装置においては、カウンタが刻時信号によって駆
動せられ、２進的に重みが加えられている一連の定周波
信号（Ｆ”／２ 。

Ｆ／４ 、 Ｆ／８ 、等・・・）を発生する。

これらの信号はそれぞれゲート回路に結合して釦り、各
ゲートは並列信号の個々のビットによって制御され、並
列信号のＭＳＢは最も高い周波数信号Ｆ／２を制御し、
ＮＭＳＢは次に高い周波数信号Ｆ／４を制御し、以下各
位のビットは順次低周波信号を制御する。

これらのゲートの出力は、オーバーラツフするパルスを
防ぐために反一致回路が使用されて、互に組合わされる
。

この回路の出力側に得られる周波数信号の平均のパルス
繰返数は並列デジタル信号に比例する。

この実施例の手順において、すべての命令語の最高位の
ビット（ＭＳＢ ）（それは転換した後新しいデータ語
、あるいはビットの一組として記憶場所０１内に記憶さ
れる）は同時にそして周期的に利用され出力周波数Ｆ／
２に対応した出力パルスを発生するために使用される。

すなわち、ＭＳＢが１である各命令語に対して、対応す
る出力線２２は最も高い周波数Ｆ／２で一連のパルスを
受取る。

命令語のＮＭＳＢは最大周波数″Ｆ／２ ”パルス間の
選ばれた期間の間で周波数Ｆ／４の付加出力パルトとし
て使用される。

かくしてＮＭＳＢが１である各ＮＭＳＢに付し、対応す
る出力線２２は最高に周波数Ｆ／２の間の選ばれた期間
に周波数Ｆ／４で一連のパルスを受取る。

この手順は、０１から１２寸でのすべての新しいデータ
語について用いられ、その値が１であるところのより低
位ビットに対しそれぞれ、対応する出力線２２に累進的
により低い周波数のパルス列が挿入される。

かくしてその値が１である各ＬＳＢに対し、対応する出
力線は命令語の第１２番目のビットに対応した最も低い
２進的重みの周波数を有する一連のパルスを受は取る。

このようなビットの出力は先に述べたように例えば１秒
の全基本周期の間つビく。

ＭＳＢ、ＮＭＳＢ、等々を含む種々のデータ語０１．０
２．・・・を出力する選択は、出力時期間中に各データ
語を適当な回数選択することを確実に行う特別な配置に
よって制御される。

例えば８１９２Ｈｚの最大動作周波数の刻時信号によっ
て１２ビツトの主カウンタの計数を増進することが利用
される。

各計数位置に対してデータ語（０１，０２，・・・等）
が出力されるために選択される。

選択された語（例えば０１）はカウンタ出力の（最低位
）即ち最後の２値の１″につビく２値の０“の数に対応
する。

このことは次のように説明することができる。

すなわち、この手順は各命令語の２進数に対応する平均
・シルス繰返数の出力パルス列信号を用意するに必要な
正確な回数づつ各データ語を選択する。

第７図を参照して第１図の出力回路を説明すれば次の通
りである。

この出力配置は１２−ビット・カウンタ１５０を含み、
とのカウンタは各動作サイクルの開始時に起る刻時パル
スＥ（８１９２Ｈｚ）（第３図参照）で、駆動される。

カウンタの１２の出力線１５０ば、各動作サイクルの中
間で起る負荷刻時パルスＦによって制御されるゲートを
通り１２ビツトの送りレジスタ１５４の対応する段に接
続されている。

したがって、各負荷刻時パルスＦで送すレジスタ１５４
はカウンタ１５０の現在のカウントを代表するデジタル
数を受取る。

各負荷刻時パルスの直後に送り刻時パルスＧがＡＮＤゲ
ート１５６を通し送り端子１５８に印加され、レジスタ
の内容は点線で示しである判定回路１６０に送り出しを
はじめる。

この判定回路１６０は各ビットが１″であるかあるいは
Ｏ１１であるかを決定する。

この判定回路１６０はレジスタ１５４からの出力が低レ
ベル（論理的に’ ｏ ” ）のときにその主出力１６
２に高レベル（論理的にＩ？ １７１ ）信号を発生す
る。

この主出力は導線１６４によってゲート１５６に接続さ
れており、このゲートを開に保ち、このレジスタ１５４
からゼロが送り出されている間はこのレジスタに送り刻
時パルスＧを伝送する。

ＡＮＤゲート１５６からの送りパルスは導線１６４を通
り４−ビット・アドレス・カウンタ１６６にも導かれる
。

このアドレス・カウンタ１６６はレジスタ１５４の内容
が判定回路１６０に送り出されはじめた時にゼロ・カウ
ントに設定される。

判定回路１６０がレジスタ１５４から最初の２値の′１
″を受けると、その主出力は低レベルとなり、ＡＮＤゲ
ート１５６を閉じ、送りパルスＧを遮断する。

従って、アドレス・カウンタ１６６は最初の２値の１″
の出現する直前に達していた計数位置にとどする。

この計数位置はレジスタから°１″が検出する寸でにレ
ジスタから現われた°Ｏ”の回数を示す。

このカウンタの４つの出力線１７０は、計算機メモリー
選択回路に導かれており、記憶装置部分１１２内のデー
タ語（０１゜０２、その他）の中からカウンタ出力数に
対応するアドレスを同定する。

動作サイクルの終り、すなわち次のサイクルの初めに、
刻時パルスＣはＦ、Ｆ１７２をセットし、計算機に対し
”サイクル・要求″信号を発生する。

（このサイクル要求信号は前記のＤＥＣ製ＦＤＰ−１５
形計算機において公知である）。

この要求信号に応答し、計算機はアドレス・カウンタ１
６６で指定したデータ語の記憶場所（０１２等）をアク
セスし、捷た、そのアドレスからのデータ・ビットを１
６本の導線から成る出力バス１８４の対応する導線にそ
れぞれ送り出す。

これらの導線はそれぞれインネーブル−ゲート（Ｅｎａ
ｂｌｅ ｇａｔｅ）（図示せず）を介して出力レジスタ
１２０の対応するＦ、Ｆ段に結合されている。

これらの出力段はそれぞれプロセス弁１８に導かれる出
力導線２２に結合する。

このデータ語の選択手順は動作サイクルの周波数で続き
、そして出力レジスタ１２０に周期的にデータ・ビット
の新しい組を送り出す。

アドレス・カウンタ１６６の出力はどの組が送り出され
るかおよびこのカウンタによって生じた一連の出力アド
レスが計算機制御方式の基本周期全体を通して予め定め
られている順序を追随することを決定する。

この予定されている順序を例解するために、第８図に基
本周期全体に亘ジ第７図のアドレス発生装置の動作を表
わす典型的なデータ表が示されである。

第８図の左欄にカウンタ１５０によって発生し送りレジ
スタ１５４に負荷される累進的に増加する２値数の値を
示す。

中欄はそのレジスタにおいて出力に”１”を発生するた
めに要する送り回数を表示する。

すなわち、中欄はカウンタ内の数で最後の２値数”■”
の後に続く“０”の数を表わす。

右欄は中欄における数と等しい出力パルスに応答しアド
レス・カウンタ１６６によって発生する数を示す。

アドレス・カウンタ１６６にカウント・パルスが送られ
ないときは（左欄の最後のビットが１”）、カウンタは
ゼロ・アドレス（４本の線がすべて０）を発生し、ＭＳ
Ｂのすべてを含むデータ語を指定する。

これは他の各サイクルで起り、これらのＭＳＢは最大パ
ルス周波数Ｆ／２で出力される。

次位のピッ）ＮＭＳＢはＭＳＨの１／２の回数で指定さ
れ、ＮＭＳＢの値が１”であるところの各ＮＭＳＢに対
し対応する出力線２２は最大パルス繰返数の１／２すな
わち繰返数Ｆ／４で高位信号を受は取る。

中欄の数が大きいほど、対応するアドレスは低い繰返数
で選ばれる。

したがって、ＬＳＢを内容とするデータ語は組全体の中
で最も少ない回数指定される。

このことは、主カウンタ１５０がｉ ｏｏ、ｏｏｏ、ｏ
ｏｏ、ｏｏｏに達し、すなわちピッド１″の次にＯ″が
１１個続き、このＬＳＢ記憶場所に対応しアドレスカウ
ンタ１６６によってメモリーアドレスの１０１１が発生
する時に起る。

出力レジスタのインネーブル・ゲートはＡＮＤゲート１
８８からのインネーブル信号によって制御される。

このＡＮＤゲートの一方の入力は判定回路１６０の第２
出力１９０から、駆動され、この出力は送りレジスタ１
５４の出力で最初にビット９１１９１が検出されたとき
に高位になる。

他方のＡＮＤゲート入力は計算機の゛サイクル・グラン
プツト”（ｃｙｃｌｅ ｇｒａｎｄｅｄ ）線１９２か
ら駆動される（ＦＤＰ−１５形計算機にち・いて公知）
。

これは、計算機がデータ出力バス１８４上に選択された
出力データを送り出したときに高位になる。

ＡＮＤゲート１８８は両人力が駆動されたときに出力を
生じ、選択されたワード・ロケーションからの１６ビツ
トのデータ（全ＭＳＢ、６るいばＮＭＳＨの全部のよう
な完全なデータ語から成る）は出力レジスタ１２０の中
に負荷され、そのレジスタの対応するＦ、Ｆをセットす
る。

サイクル・グランプツト線１９２は、捷たサイクル要求
Ｆ、Ｆ １７２のリセット端子に接続されて釦り、デー
タが出力レジスタ１２０の中に負荷されている間Ｆ、Ｆ
１７２はリセットされており、計算機に動作が完了し
たことを示す。

かくして、サイクル・グランプツト線１９２はデータが
負荷された直後低レベルに下り、計算機は上述のような
他の動作に戻る。

ある出力配置においては、出力レジスタの個々のステー
ジは動作サイクルの残りの期間（それらのステージに負
荷されているビットに従って）セットまたはリセットの
レベルに保つことができる。

出力装置の他の形式にあっては、便宜上、個々のステー
ジは予め定められた期間だけセット状態を保ち、即ち動
作サイクルの半サイクルだけ、セットに保ち、残りはリ
セットされる。

上述したどの出力配置にあっても、１秒の基本周期を通
してのパルス繰返数は一般には不均一である。

むしろ、出力信号は゛かた捷りだらけの″周波数信号と
称すべきものであり、出力パルスはしばしば束となって
連続的に発生し、どちらかと言えば不規則になる。

しかしながらどの出力線２２においても基本周期を通じ
ての平均の出力パルスの繰返数は出力線に接続されてい
るプロセス弁に対する命令指示数に直接に比例する。

第９図は前述のプログラムされた手順によって発生する
出力信号の１つのフォーマットを例解するもので、ここ
では出力装置は、出力レジスタ１２０の各ステージが動
作サイクルの全期間に亘りセラ）（４′にはリセット）
状態を維持するものが用いられている。

この第９図のＢ−１セクシヨンは、ＷＡからＷＰ捷での
指標付けた１６組の１２−ビット命令語を示し、これら
はそれぞれ各プロセス弁に対する制御指令として予定さ
れるものである。

説明を簡単にするために、各命令語の初めの６ビツトは
０″で、指令データはすべて最後の６ビツトに含搾れて
おり、したがってこれらのビットだけが前に説明した転
換プログラムに必要である。

付表ＢのＢ−２セクシヨンは、転換されたフォーマット
の指令データを示す。

ここで注意すべきは、もとの命令語の中で６個のデータ
・・ビットだけが利用されているので、ここでは６個の
データ語だけであることである。

各転換後の語は、もとの１６個の命令語に対応して、１
６ピツトから成る。

最高位のピッ） （ＭＳＢ ）はすべて、Ｂｉｔ・０１
の指標を付した第１列目の語の中に入っており、ＮＭＳ
Ｂはすべて、Ｂｉｔ−・０２の指標を付けた次の列に入
っている。

縦行の見出しくＷＡ、ＷＢ、その他）は各行のデータビ
ットのもとの命令語源を示す。

第９図のＢ−３セクシヨンは、実際のタイ□ング・ダイ
ヤグラムを示すものである。

このタイ□ング・ダイヤグラムは下方にむかって時間の
経過を読取られねばならない、すなわち、基準時刻（０
００）から下方に向って順次に００１，００２゜・・・
の指標が付された等時間間隔で時間が経過することを示
す。

１６−データ縦行（Ａ、Ｂ、その他の指標が付されてい
る）内の２値数（１釦よび０）は各命令語ＷＡ、ＷＢ
、・・・その他に対応する１６個のプロセス弁に送られ
る出力信号を表わす。

各２値数のうちの１″は出力レジスタ１２０から送り出
される正（または高位の）パルスを示し、２値数のうち
の０″はこのレジスタ１２０から送り出されるゼロ（捷
たは低位の）パルスを表わす。

この例において、全パルス列出力信号を発生するに要す
る合計時間は１秒である。

１つの命令語が６ビツトだけのデータから構成されてい
る簡単なこの例にむいては、データを送り出すための刻
時パルス周波数は６４Ｈ７に定めることができる。

したがって１秒間の基本周期が６４の時間々隔で示され
る。

第９図のＢ−３セクシヨンでいくつかの場所で、デジッ
トをパルス形の線で区切り、パルス列出力がどんなふう
にあられれるかを図形的に例解している。

指標ｅｌ Ｇ ４１のパルス列は連続するパルスの次々
の連続組から成り、即ち実質的には連続した高位の信号
である。

これは６ビツトの命令指令がすべて“１″であるからで
ある、こればＢ−１セクシヨンの指標ＷＧから容易にわ
かる。

その他の信号はより典型的な状態を図示し、これらは平
均出力パルス繰返数は１００φ（６４ｐｐｓ ）と０％
（Ｏｐｐｓ ）の中間のどれかである。

出力線２２で送り出されるパルス列信号は個々のプロセ
ス操作器′＝！たはプロセス弁１８に導かれる。

これらの調節端はこのようなパルス列に応答し、合弁を
基本周期間の平均のパルス繰返数に対応した位置に設定
する。

弁は基本周期の一部分の期間でしばしば起るような集束
があってもこれに応答して偏位することがない。

合弁（寸たは調節端素子）はシステムの基本周期に比較
してゆっくりと動作する適当な速さで設定位置の移動を
行う。

プロセス弁はその積分部分として電気的パルス列信号に
応答する適当な電気回路を含むことが望捷しい。

その理由は積分配置は通常量も経済的な形態であるから
である。

しかしながら、場合６ζよっては合弁に組合せ、あるい
は現場において弁に近接して公知の周波数／アナログ信
号変換器、例えばパルス列信号を対応するアナログ電流
または電圧信号に変換する装置を組合せることが望まし
い。

かかるアナログ信号は例えば、弁を直接制御するのに利
用することができるし、あるいはアナログ信号を各プロ
セス弁にある公知の電流−空気変換器に導ひき対応する
空気圧信号（例えは３〜１５ ｐｓｉ ）を発生し、標
準形のダイヤフラム式空気圧弁を操作せしむることもで
きる。

プロセス調節端１８にどんな形式を選定するかは本発明
の構成要件外である。

【図面の簡単な説明】

第１図は本発明の実施例の方式の概要を示すブロック図
、第２図は本発明実施例の中の処理装置入力回路の詳細
を示すブロック図、第３図は処理装置の入力および出力
回路を、駆動するに使用される刻時パルスを示すタイ□
ングダイヤグラム、第４図は標準のフォーマットから本
発明の処理装置の出力機能に適する新しいフォーマット
に弁命令信号がどのように転換されるかを示した説明図
、第５図は弁命令信号を第４図に示す新しいフォーマッ
トに転換するための計算機プログラムのフローダイヤフ
ラム、第６図は第５図に示すプログラムによって実行さ
れるステップの概要を示す。 第１図は出力回路の詳細を示すブロックダイヤフラムで
ある。 第８図は本発明実施例装置に含すれるアドレス発生装置
の動作を説明するための典型的なデータ表を示す。 第９図は本発明実施例に含捷れる出力装置において、標
準のデータ構成の命令語によって各調節端に送り出され
る・〈ルス列信号を発生する手順を説明するための典型
的データ表を示す。 １０：プロセス領域、１６：検出器、１８：フロセス調
節端、１２：計算機、１４：制御ステーション、２０，
２２：伝送線、３０：シフトレジスタ、６２ニアドレス
・カウンタ、６４：入力記憶装置部分、１００：作業記
憶装置部分、１０２：出力記憶装置部分、１１２：記憶
装置部分、１２０：出力レジスタ、１６６：アドレス・
カウンタ。

Claims (1)

1. 【特許請求の範囲】 ＩＡ）温度、流量のようなプロセス条件に応答し、個々
   の条件の大きさに関連した周波数を有するパルス列信号
   を発生するようぬ構成された複数の検出器、 Ｂ）前記検出器からの前記パルス列信号を制御ステーシ
   ョンへ伝送する複数のチャンネルを有する第１の伝送回
   路、 Ｃ）前記制御ステーションに在る高速デジタル計算機、 Ｄ）前記計算機に設けられ、少なくとも第１及び第２の
   記憶装置部分を有する記憶装置、 Ｅ）（ｅｌ）連続した２動作サイクル中に受けたパルス
   列信号からのデータを記憶するレジス タ （ｅ２）前記レジスタに記憶されたデータを比較し、前
   記受けたパルス列信号によって表わされる前記プロセス
   条件の大きさに変化が起きたかどうかを示すデジタル測
   定信号を発生する手段、及び （ｅ３）前記デジタル測定信号を、前記関連せる検出器
   に対応する前記第１の記憶装置部分の記憶場所に転送す
   る手段を 含み、前記制御ステーションに設けられて、前記夫々の
   検出器からの入力パルス列信号に応答する手段、 Ｆ）前記測定されたプロセス条件の少なくとも一つの条
   件に影響を及ぼす選択されたプロセス変量の値を設定す
   る複数のプロセス調節端素子、 Ｇ）前記計算機は、上記第１の記憶装置部分に記憶され
   ている前記デジタル測定信号に基づいて各命令信号が対
   応プロセス調節端素子に対する命令を表わす一連の命令
   語から成る対応命令信号を発生し、且つ前記命令語の共
   通の２進重みのすべてのデータビット（即ちＭＳＨの一
   群、ＮＭＳＨの一群等）が前記同じ記憶場所に割当てら
   れるように、前記命令語を前記第２の記憶装置部分の記
   憶場所に記憶するように構成された手段を含み、 ■）夫々のプロセス調節端素子に伝送する一組の並列出
   力パルス列信号を発生し、各出力パルス列信号が前記第
   ２の記憶装置部分に記憶されている対応命令語によって
   決捷る平均周波数を有する出力装置、及び ■）前記出力パルス列信号を夫々のプロセス調節端素子
   に伝送する第２伝送回路を具備し、Ｊ）前記プロセス調
   節端素子は前記出力パルス列信号に応答して、前記変量
   を対応信号周波数に応じて設定する ことを特徴とするデジタル計算機を利用する工業プロセ
   ス制御方式。