JPH11326465A - Ａｄ・ｄａコンバータ内蔵半導体集積回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＤコンバータとＤＡコンバータを混載する
半導体集積回路において、ＡＤコンバータのデジタル出
力およびＤＡコンバータのデジタル入力を外部に切り出
すこと無く、かつＡＤコンバータとＤＡコンバータの単
体機能テストを同時に行うことができる回路を提供す
る。 【解決手段】 比較器５４に、ＡＤコンバータ２３から
出力されるデジタル信号値とカウンタ５２から出力され
る理論値を入力し、ＡＤコンバータの単体機能テスト時
には、その二つのデジタル信号値を比較した結果を半導
体集積回路２０の外部に出力し、ＤＡコンバータ３６の
単体機能テスト時には、カウンタの出力理論値をＤＡコ
ンバータに入力する構成により、ＡＤコンバータとＤＡ
コンバータの同時テストを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路お
よびそのテスト方法に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路に搭載されている
アナログデジタルコンバータ（以下、ＡＤコンバータと
いう）とデジタルアナログコンバータ（以下、ＤＡコン
バータという）の機能テストの方法として、セレクタ等
の回路を介して外部に論理的に切り出して単体機能テス
トをする方法が用いられている。

【０００３】以下、従来のＡＤコンバータとＤＡコンバ
ータの単体機能テスト方法について説明する。図１は従
来のＡＤコンバータとＤＡコンバータを混載する半導体
集積回路の、アナログ機能セルとその周辺のテスト回路
を示すものである。

【０００４】図１において、１は半導体集積回路、４は
ＡＤコンバータ、１５はＤＡコンバータ、２は半導体集
積回路１の外部入力端子、３は半導体集積回路１の外部
入力端子２からの信号線、５はＡＤコンバータ４から出
力されるデジタル出力信号線、６は半導体集積回路１が
通常使用時に外部に出力する信号の出力信号線、７は半
導体集積回路１の外部出力として信号線５か信号線６の
値のどちらを出力させるかを選択するためのセレクタ、
８はセレクタ７の出力信号線、９は半導体集積回路１の
外部出力端子、１０は半導体集積回路１の外部入力端
子、１１は外部入力端子１０からの信号線、１２は半導
体集積回路１が通常使用時にＤＡコンバータ１５に入力
する信号線、１３はＤＡコンバータ１５に入力する値を
信号線１１のものか信号線１２のものかを選択するセレ
クタ、１４はセレクタ１３の出力信号線、１６はＤＡコ
ンバータ１５からのアナログ出力信号線、１７は半導体
集積回路１の外部出力端子、１８は半導体集積回路１の
外部入力端子、１９は外部入力端子１８からの信号線で
ある。

【０００５】まずＡＤコンバータ４の単体機能テスト方
法について述べる。半導体集積回路１の外部入力端子２
から入力されたアナログ信号は、信号線３を通じてＡＤ
コンバータ４に入力される。ＡＤコンバータ４にて生成
されたデジタル信号は、信号線５を通じてセレクタ７に
入力される。セレクタ７には、半導体集積回路１が通常
使用時に外部に出力する信号の信号線６も入力されてお
り、半導体集積回路１の外部入力端子１８から入力され
信号線１９を通じてセレクタ７に入力される値によっ
て、信号線８に出力する値を信号線５のものにするか信
号線６のものにするかを選択している。セレクタ７から
の出力信号線８の値は、半導体集積回路１の外部出力端
子９から出力される。セレクタ７によって信号線５の値
が外部出力端子９に出力されている時、ＡＤコンバータ
４は論理的に半導体集積回路１の外部に切り出されてい
ることになり、単体機能テストが実行可能となる。逆
に、外部出力端子９に信号線６の値が出力されていると
き、半導体集積回路１は通常動作モードとなる。

【０００６】次に、ＤＡコンバータ１５の単体機能テス
ト方法について述べる。半導体集積回路１の外部入力端
子１０から入力されたデジタル信号は、信号線１１を通
じてセレクタ１３に入力される。セレクタ１３には、半
導体集積回路１を通常使用時にＤＡコンバータ１５に入
力する信号線１２も入力されており、半導体集積回路１
の外部入力端子１８から入力され信号線１９を通じてセ
レクタ１３に入力される値によって、信号線１４に出力
する値を信号線１１のものにするか信号線１２のものに
するかを選択している。セレクタ１３からの出力信号線
１４の値は、ＤＡコンバータ１５に入力されている。Ｄ
Ａコンバータ１５からのアナログ出力信号は、信号線１
６を通じて半導体集積回路１の外部出力端子１７から出
力される。セレクタ１３によって信号線１１の信号（外
部入力端子１０からの信号）がＤＡコンバータ１５に入
力されている時、ＤＡコンバータ１５は論理的に外部に
切り出されていることになり、単体機能テストが実行可
能となる。逆に、信号線１２の信号がＤＡコンバータ１
５に入力されているとき、半導体集積回路１は通常動作
モードとなる。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
のテスト方法では、ＡＤコンバータ４のデジタル出力の
ビット幅が半導体集積回路１の全出力端子数を越えた
時、また、ＤＡコンバータ１５のデジタル入力のビット
幅が半導体集積回路１の全入力端子数を越えた時は、半
導体集積回路１の出力端子数あるいは入力端子数を機能
テスト用に増やさない限り、ＡＤコンバータあるいはＤ
Ａコンバータを論理的に外部に切り出すことが出来な
い、つまり単体機能テストが行えないという欠点を有し
ている。

【０００８】また、現時点では、ＬＳＩテスターにてＡ
Ｄコンバータ単体機能テスト用アナログ入力を印加しつ
つ、ＤＡコンバータ単体機能テスト用デジタル入力を印
加することが構造上困難であるので、ＡＤコンバータの
単体機能テストとＤＡコンバータの単体機能テストは同
時に行えず、テスト時間が長くなるという欠点も有して
いる。

【０００９】本発明は、上記従来の問題を解決するもの
で、ＡＤコンバータとＤＡコンバータを混載する半導体
集積回路において、ＡＤコンバータのデジタル出力およ
びＤＡコンバータのデジタル入力を外部に切り出すこと
無く、かつＡＤコンバータとＤＡコンバータの単体機能
テストを同時に行うことのできる、ＡＤ・ＤＡコンバー
タ（以下、ＡＤコンバータとＤＡコンバータを合わせ
て、ＡＤ・ＤＡコンバータという）内蔵半導体集積回路
およびそのテスト方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＡＤ・ＤＡコンバータ内蔵半導体集積回路
は、ＡＤコンバータの単体機能テスト時には、ＡＤコン
バータから出力されるデジタル信号値とクロック信号に
同期してカウンタから出力される理論値を、比較器に入
力し、その二つのデジタル信号値の比較結果を半導体集
積回路の外部に出力し、ＤＡコンバータの単体機能テス
ト時には、カウンタから出力される理論値をＤＡコンバ
ータに入力する構成を有している。

【００１１】そして、ＡＤコンバータの単体機能テスト
は、ＡＤコンバータからのデジタル出力信号値とカウン
タからの理論値の二つのデジタル信号値の比較結果を、
半導体集積回路の外部に出力し、その出力値を測定する
ことにより行う。また、ＤＡコンバータの単体機能テス
トは、ＤＡコンバータからの出力値（カウンタから出力
される理論値をＤＡコンバータでＤＡ変換して得られる
アナログ信号）を測定することにより行う。

【００１２】この方法では、ＡＤコンバータのデジタル
出力を半導体集積回路の外部に出力することなくＡＤコ
ンバータの機能を検証でき、かつＤＡコンバータへのデ
ジタル入力を半導体装置の外部から入力することなくＤ
Ａコンバータの機能を検証でき、かつＡＤコンバータの
機能検証とＤＡコンバータの機能検証を同時に行うこと
が出来る。

【００１３】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１４】（実施の形態１）図２は、本発明の第１の
実施の形態のＡＤ・ＤＡコンバータ内蔵半導体集積回路
図を示すものである。

【００１５】図２において、２０は半導体集積回路、２
３はＡＤコンバータ、３６はＤＡコンバータ、２１は半
導体集積回路２０の外部入力端子、２２は外部入力端子
２１からの信号線、２４はＡＤコンバータ２３からのデ
ジタル出力信号線、２５は比較カウンタ回路、２９は比
較カウンタ回路２５での比較結果の出力信号線、３０は
半導体集積回路２０の外部出力端子、３９は半導体集積
回路２０が通常動作時に外部出力端子３０から出力させ
る信号の信号線、４０は外部出力端子３０から出力させ
る値を信号線３９のものにするか信号線２９のものにす
るかを選択するセレクタ、４１はセレクタ４０の出力信
号線、２８は比較カウンタ回路２５から出力されるデジ
タル信号理論値の出力信号線、３１は半導体集積回路２
０が通常動作時にＤＡコンバータ３６に入力されるデジ
タル信号線、３２はＤＡコンバータ３６に入力する値を
信号線２８のものにするか信号線３１のものにするかを
選択するセレクタ、３５はセレクタ３２の出力信号線、
３７はＤＡコンバータ３６からのアナログ出力信号線、
３８は半導体集積回路２０の外部出力端子、２６は半導
体集積回路２０の外部入力端子、２７は外部入力端子２
６からのクロック信号線、３３は半導体集積回路２０の
外部入力端子、３４は外部入力端子３３からの信号線で
ある。

【００１６】以上のように構成されたＡＤ・ＤＡコンバ
ータ内蔵半導体集積回路について、簡単に信号の流れを
述べる。

【００１７】半導体集積回路２０の外部入力端子２１か
ら入力されたアナログ信号は、信号線２２を通じてＡＤ
コンバータ２３に入力される。ＡＤコンバータ２３から
出力されるデジタル信号は、信号線２４を通じて比較カ
ウンタ回路２５に入力される。

【００１８】比較カウンタ回路２５内では、ＡＤコンバ
ータ２３から出力される信号に同期するデジタル信号理
論値が生成され、信号線２４を通じて比較カウンタ回路
２５に入力されるデジタル信号値との比較が行われる。
そして、その比較結果は、信号線２９とセレクタ４０と
信号線４１を通じて半導体集積回路２０の外部出力端子
３０に出力される。

【００１９】比較カウンタ回路２５内で生成されるデジ
タル信号理論値は、信号線２８とセレクタ３２を通じて
ＤＡコンバータ３６にも入力される。そして、ＤＡコン
バータ３６から出力されるアナログ信号は、信号線３７
を通じて半導体集積回路２０の外部出力端子３８から出
力される。

【００２０】次にその動作を詳細に説明する。まず、半
導体集積回路２０の外部入力端子２１から入力されたア
ナログ入力信号は、信号線２２を通じてＡＤコンバータ
２３に入力される。半導体集積回路２０の外部入力端子
２６から入力され信号線２７を通じてＡＤコンバータ２
３に入力されるクロック信号に同期して、ＡＤコンバー
タ２３は、入力したアナログ信号をＡＤ変換してデジタ
ル信号を出力する。その出力されたデジタル信号は、信
号線２４を通じて比較カウンタ回路２５に入力される。

【００２１】比較カウンタ回路２５には、信号線２７を
通じてＡＤコンバータ２３に入力されているのと同じク
ロック信号が入力されており、このクロック信号に同期
するように、比較カウンタ回路２５内のカウンタでデジ
タル信号の理論値が生成される。比較カウンタ回路２５
内では、カウンタで生成される理論値と信号線２４を通
じて入力されるデジタル信号値を比較して、その比較結
果を信号線２９に出力する。信号線２９に出力される二
つのデジタル信号の比較結果は、信号線２９を通じてセ
レクタ４０に入力される。

【００２２】セレクタ４０には、半導体集積回路２０が
通常使用時に外部出力端子３０から出力する信号の信号
線３９も入力されており、半導体集積回路２０の外部入
力端子３３から入力され信号線３４を通じてセレクタ４
０に入力される切替え信号によって、セレクタ４０から
出力する信号を、信号線２９のものにするか信号線３９
のものにするかを選択することができる。セレクタ４０
から出力された信号は、信号線４１を通じて半導体集積
回路２０の外部出力端子３０から出力される。

【００２３】一方、比較カウンタ回路２５内のカウンタ
で生成されるデジタル信号の理論値は、比較カウンタ回
路２５から出力され、信号線２８を通じてセレクタ３２
に入力される。セレクタ３２には、半導体集積回路２０
が通常使用時にＤＡコンバータ３６に入力すべきデジタ
ル信号線３１も入力されており、半導体集積回路２０の
外部入力端子３３から入力され信号線３４を通じてセレ
クタ３２に入力される切替え信号によって、セレクタ３
２から出力する信号を、（比較カウンタ回路２５から
の）信号線２８のものにするか、（半導体集積回路２０
の通常使用時の）信号線３１のものにするかを選択す
る。セレクタ３２から出力された信号は、信号線３５を
通じてＤＡコンバータ３６に入力される。

【００２４】ところでＤＡコンバータ３６にも、信号線
２７を通じてクロック信号が入力されており、クロック
信号に同期して信号線３５によって入力されるデジタル
信号をアナログ信号に変換する。ＤＡコンバータ３６で
変換されたアナログ信号は、信号線３７を通じて半導体
集積回路２０の外部出力端子３８から出力される。

【００２５】ここで、セレクタ３２とセレクタ４０に入
力されている切替え信号線３４の値によって、セレクタ
３２から出力される値とセレクタ４０から出力される値
が切り替わる。そして、セレクタ３２から出力される値
が信号線２８のものの時に、セレクタ４０から出力され
る値を信号線２９のものであるようにしておけば、この
時はＡＤコンバータ２３と比較カウンタ回路２５とＤＡ
コンバータ３６が直列接続となる。そして、外部出力端
子３０から出力される、比較カウンタ回路２５内での比
較結果よりＡＤコンバータ２３を、又、外部出力端子３
８から出力される、デジタル信号の理論値入力に対する
ＤＡコンバータ３６の出力信号よりＤＡコンバータ３６
を、それぞれ単体機能テストすることが可能となる。

【００２６】ここで、比較カウンタ回路２５について、
その動作を説明する。図３は、図２における比較カウン
タ回路２５の内部を示すものである。図３において、５
２は出力初期値がオール論理レベルＨｉｇｈのカウンタ
で、５４は信号線２４の値と信号線２８の値の比較を行
う比較器である。

【００２７】ＡＤコンバータ２３から出力されたデジタ
ル信号は、信号線２４を通じて比較カウンタ回路２５内
部の比較器５４に入力される。一方、半導体集積回路２
０の外部入力端子２６から入力されるクロック信号は、
信号線２７を通じて比較カウンタ回路２５内部のカウン
タ５２に入力され、カウンタ５２はデジタル信号の理論
値を生成する。カウンタ５２から出力されるデジタル信
号の理論値は、信号線２８を通じて比較器５４に入力さ
れる。

【００２８】比較器５４では、入力された二つの信号
（ＡＤコンバータ２３から出力され信号線２４を通じて
入力されるデジタル信号値とカウンタ５２からのデジタ
ル信号の理論値）を比較し、その比較結果は信号線２９
を通じて比較カウンタ回路２５の外部に出力される。ま
た、カウンタ５２で生成されるデジタル信号の理論値
は、信号線２８を通じて比較カウンタ回路２５の外部に
も出力される。

【００２９】今、説明の便宜上、信号線２４のビット幅
とカウンタ５２の出力信号線２８のビット幅が共に８ビ
ットであるとする。前述通り、比較器５４では、信号線
２４を通じて入力されるＡＤコンバータ２３のデジタル
出力信号と、信号線２８を通じて入力されるカウンタ５
２からのデジタル出力信号の理論値について、比較を行
う。

【００３０】通常、ＡＤコンバータの単体機能テストを
行う場合は、ＡＤコンバータに単調増加していくランプ
波を入力し、クロック信号に同期して出力されるＡＤコ
ンバータのデジタル出力信号を半導体集積回路外部で測
定する。ＡＤコンバータの出力が８ビットであった場
合、ＡＤコンバータから出力されるデジタル値は、理想
的には『00000000』→『00000001』→『00000010』→
『00000011』→『00000100』→ ‥‥‥ となる。ところ
で、この理想的な出力値（理論値）は、８ビットアップ
カウンタの出力値と同じものである。よって、ＡＤコン
バータ２３とカウンタ５２を同じクロックで動作させた
時、８ビットカウンタ５２の出力値はＡＤコンバータ２
３の理想的な出力値ということになる。

【００３１】ただ、ＡＤコンバータ２３とカウンタ５２
に同じクロック信号を入力した場合、１回目のクロック
入力でＡＤコンバータ２３からは『00000000』が出力さ
れるのに対し、通常のカウンタではその初期値が『0000
0000』のため『00000001』が出力されてしまう。そこ
で、初期値が『11111111』のカウンタを用いることによ
り、１回目のクロック入力でＡＤコンバータ、カウンタ
共に『00000000』を出力させることが出来る。

【００３２】以上のことを図３に当てはめると、信号線
２４はＡＤコンバータのデジタル出力信号、信号線２７
はＡＤコンバータとカウンタに入力されているクロック
信号、カウンタ５２は初期値が『11111111』のカウン
タ、信号線２８は初期値が『11111111』のカウンタの出
力信号、ということになる。

【００３３】カウンタ５２の出力はＡＤコンバータ２３
の理想出力値なので、カウンタ５２の出力値とＡＤコン
バータ２３の出力値を比較すれば、その比較結果は理想
値とのずれになる。比較カウンタ回路２５では、比較器
５４内部で減算を行っており、その減算結果が信号線２
９から出力される。比較器５４内部の動作については後
述する。

【００３４】次に、信号線２９のビット幅について述べ
る。信号線２９のビット幅は、ＡＤコンバータの許容誤
差によって変わってくる。今、例えば、ＡＤコンバータ
の許容誤差が入力デジタル値の最小位桁の数値でいう２
（これを２ＬＳＢという）だった場合、デジタルでいう
『±10』までが許容誤差となり、調べる必要のある誤差
の範囲はそのひとつ上の数値の『±11』となる。この場
合、符号を示す最上位ビットと、下位２ビット以外は外
部に出力する必要はない。

【００３５】しかし、減算結果がその３ビットでは表せ
ない場合は、そのことを示すビット、つまりオーバーフ
ローを示すビットは必要である。このオーバーフロー信
号は、比較器５４から出力しない減算結果の論理和を取
れば検出できる。比較器５４は論理和を求める回路を内
蔵している。よって、信号線２９の必要なビット数は、
符号を表す１ビットと数値の出力に必要な２ビットとオ
ーバーフローを表す１ビットの合わせて４ビットであ
る。

【００３６】同様にして、例えば許容誤差が４ＬＳＢだ
った場合、信号線２９の必要なビット数は、符号を表す
１ビットと数値の出力に必要な３ビット（例えば『01
0』とか『101』など）とオーバーフローを表す１ビット
の合わせて５ビットあればよい。

【００３７】次に、通常ＤＡコンバータの単体機能テス
トを行う方法について述べる。ＤＡコンバータのデジタ
ル入力が８ビットだった場合は、そのＤＡコンバータの
デジタル入力に、まず『11111111』なるデジタル値を印
加してクロック信号を入力する。すると、クロック信号
に同期してＤＡコンバータから出力可能な最大のアナロ
グ電圧が出力されるので、それを半導体集積回路外部で
測定する。次に１カウントアップした『00000000』なる
デジタル値を印加すると、クロック信号に同期してＤＡ
コンバータから出力可能な最小のアナログ電圧が出力さ
れるので、同じくそれを半導体集積回路外部で測定す
る。この二つの出力アナログ電圧の最大値と最小値は、
ＤＡコンバータの出力アナログ電圧の測定において基準
値となる。

【００３８】そして、続けて、ＤＡコンバータに『0000
0001』→『00000010』→『00000011』→ ‥‥‥ という
ようにカウントアップしていくデジタル入力を印加し、
同じくクロック信号に同期して出力されるアナログ電圧
を半導体集積回路外部で測定して、ＤＡコンバータの機
能を検査する。この方法は、カウンタ５２の出力を、そ
のまま比較カウンタ回路２５の後段に接続されているＤ
Ａコンバータ３６へのデジタル入力値として使用するこ
とによって行うことができる。

【００３９】最後に、上述した論理和を求める回路を内
蔵した比較器５４について、図４を参照しながらその動
作を説明する。

【００４０】図４において、５７は信号線２８の値と信
号線２４の値の減算を行う減算回路であり、６１は比較
器５４の外部に出力する減算結果の信号線、５８は比較
器５４の外部に出力しない減算結果の信号線、５９は信
号線５８の値の論理和を求める回路、６０は論理和を求
める回路５９の結果を出力する信号線、２９は信号線６
１と信号線６０を合わせた比較器５４の出力信号線であ
る。

【００４１】減算回路５７で行われた減算結果は、比較
器５４の外部に出力するものとしないものに分けられ、
比較器５４から出力するものは信号線６１に、それ以外
のものは信号線５８に与えられる。

【００４２】信号線６１には、『２の補数』で表現され
た減算回路５７の減算結果のうち、符号を表現する最上
位１ビットと、ＡＤコンバータの許容誤差を表せるだけ
のビット数の減算結果が与えられる。それ以外のもの
は、信号線５８に与えられ、論理和を求める回路５９に
入力される。論理和を求める回路５９の結果は、信号線
６０に出力される。ここで、信号線６０の値が論理レベ
ルＨｉｇｈなら、比較器５４での減算結果は信号線６１
で表すことのできる最大数値よりも大きいことを意味す
る。すなわちオーバーフローを示す信号となる。この信
号線６０と信号線６１は、まとめて信号線２９となり比
較器５４から出力される。

【００４３】以上のように、本発明の第１の実施の形態
のＡＤ・ＤＡコンバータ内蔵半導体集積回路およびその
テスト方法は、カウンタにより生成されるデジタル信号
の理論値を活用することにより、半導体集積回路の外部
にＡＤコンバータのデジタル出力とＤＡコンバータのデ
ジタル入力を切り出すこと無く、かつＡＤコンバータと
ＤＡコンバータの単体機能テストを同時に実行すること
ができるものである。

【００４４】なお、本発明のテスト方法は、ＡＤ・ＤＡ
コンバータを内蔵する半導体集積回路の製造工程の一工
程である検査工程においても使われる。

【００４５】

【発明の効果】以上説明したように、本発明は、ＡＤコ
ンバータとＤＡコンバータとを混載する集積回路におい
て、カウンタにより生成されるデジタル信号の理論値を
活用することにより、半導体集積回路の外部にＡＤコン
バータのデジタル出力とＤＡコンバータのデジタル入力
を切り出すこと無く、かつＡＤコンバータとＤＡコンバ
ータの単体機能テストを同時に実行することのできる優
れたＡＤ・ＤＡコンバータ内蔵半導体集積回路およびそ
のテスト方法を提供することができるものである。

【図面の簡単な説明】

【図１】従来のＡＤコンバータとＤＡコンバータのテス
ト回路図

【図２】本発明の第１の実施の形態におけるＡＤ・ＤＡ
コンバータ内蔵半導体集積回路図

【図３】本発明の第１の実施の形態における比較カウン
タ回路図

【図４】本発明の第１の実施の形態における比較器の回
路図

【符号の説明】

１ 半導体集積回路 ２ 半導体集積回路１の外部入力端子 ３ 外部入力端子２からの信号線 ４ ＡＤコンバータ ５ ＡＤコンバータ４からのデジタル出力信号線 ６ 通常使用時に半導体集積回路１から出力させる信号
線 ７ セレクタ ８ セレクタ７からの出力信号線 ９ 半導体集積回路１の外部出力端子 １０ 半導体集積回路１の外部入力端子 １１ 外部入力端子１０からの信号線 １２ 通常使用時にＤＡコンバータ１５に入力する信号
線 １３ セレクタ １４ セレクタ１３からの出力信号線 １５ ＤＡコンバータ １６ ＤＡコンバータ１５からのアナログ出力信号線 １７ 半導体集積回路１の外部出力端子 １８ 半導体集積回路１の外部入力端子 １９ 外部入力端子１８からの信号線 ２０ 半導体集積回路 ２１ 半導体集積回路２０の外部入力端子 ２２ 外部入力端子２１からの信号線 ２３ ＡＤコンバータ ２４ ＡＤコンバータ２３からのデジタル出力信号線 ２５ 比較カウンタ回路 ２６ 半導体集積回路２０の外部入力端子 ２７ 外部入力端子２６からのクロック信号線 ２８ 比較カウンタ回路２５内のカウンタ５２からの出
力信号線 ２９ 比較カウンタ回路２５内の比較器５４からの出力
信号線 ３０ 半導体集積回路２０の外部出力端子 ３１ 通常使用時にＤＡコンバータ３６に入力する信号
線 ３２ セレクタ ３３ 半導体集積回路２０の外部入力端子 ３４ 外部入力端子３３からの信号線 ３５ セレクタ３２からの出力信号線 ３６ ＤＡコンバータ ３７ ＤＡコンバータ３６からのアナログ出力信号線 ３８ 半導体集積回路２０の外部出力端子 ３９ 通常使用時に外部出力端子３０から出力させる信
号線 ４０ セレクタ ４１ セレクタ４０からの出力信号線 ５２ 出力初期値が全ビット論理レベルＨｉｇｈのカウ
ンタ ５４ 比較器 ５７ 減算回路 ５８ 比較器５４の外部に出力しない減算回路５７の減
算結果出力信号線 ５９ 論理和を求める回路 ６０ 論理和を求める回路５９の出力信号線 ６１ 比較器５４の外部に出力する減算回路５７の減算
結果出力信号線

Claims (6)

【特許請求の範囲】
1. 【請求項１】アナログ信号をデジタル信号に変換するＡ
   Ｄコンバータと、デジタル信号をアナログ信号に変換す
   るＤＡコンバータと、前記ＡＤコンバータに入力される
   アナログ信号をＡＤ変換して得られるデジタル信号の理
   論値を生成し出力するカウンタと、入力されるデジタル
   信号値の比較結果を出力する比較器とを備えた半導体集
   積回路であって、アナログ信号が前記ＡＤコンバータに
   入力され、前記ＡＤコンバータが出力するデジタル信号
   値が前記比較器に入力され、前記カウンタが出力する理
   論値が前記比較器と前記ＤＡコンバータに入力され、比
   較結果が前記比較器から出力され、アナログ信号が前記
   ＤＡコンバータから出力されるＡＤ・ＤＡコンバータ内
   蔵半導体集積回路。
2. 【請求項２】カウンタは、出力初期値が全ビット論理レ
   ベルＨｉｇｈである請求項１記載のＡＤ・ＤＡコンバー
   タ内蔵半導体集積回路。
3. 【請求項３】比較器は、ＡＤコンバータの許容誤差範囲
   内かどうかを表す情報と許容誤差範囲内の比較結果情報
   とを出力する請求項１記載のＡＤ・ＤＡコンバータ内蔵
   半導体集積回路。
4. 【請求項４】アナログ信号がＡＤコンバータに入力され
   る工程と、前記ＡＤコンバータが入力されたアナログ信
   号をＡＤ変換してデジタル信号を出力する工程と、前記
   ＡＤコンバータが出力するデジタル信号の理論値を生成
   し出力する理論値生成工程と、前記ＡＤコンバータが出
   力するデジタル信号値と前記理論値生成工程が出力する
   理論値を比較し結果を出力する比較工程と、前記理論値
   生成工程が出力する理論値がＤＡコンバータに入力され
   る工程と、前記ＤＡコンバータが入力された理論値をＤ
   Ａ変換してアナログ信号を出力する工程と、前記比較工
   程が出力する比較結果を検査する工程と、前記ＤＡコン
   バータが出力するアナログ信号を検査する工程からなる
   ＡＤ・ＤＡコンバータ内蔵半導体集積回路のテスト方
   法。
5. 【請求項５】理論値生成工程は、出力初期値が全ビット
   論理レベルＨｉｇｈである請求項４記載のＡＤ・ＤＡコ
   ンバータ内蔵半導体集積回路のテスト方法。
6. 【請求項６】比較工程は、ＡＤコンバータの許容誤差範
   囲内かどうかを表す情報と許容誤差範囲内の比較結果情
   報とを出力する請求項４記載のＡＤ・ＤＡコンバータ内
   蔵半導体集積回路のテスト方法。