JP2000201075A

JP2000201075A - Ａｄ・ｄａコンバ―タ内蔵半導体集積回路およびそのテスト方法

Info

Publication number: JP2000201075A
Application number: JP11000455A
Authority: JP
Inventors: Susumu Hiramatsu; 享平松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-01-05
Filing date: 1999-01-05
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】ＡＤコンバータとＤＡコンバータを混載する
半導体集積回路において、ＡＤコンバータとＤＡコンバ
ータのクロックに対する遅延を考慮した同時機能テスト
と、ＡＤコンバータのオフセット電圧測定を行うことの
できる回路を提供する。【解決手段】比較器５４内部にＡＤコンバータのオフ
セット電圧測定終了を検出する論理和回路７５と、テス
ト用カウンタ５２内部に、ＡＤコンバータのオフセット
電圧測定時には出力が全ビット論理レベルHighもしくは
全ビット論理レベルLowに固定されるセットリセットカ
ウンタ６７と、セットリセットカウンタ６７の動作を制
御するためのフラグ信号を発生するフラグ信号発生回路
６５と、ＡＤコンバータとＤＡコンバータの出力が確定
するまでセットリセットカウンタ６７とフラグ信号発生
回路６５に入力するクロックを止めるためのクロック制
御回路６３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路お
よびそのテスト方法に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路に搭載されている
アナログデジタルコンバータ（以下、ＡＤコンバータと
いう）とデジタルアナログコンバータ（以下、ＤＡコン
バータという）の機能テストの方法として、セレクタ等
の回路を介して外部に論理的に切り出して単体機能テス
トをする方法が用いられている。

【０００３】以下、従来のＡＤコンバータとＤＡコンバ
ータの単体機能テスト方法について説明する。図１は従
来（以下、従来技術１という）のＡＤコンバータとＤＡ
コンバータを混載する半導体集積回路の、アナログ機能
セルとその周辺のテスト回路を示すものである。

【０００４】図１において、１は半導体集積回路、４は
ＡＤコンバータ、１５はＤＡコンバータ、２は半導体集
積回路１の外部入力端子、３は半導体集積回路１の外部
入力端子２からの信号線、５はＡＤコンバータ４から出
力されるデジタル出力信号線、６は半導体集積回路１が
通常使用時に外部に出力する信号の出力信号線、７は半
導体集積回路１の外部出力として信号線５か信号線６の
値のどちらを出力させるかを選択するためのセレクタ、
８はセレクタ７の出力信号線、９は半導体集積回路１の
外部出力端子、１０は半導体集積回路１の外部入力端
子、１１は外部入力端子１０からの信号線、１２は半導
体集積回路１が通常使用時にＤＡコンバータ１５に入力
する信号線、１３はＤＡコンバータ１５に入力する値を
信号線１１のものか信号線１２のものかを選択するセレ
クタ、１４はセレクタ１３の出力信号線、１６はＤＡコ
ンバータ１５からのアナログ出力信号線、１７は半導体
集積回路１の外部出力端子、１８は半導体集積回路１の
外部入力端子、１９は外部入力端子１８からの信号線で
ある。

【０００５】まずＡＤコンバータ４の単体機能テスト方
法について述べる。

【０００６】半導体集積回路１の外部入力端子２から入
力されたアナログ信号は、信号線３を通じてＡＤコンバ
ータ４に入力される。ＡＤコンバータ４にて生成された
デジタル信号は、信号線５を通じてセレクタ７に入力さ
れる。セレクタ７には、半導体集積回路１が通常使用時
に外部に出力する信号の信号線６も入力されており、半
導体集積回路１の外部入力端子１８から入力され信号線
１９を通じてセレクタ７に入力される値によって、信号
線８に出力する値を信号線５のものにするか信号線６の
ものにするかを選択している。セレクタ７からの出力信
号線８の値は、半導体集積回路１の外部出力端子９から
出力される。セレクタ７によって信号線５の値が外部出
力端子９に出力されている時、ＡＤコンバータ４は論理
的に半導体集積回路１の外部に切り出されていることに
なり、単体機能テストが実行可能となる。逆に、外部出
力端子９に信号線６の値が出力されているとき、半導体
集積回路１は通常動作モードとなる。

【０００７】次に、ＤＡコンバータ１５の単体機能テス
ト方法について述べる。

【０００８】半導体集積回路１の外部入力端子１０から
入力されたデジタル信号は、信号線１１を通じてセレク
タ１３に入力される。セレクタ１３には、半導体集積回
路１を通常使用時にＤＡコンバータ１５に入力する信号
線１２も入力されており、半導体集積回路１の外部入力
端子１８から入力され信号線１９を通じてセレクタ１３
に入力される値によって、信号線１４に出力する値を信
号線１１のものにするか信号線１２のものにするかを選
択している。セレクタ１３からの出力信号線１４の値
は、ＤＡコンバータ１５に入力されている。ＤＡコンバ
ータ１５からのアナログ出力信号は、信号線１６を通じ
て半導体集積回路１の外部出力端子１７から出力され
る。セレクタ１３によって信号線１１の信号（外部入力
端子１０からの信号）がＤＡコンバータ１５に入力され
ている時、ＤＡコンバータ１５は論理的に外部に切り出
されていることになり、単体機能テストが実行可能とな
る。逆に、信号線１２の信号がＤＡコンバータ１５に入
力されているとき、半導体集積回路１は通常動作モード
となる。

【０００９】しかしながら上記従来技術１のテスト方法
では、ＡＤコンバータ４のデジタル出力のビット幅が半
導体集積回路１の全出力端子数を越えた時、また、ＤＡ
コンバータ１５のデジタル入力のビット幅が半導体集積
回路１の全入力端子数を越えた時は、半導体集積回路１
の出力端子数あるいは入力端子数を機能テスト用に増や
さない限り、ＡＤコンバータあるいはＤＡコンバータを
論理的に外部に切り出すことが出来ない、つまり単体機
能テストが行えないという欠点を有している。

【００１０】また、現時点では、ＬＳＩテスターにてＡ
Ｄコンバータ単体機能テスト用アナログ入力を印加しつ
つ、ＤＡコンバータ単体機能テスト用デジタル入力を印
加することが構造上困難であるので、ＡＤコンバータの
単体機能テストとＤＡコンバータの単体機能テストは同
時に行えず、テスト時間が長くなるという欠点も有して
いる。

【００１１】次に、上記従来技術１の課題を解決する従
来技術（以下、従来技術２という）について説明する。
従来技術２は、ＡＤコンバータとＤＡコンバータ（以
下、ＡＤコンバータとＤＡコンバータを合わせて、ＡＤ
・ＤＡコンバータという）を混載する半導体集積回路に
おいて、ＡＤコンバータのデジタル出力およびＤＡコン
バータのデジタル入力を外部に切り出すこと無く、かつ
ＡＤコンバータとＤＡコンバータの単体機能テストを同
時に行うことのできるものである。

【００１２】そのために、従来技術２のＡＤ・ＤＡコン
バータ内蔵半導体集積回路は、ＡＤコンバータの単体機
能テスト時には、ＡＤコンバータから出力されるデジタ
ル信号値とクロック信号に同期してテスト用カウンタか
ら出力される理論値を、比較器に入力し、その二つのデ
ジタル信号値の比較結果を半導体集積回路の外部に出力
し、ＤＡコンバータの単体機能テスト時には、テスト用
カウンタから出力される理論値をＤＡコンバータに入力
する構成を有している。

【００１３】そして、ＡＤコンバータの単体機能テスト
は、ＡＤコンバータからのデジタル出力信号値とテスト
用カウンタからの理論値の二つのデジタル信号値の比較
結果を、半導体集積回路の外部に出力し、その出力値を
測定することにより行う。また、ＤＡコンバータの単体
機能テストは、ＤＡコンバータからの出力値（テスト用
カウンタから出力される理論値をＤＡコンバータでＤＡ
変換して得られるアナログ信号値）を測定することによ
り行う。

【００１４】この方法では、ＡＤコンバータのデジタル
出力を半導体集積回路の外部に出力することなくＡＤコ
ンバータの機能を検証でき、かつＤＡコンバータへのデ
ジタル入力を半導体装置の外部から入力することなくＤ
Ａコンバータの機能を検証でき、かつＡＤコンバータの
機能検証とＤＡコンバータの機能検証を同時に行うこと
が出来る。

【００１５】以下、従来技術２のＡＤコンバータとＤＡ
コンバータの同時機能テスト方法について説明する。図
２は、従来技術２のＡＤ・ＤＡコンバータ内蔵半導体集
積回路図を示すものである。

【００１６】図２において、２０は半導体集積回路、２
３はＡＤコンバータ、３６はＤＡコンバータ、２１は半
導体集積回路２０の外部入力端子、２２は外部入力端子
２１からの信号線、２４はＡＤコンバータ２３からのデ
ジタル出力信号線、２５は比較カウンタ回路、２９は比
較カウンタ回路２５での比較結果の出力信号線、３０は
半導体集積回路２０の外部出力端子、３９は半導体集積
回路２０が通常動作時に外部出力端子３０から出力させ
る信号の信号線、４０は外部出力端子３０から出力させ
る値を信号線３９のものにするか信号線２９のものにす
るかを選択するセレクタ、４１はセレクタ４０の出力信
号線、２８は比較カウンタ回路２５から出力されるデジ
タル信号理論値の出力信号線、３１は半導体集積回路２
０が通常動作時にＤＡコンバータ３６に入力されるデジ
タル信号線、３２はＤＡコンバータ３６に入力する値を
信号線２８のものにするか信号線３１のものにするかを
選択するセレクタ、３５はセレクタ３２の出力信号線、
３７はＤＡコンバータ３６からのアナログ出力信号線、
３８は半導体集積回路２０の外部出力端子、２６は半導
体集積回路２０の外部入力端子、２７は外部入力端子２
６からのクロック信号線、３３は半導体集積回路２０の
外部入力端子、３４は外部入力端子３３からの信号線で
ある。

【００１７】以上のように構成された従来技術２のＡＤ
・ＤＡコンバータ内蔵半導体集積回路について、まず簡
単に信号の流れを述べる。

【００１８】半導体集積回路２０の外部入力端子２１か
ら入力されたアナログ信号は、信号線２２を通じてＡＤ
コンバータ２３に入力される。ＡＤコンバータ２３から
出力されるデジタル信号は、信号線２４を通じて比較カ
ウンタ回路２５に入力される。比較カウンタ回路２５内
では、ＡＤコンバータ２３から出力される信号に同期す
るデジタル信号理論値が生成され、信号線２４を通じて
比較カウンタ回路２５に入力されるデジタル信号値との
比較が行われる。そして、その比較結果は、信号線２９
とセレクタ４０と信号線４１を通じて半導体集積回路２
０の外部出力端子３０に出力される。

【００１９】ところで、比較カウンタ回路２５内で生成
されるデジタル信号理論値は、信号線２８とセレクタ３
２を通じてＤＡコンバータ３６にも入力される。そし
て、ＤＡコンバータ３６から出力されるアナログ信号
は、信号線３７を通じて半導体集積回路２０の外部出力
端子３８から出力される。

【００２０】次にその動作を詳細に説明する。

【００２１】まず、半導体集積回路２０の外部入力端子
２１から入力されたアナログ入力信号は、信号線２２を
通じてＡＤコンバータ２３に入力される。半導体集積回
路２０の外部入力端子２６から入力され信号線２７を通
じてＡＤコンバータ２３に入力されるクロック信号に同
期して、ＡＤコンバータ２３は、入力したアナログ信号
をＡＤ変換してデジタル信号を出力する。その出力され
たデジタル信号は、信号線２４を通じて比較カウンタ回
路２５に入力される。

【００２２】比較カウンタ回路２５には、信号線２７を
通じてＡＤコンバータ２３に入力されているのと同じク
ロック信号が入力されており、このクロック信号に同期
するように、比較カウンタ回路２５内のテスト用カウン
タ５２でデジタル信号の理論値が生成される。比較カウ
ンタ回路２５内では、テスト用カウンタ５２で生成され
る理論値と信号線２４を通じて入力されるデジタル信号
値を比較して、その比較結果を信号線２９に出力する。
信号線２９に出力される二つのデジタル信号の比較結果
は、信号線２９を通じてセレクタ４０に入力される。

【００２３】ところで、セレクタ４０には、半導体集積
回路２０が通常使用時に外部出力端子３０から出力する
信号の信号線３９も入力されており、半導体集積回路２
０の外部入力端子３３から入力され信号線３４を通じて
セレクタ４０に入力される切替え信号によって、セレク
タ４０から出力する信号を、信号線２９のものにするか
信号線３９のものにするかを選択することができる。セ
レクタ４０から出力された信号は、信号線４１を通じて
半導体集積回路２０の外部出力端子３０から出力され
る。

【００２４】一方、比較カウンタ回路２５内のテスト用
カウンタ５２で生成されるデジタル信号の理論値は、比
較カウンタ回路２５から出力され、信号線２８を通じて
セレクタ３２に入力される。セレクタ３２には、半導体
集積回路２０が通常使用時にＤＡコンバータ３６に入力
すべきデジタル信号線３１も入力されており、半導体集
積回路２０の外部入力端子３３から入力され信号線３４
を通じてセレクタ３２に入力される切替え信号によっ
て、セレクタ３２から出力する信号を、（比較カウンタ
回路２５からの）信号線２８のものにするか、（半導体
集積回路２０の通常使用時の）信号線３１のものにする
かを選択する。セレクタ３２から出力された信号は、信
号線３５を通じてＤＡコンバータ３６に入力される。

【００２５】ところでＤＡコンバータ３６にも、信号線
２７を通じてクロック信号が入力されており、クロック
信号に同期して信号線３５によって入力されるデジタル
信号をアナログ信号に変換する。ＤＡコンバータ３６で
変換されたアナログ信号は、信号線３７を通じて半導体
集積回路２０の外部出力端子３８から出力される。

【００２６】ここで、セレクタ３２とセレクタ４０に入
力されている切替え信号線３４の値によって、セレクタ
３２から出力される値とセレクタ４０から出力される値
が切り替わる。そして、セレクタ３２から出力される値
が信号線２８のものの時に、セレクタ４０から出力され
る値を信号線２９のものであるようにしておけば、この
時はＡＤコンバータ２３と比較カウンタ回路２５とＤＡ
コンバータ３６が直列接続となる。そして、外部出力端
子３０から出力される、比較カウンタ回路２５内での比
較結果よりＡＤコンバータ２３を、又、外部出力端子３
８から出力される、デジタル信号の理論値入力に対する
ＤＡコンバータ３６の出力信号よりＤＡコンバータ３６
を、それぞれ単体機能テストすることが可能となる。

【００２７】ここで、比較カウンタ回路２５について、
その動作を説明する。

【００２８】図３は、図２における比較カウンタ回路２
５の内部を示すものである。図３において、５２は出力
初期値がオール論理レベルHighのテスト用カウンタで、
５４は信号線２４の値と信号線２８の値の比較を行う比
較器である。

【００２９】ＡＤコンバータ２３から出力されたデジタ
ル信号は、信号線２４を通じて比較カウンタ回路２５内
部の比較器５４に入力される。一方、半導体集積回路２
０の外部入力端子２６から入力されるクロック信号は、
信号線２７を通じて比較カウンタ回路２５内部のテスト
用カウンタ５２に入力され、テスト用カウンタ５２はデ
ジタル信号の理論値を生成する。テスト用カウンタ５２
から出力されるデジタル信号の理論値は、信号線２８を
通じて比較器５４に入力される。

【００３０】比較器５４では、入力された二つの信号
（ＡＤコンバータ２３から出力され信号線２４を通じて
入力されるデジタル信号値とテスト用カウンタ５２から
のデジタル信号の理論値）を比較し、その比較結果は信
号線２９を通じて比較カウンタ回路２５の外部に出力さ
れる。また、テスト用カウンタ５２で生成されるデジタ
ル信号の理論値は、信号線２８を通じて比較カウンタ回
路２５の外部にも出力される。

【００３１】今、説明の便宜上、信号線２４のビット幅
とテスト用カウンタ５２の出力信号線２８のビット幅が
共に８ビットであるとする。前述通り、比較器５４で
は、信号線２４を通じて入力されるＡＤコンバータ２３
のデジタル出力信号と、信号線２８を通じて入力される
テスト用カウンタ５２からのデジタル出力信号の理論値
について、比較を行う。

【００３２】通常、ＡＤコンバータの単体機能テストを
行う場合は、ＡＤコンバータに単調増加していくランプ
波を入力し、クロック信号に同期して出力されるＡＤコ
ンバータのデジタル出力信号を半導体集積回路外部で測
定する。ＡＤコンバータの出力が８ビットであった場
合、ＡＤコンバータから出力されるデジタル値は、理想
的には『00000000』→『00000001』→『00000010』→
『00000011』→『00000100』→‥‥‥となる。ところ
で、この理想的な出力値（理論値）は、８ビットアップ
カウンタの出力値と同じものである。よって、ＡＤコン
バータ２３とテスト用カウンタ５２を同じクロックで動
作させた時、８ビットテスト用カウンタ５２の出力値は
ＡＤコンバータ２３の理想的な出力値ということにな
る。

【００３３】ただ、ＡＤコンバータ２３とテスト用カウ
ンタ５２に同じクロック信号を入力した場合、１回目の
クロック入力でＡＤコンバータ２３からは『00000000』
が出力されるのに対し、通常のカウンタではその初期値
が『00000000』のため『00000001』が出力されてしま
う。そこで、初期値が『11111111』のテスト用カウンタ
５２を用いることにより、１回目のクロック入力でＡＤ
コンバータ２３、テスト用カウンタ５２共に『0000000
0』を出力させることが出来る。

【００３４】以上のことを図３に当てはめると、信号線
２４はＡＤコンバータ２３のデジタル出力信号、信号線
２７はＡＤコンバータ２３とテスト用カウンタ５２に入
力されているクロック信号、テスト用カウンタ５２は初
期値が『11111111』のカウンタ、信号線２８は初期値が
『11111111』のテスト用カウンタ５２の出力信号、とい
うことになる。

【００３５】テスト用カウンタ５２の出力はＡＤコンバ
ータ２３の理想出力値なので、テスト用カウンタ５２の
出力値とＡＤコンバータ２３の出力値を比較すれば、そ
の比較結果は理想値とのずれになる。比較カウンタ回路
２５では、比較器５４内部で減算を行っており、その減
算結果が信号線２９から出力される。比較器５４内部の
動作については後述する。

【００３６】次に、信号線２９のビット幅について述べ
る。

【００３７】信号線２９のビット幅は、ＡＤコンバータ
の許容誤差によって変わってくる。今、例えば、ＡＤコ
ンバータの許容誤差が入力デジタル値の最小位桁の数値
でいう２（これを２ＬＳＢという）だった場合、デジタ
ルでいう『±10』までが許容誤差となり、調べる必要の
ある誤差の範囲はそのひとつ上の数値の『±11』とな
る。この場合、符号を示す最上位ビットと、下位２ビッ
ト以外は外部に出力する必要はない。

【００３８】しかし、減算結果がその３ビットでは表せ
ない場合は、そのことを示すビット、つまりオーバーフ
ローを示すビットは必要である。このオーバーフロー信
号は、比較器５４から出力しない減算結果の論理和を取
れば検出できる。比較器５４は論理和を求める回路を内
蔵している。よって、信号線２９の必要なビット数は、
符号を表す１ビットと数値の出力に必要な２ビットとオ
ーバーフローを表す１ビットの合わせて４ビットであ
る。

【００３９】同様にして、例えば許容誤差が４ＬＳＢだ
った場合、信号線２９の必要なビット数は、符号を表す
１ビットと数値の出力に必要な３ビット（例えば『01
0』とか『101』など）とオーバーフローを表す１ビット
の合わせて５ビットあればよい。

【００４０】次に、通常ＤＡコンバータの単体機能テス
トを行う方法について述べる。

【００４１】ＤＡコンバータのデジタル入力が８ビット
だった場合は、そのＤＡコンバータのデジタル入力に、
まず『11111111』なるデジタル値を印加してクロック信
号を入力する。すると、クロック信号に同期してＤＡコ
ンバータから出力可能な最大のアナログ電圧が出力され
るので、それを半導体集積回路外部で測定する。次に１
カウントアップした『00000000』なるデジタル値を印加
すると、クロック信号に同期してＤＡコンバータから出
力可能な最小のアナログ電圧が出力されるので、同じく
それを半導体集積回路外部で測定する。この二つの出力
アナログ電圧の最大値と最小値は、ＤＡコンバータの出
力アナログ電圧の測定において基準値となる。

【００４２】そして、続けて、ＤＡコンバータに『0000
0001』→『00000010』→『00000011』→‥‥‥というよ
うにカウントアップしていくデジタル入力を印加し、同
じくクロック信号に同期して出力されるアナログ電圧を
半導体集積回路外部で測定して、ＤＡコンバータの機能
を検査する。この方法は、テスト用カウンタ５２の出力
を、そのまま比較カウンタ回路２５の後段に接続されて
いるＤＡコンバータ３６へのデジタル入力値として使用
することによって行うことができる。

【００４３】次に、上述した論理和を求める回路を内蔵
した比較器５４について、図４を参照しながらその動作
を説明する。

【００４４】図４において、５７は信号線２８の値と信
号線２４の値の減算を行う減算回路であり、６１は比較
器５４の外部に出力する減算結果の信号線、５８は比較
器５４の外部に出力しない減算結果の信号線、５９は信
号線５８の値の論理和を求める回路、６０は論理和を求
める回路５９の結果を出力する信号線、２９は信号線６
１と信号線６０を合わせた比較器５４の出力信号線であ
る。

【００４５】減算回路５７で行われた減算結果は、比較
器５４の外部に出力するものとしないものに分けられ、
比較器５４から出力するものは信号線６１に、それ以外
のものは信号線５８に与えられる。

【００４６】信号線６１には、『２の補数』で表現され
た減算回路５７の減算結果のうち、符号を表現する最上
位１ビットと、ＡＤコンバータの許容誤差を表せるだけ
のビット数の減算結果が与えられる。それ以外のもの
は、信号線５８に与えられ、論理和を求める回路５９に
入力される。論理和を求める回路５９の結果は、信号線
６０に出力される。ここで、信号線６０の値が論理レベ
ルHighなら、比較器５４での減算結果は信号線６１で表
すことのできる最大数値よりも大きいことを意味する。
すなわちオーバーフローを示す信号となる。この信号線
６０と信号線６１は、まとめて信号線２９となり比較器
５４から出力される。

【００４７】このように、従来技術２のＡＤ・ＤＡコン
バータ内蔵半導体集積回路およびそのテスト方法は、テ
スト用カウンタにより生成されるデジタル信号の理論値
を活用することにより、半導体集積回路の外部にＡＤコ
ンバータのデジタル出力とＤＡコンバータのデジタル入
力を切り出すこと無く、かつＡＤコンバータとＤＡコン
バータの単体機能テストを同時に実行することができ
る。

【００４８】

【発明が解決しようとする課題】しかしながら上記従来
技術２のテスト方法では、実際の半導体集積回路内にお
けるＡＤコンバータの、出力遅延に関する問題およびオ
フセット電圧測定に関する工程については考慮されてい
ないという問題点を有している。

【００４９】また、実際に半導体集積回路に搭載された
ＡＤコンバータの単体機能テストを実施する場合は、Ａ
Ｄコンバータの出力遅延を考慮して、例えば３クロック
サイクル遅れるのであれば、一定のアナログ電圧を印加
したままクロックを３サイクル入力し、出力されたデジ
タル値を測定するという方法を用いるが、上記従来技術
２では、ＡＤコンバータとテスト用カウンタには同一ク
ロックが入力されており、ＡＤコンバータのデジタル出
力が出るまでの間にクロックを入力し続けると、テスト
用カウンタの値だけが次々と変わり、期待値比較が行え
ないという問題点も有している。

【００５０】本発明は、上記従来技術１および従来技術
２の問題点を解決するもので、ＡＤコンバータとＤＡコ
ンバータを混載する半導体集積回路において、外部から
コントロールすることなく、ＡＤコンバータの遅延を考
慮したＡＤコンバータとＤＡコンバータの機能テストが
同時に行え、かつ、オフセット電圧の測定も行えるＡＤ
・ＤＡコンバータ内蔵半導体集積回路およびそのテスト
方法を提供することを目的とする。

【００５１】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＡＤ・ＤＡコンバータ内蔵半導体集積回路
では、ＡＤコンバータにおける入力クロックに対する遅
延を考慮し、ある一定の回数のクロック入力があった後
で１回のクロックを出力するクロック制御回路を設け、
セットリセットカウンタとフラグ信号発生回路（後述）
を駆動している。また、ＡＤコンバータのオフセット電
圧を測定している間を検出し、その間は、セットリセッ
トカウンタからオフセット電圧測定に必要な期待値を出
力し続けるという構成を有している。

【００５２】この方法では、従来技術２の「ＡＤコンバ
ータのデジタル出力とＤＡコンバータのデジタル入力を
外部に切り出す必要がなく、かつ、ＡＤコンバータとＤ
Ａコンバータの機能テストを同時に、外部からの制御な
しに行うことができる」という特徴を損なうことなく、
さらに、従来技術２では考慮されていなかった、ＡＤコ
ンバータのオフセット電圧測定と、クロックに対するＡ
Ｄコンバータの遅延を考慮した機能テストを行うことが
出来る。

【００５３】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。ここでは、従来技術
１あるいは従来技術２と重複する部分については説明を
省略し、異なる回路構成部分および動作を中心に説明す
る。

【００５４】（実施の形態１）図２は、本発明の第１の
実施の形態のＡＤ・ＤＡコンバータ内蔵半導体集積回路
図を示すものでもあり、その回路構成および信号の流れ
については、従来技術２で説明したので、ここでは省略
する。

【００５５】図５は、図２における比較カウンタ回路２
５の内部を示すものである。図５において、５２はテス
ト用カウンタ、５４は比較器、６２はＡＤコンバータの
オフセット電圧測定中にテスト用カウンタ５２の動作を
制御する際の信号線である。図６はテスト用カウンタ５
２の内部を示すものであり、図８は比較器５４の内部を
示すものである。図８において、５７は減算回路、２９
は比較器５４の出力信号線である。

【００５６】以上のように構成されたＡＤ・ＤＡコンバ
ータ内蔵半導体集積回路について、まず最初に、オフセ
ット電圧測定について、簡単に信号の流れを述べる。一
般に、半導体集積回路に搭載されたＡＤコンバータの特
性を調べる場合は、まずオフセット電圧の測定を行わな
ければならない。

【００５７】通常、ＡＤコンバータのオフセット電圧を
測定する方法としては、まずＡＤコンバータが明らかに
オール論理レベルLowを出す電圧をアナログ入力端子に
印加し、クロックを入力する。そして、印加しているア
ナログ電圧を徐々に上げてクロックを入力し、デジタル
出力が最初にオール論理レベルLowではなくなった時の
電圧を測定する。

【００５８】本実施の形態においては、図５におけるテ
スト用カウンタ５２の出力信号線２８の値がオールLow
に固定されていれば、ＡＤコンバータ２３からの出力信
号線２４の値がオール論理レベルLowを出さなくなった
瞬間が、比較器５４内の減算回路５７における減算結果
として現れるため、減算回路５７の出力信号線２９の値
を観測していれば分かる。

【００５９】次に、ＡＤコンバータが明らかにオール論
理レベルHighを出力する電圧をアナログ入力端子に印加
し、クロックを入力する。そして、印加しているアナロ
グ入力を徐々に下げてクロックを入力していき、デジタ
ル出力が最初にオール論理レベルHighではなくなったと
きの電圧を測定する。

【００６０】本実施の形態においては、図５におけるテ
スト用カウンタ５２の出力信号線２８の値がオールHigh
に固定されていれば、ＡＤコンバータ２３からの出力信
号線２４の値がオール論理レベルHighを出さなくなった
瞬間が、比較器５４内の減算回路５７における減算結果
として現れるため、減算回路５７の出力信号線２９の値
を観測していれば分かる。

【００６１】以上のようにして、オフセット電圧の測定
を行う。

【００６２】ここでは、ＡＤコンバータのデジタル出力
がオール論理レベルLowではなくなる時のアナログ入力
電圧を「Low側のオフセット電圧」といい、ＡＤコンバ
ータのデジタル出力がオール論理レベルHighではなくな
る時の電圧を「High側のオフセット電圧」という。これ
らのオフセット電圧は、のちのちＡＤコンバータにラン
プ入力を行う際の基準電圧となる。

【００６３】本実施の形態では、上述のオフセット電圧
測定を、テスト用カウンタ５２からの出力をオール論理
レベルLowとオール論理レベルHighに固定し、それとＡ
Ｄコンバータ２３からのデジタル出力との差分をとるこ
とにより実現している。

【００６４】以下、第１の実施の形態について、図面を
参照しながら詳細に説明する。

【００６５】まず、テスト用カウンタ５２の内部につい
て説明する。図６は、図５におけるテスト用カウンタ５
２の内部を示すものである。

【００６６】図６において、６３はフラグ信号発生回路
６５（後述）とセットリセットカウンタ６７（後述）に
供給するクロック信号を制御するためのクロック制御回
路で、６４はクロック制御回路６３にて制御されたクロ
ック信号を出力する出力信号線で、６５はセットリセッ
トカウンタ６７（後述）の動作状態を切り替えるための
信号を発生するフラグ信号発生回路で、６６はフラグ信
号発生回路６５からの出力信号線で、６７はセットリセ
ットカウンタである。

【００６７】６２はＡＤコンバータ２３のオフセット電
圧を測定する際に、テスト用カウンタ５２内部のフラグ
信号発生回路６５を制御するための信号線である。ＡＤ
コンバータ２３のLow側とHigh側のオフセット電圧測定
が終了した際に、信号線６２はオフセット電圧測定が終
了していない時の論理レベルの反対の値を出力する。つ
まり、High側のオフセット電圧測定が終了した瞬間と、
Low側のオフセット電圧測定が終了した瞬間のみ、信号
線６２の値は、オフセット電圧測定時の値の反転の値と
なる。信号線６２の動作詳細については後述する。

【００６８】クロック制御回路６３は、ＡＤコンバータ
２３の出力の確定が数クロック分遅れている間、セット
リセットカウンタ６７とフラグ信号発生回路６５の動作
を止める目的で使用している。クロック制御回路６３に
ついては後述する。

【００６９】ここでは、説明の便宜上、ＡＤコンバータ
２３のデジタル出力はクロック入力に対して遅延がない
ものとして、オフセット電圧測定について、フラグ信号
発生回路６５とセットリセットカウンタ６７と比較器５
４を用いて、詳細に説明する。

【００７０】図７は、テスト用カウンタ５２内のフラグ
信号発生回路６５の内部を示すものである。

【００７１】図７において、６８は信号線６２とクロッ
ク制御回路６３からのクロック出力信号線６４との論理
積を求める回路で、６９は論理積を求める回路６８の出
力信号線で、７０は論理レベルHighに固定された信号線
で、７１はフラグ信号の１ビット目の値を出力するＤ型
フリップフロップで、７２はフラグ信号の２ビット目の
値を出力するＤ型フリップフロップで、７３はＤ型フリ
ップフロップ７１の出力信号線で、７４はＤ型フリップ
フロップ７２の出力信号線である。

【００７２】ところで、上述したように、信号線６２は
ＡＤコンバータ２３のオフセット電圧測定が終了するま
ではある値に固定されており、終了したらその値は反転
する。

【００７３】今、説明の便宜上、ＡＤコンバータ２３の
オフセット電圧測定（Low側、High側ともに）が終了し
ていない時には、信号線６２の値は論理レベルLowで、
ＡＤコンバータ２３のオフセット電圧測定（Low側、Hig
h側ともに）が終了したら、Highになるものとする。

【００７４】論理積を求める回路６８の入力のうち一方
にはクロック出力信号線６４が入力されており、もう一
方には信号線６２が入力されているので、ＡＤコンバー
タ２３のオフセット電圧測定が終了し、信号線６２の値
が論理レベルHighになり、クロック出力信号線６４から
入力されたクロックの論理レベルがHighのときのみ、論
理積を求める回路６８から論理レベルHighが出力され
る。論理積を求める回路６８で求めた論理積は、信号線
６９を通じてＤ型フリップフロップ７１とＤ型フリップ
フロップ７２のクロック入力端子に入力される。

【００７５】フラグ信号の１ビット目の値を出力するＤ
型フリップフロップ７１のＤ入力は、論理レベルHighに
固定された信号線７０がつながっているため、その出力
は論理レベルLowからHighに変わる。つまり、ＡＤコン
バータ２３のオフセット電圧測定が終了した瞬間のみク
ロック信号が入力され、出力がLowからHighに変わるこ
とになる。

【００７６】フラグ信号の２ビット目の値を出力するＤ
型フリップフロップ７２にも同じクロックが入力されて
おり、また、そのＤ入力はＤ型フリップフロップ７１か
らの信号線７３がつながっているため、フラグ信号の１
ビット目の値を出力するＤ型フリップフロップ７１の出
力が論理レベルHighになったときの次のクロック入力で
出力論理レベルがLowからHighに変わる。

【００７７】信号線６６はＤ型フリップフロップ７１か
らの出力信号線７３とＤ型フリップフロップ７２からの
出力信号線７４をまとめたものなので、結果的にはＡＤ
コンバータ２３のオフセット電圧測定の開始から終了の
過程で、テスト用カウンタ５２にクロックが入力される
と、その値が『００』→『０１』→『１１』と変わるこ
とになる。

【００７８】次に、テスト用カウンタ５２内のセットリ
セットカウンタ６７について説明する。このセットリセ
ットカウンタ６７からの出力信号線２８の出力値は、Ａ
Ｄコンバータ２３のオフセット電圧測定時のＡＤコンバ
ータの出力の期待値としても使用するため、状態として
は、出力オール論理レベルLow固定、出力オール論理レ
ベルHigh固定、通常動作、の３種類の動作をすればよ
い。

【００７９】今、説明の便宜上、ＡＤコンバータのオフ
セット電圧測定は、先にLow側を実行し、次にHigh側を
実行するとする。このとき、セットリセットカウンタ６
７の動作として、例えば、フラグ信号発生回路６５から
の出力信号線６６の値が『００』の時に出力オール論理
レベルLow、『０１』の時に出力オール論理レベルHig
h、『１１』の時に初期値オール論理レベルLowからの通
常動作モード、となるようにすれば、比較器５４内の減
算回路５７での減算結果（セットリセットカウンタ６７
の出力信号線２８の値と、ＡＤコンバータ２３の出力信
号線２４の値の減算結果）を示す出力信号線２９の値
を、半導体集積回路の外部でモニターすることによりオ
フセット電圧特性の測定を行うことができる。

【００８０】次に、比較器５４の内部について説明す
る。図８は、比較器５４の内部を示すものである。

【００８１】図８において、２４はＡＤコンバータ２３
の出力信号線で、２８はセットリセットカウンタ６７の
出力信号線で、７５は減算回路５７における減算結果の
全てのビットの論理和を求める回路である。

【００８２】ＡＤコンバータ２３のLow側のオフセット
電圧を測定している最中は、上述の通り、セットリセッ
トカウンタ６７の出力信号線２８からはオール論理レベ
ルLowが出力され、ＡＤコンバータ２３のHigh側のオフ
セット電圧を測定している最中は、セットリセットカウ
ンタ６７の出力信号線２８からはオール論理レベルHigh
が出力される。

【００８３】ところで、ＡＤコンバータのオフセット電
圧測定は、ＡＤコンバータ２３の出力がオール論理レベ
ルHighからそうではなくなった瞬間と、オール論理レベ
ルLowからそうでなくなった瞬間に、ＡＤコンバータ２
３のアナログ入力端子に印加しているアナログ電圧を測
定するものであり、これらの瞬間というのは、減算回路
５７の出力の変化という形で観測出来る。具体的には、
ＡＤコンバータ２３の出力がオール論理レベルHighから
そうでなくなった瞬間というのは、減算回路５７の出力
がオール論理レベルLowからそうでなくなった瞬間とな
る。

【００８４】論理和を求める回路７５は、この減算回路
５７の出力がオールLowでなくなった時にのみ信号線６
２に論理レベルHighを出力するので、結果として上記説
明の一連の流れでＡＤコンバータ２３のオフセット電圧
測定が行える。

【００８５】次に、テスト用カウンタ５２内のクロック
制御回路６３について説明する。

【００８６】クロック制御回路６３は、ＡＤコンバータ
２３のクロック入力からデジタル出力の確定までの間、
セットリセットカウンタ６７の変化を止めるためと、さ
らにＤＡコンバータ３６のクロック入力からアナログ出
力の確定までの間、セットリセットカウンタ６７の変化
を止めるためのものである。

【００８７】今、ＡＤコンバータ２３のデジタル出力の
遅延が、入力クロックに対して３クロックサイクル分で
あったとする。そして、ＤＡコンバータ３６のアナログ
出力が出るまでの遅延が５クロックサイクル分であった
とする。

【００８８】このとき、ＡＤコンバータ２３には、クロ
ック信号線２７からクロックが供給されており、先に仮
定したように、出力遅延が３クロックサイクル分とした
ら、クロック信号線２７からクロックが３サイクル入力
されると、ＡＤコンバータ２３からデジタル値が出力さ
れる。セットリセットカウンタ６７の動作としては、こ
の３クロックサイクル毎で状態が変化したらよいわけ
で、具体的な動作としては、クロック制御回路６３は、
クロック信号線２７によりクロック制御回路６３に入力
されたクロック信号の最初の１サイクル目だけを信号線
６４に出力し、あとの２サイクルはクロック制御回路６
３内部で止めておけばよい。

【００８９】さらに、ＡＤコンバータ２３の出力遅延値
よりもＤＡコンバータ３６の遅延値のほうが大きい場合
は、さらにその分だけセットリセットカウンタ６７の動
作を止めておかないと、ＤＡコンバータ３６の測定が正
しく行われない。

【００９０】具体的には、上述した特性を持つＡＤコン
バータ２３とＤＡコンバータ３６を同時に測定する場
合、まず最初の１クロック目を、ＡＤコンバータ２３
と、セットリセットカウンタ６７と、フラグ信号発生回
路６５と、ＤＡコンバータ３６に入力し、次の４クロッ
クサイクルは、ＡＤコンバータ２３とＤＡコンバータ３
６にのみ入力する。その時、最初のクロック入力から数
えて３クロックサイクル目でＡＤコンバータ２３の出力
値の測定を信号線２９の値を測定することによって行
い、５サイクル目でＤＡコンバータ３６の出力電圧を測
定する。フラグ信号発生回路６５とセットリセットカウ
ンタ６７へのクロックは、２サイクル目から５サイクル
目までは入力してはならないので、その分をクロック制
御回路６３内部で止める。つまり、上記例では、クロッ
ク制御回路６３内で止めなければならないクロックは４
サイクル分となる。

【００９１】図９は、クロック制御回路６３の内部回路
例を示すものである。

【００９２】図９において、７６、８０は出力初期値が
論理レベルLowのＤ型フリップフロップで、７８は出力
初期値が論理レベルHighのＤ型フリップフロップで、７
７はＤ型フリップフロップ７６の出力信号線で、７９は
Ｄ型フリップフロップ７８の出力信号線で、８１はＤ型
フリップフロップ８０の出力信号線で、８２はＤ型フリ
ップフロップ８０の遅延よりも大きな遅延を生成する遅
延回路で、８３は遅延回路８２の出力信号線で、８４は
信号線８１と信号線８３との論理積を求める回路であ
る。

【００９３】以下、図９を参照して、クロック制御回路
６３の内部動作について詳細に説明する。

【００９４】Ｄ型フリップフロップ７６、７８、８０
は、信号線７７、７９、８１によってリングカウンタの
構成をとっている。よって、信号線２７からクロックが
入力されるたびに、信号線８１には、『１』→『０』→
『０』→『１』→『０』→…….というように、フリッ
プフロップの段数分だけのサイクルで、『１』と『０』
を繰り返すことになる。

【００９５】この信号線８１と遅延回路８２からの出力
信号線８３との論理積を求める回路８４によって求めら
れた出力信号６４は、ＡＤコンバータ２３の出力遅延を
考慮するために止めなければならない、フラグ信号発生
回路６５とセットリセットカウンタ６７に入力するクロ
ック信号として使用できる。

【００９６】ところで、遅延回路８２は、論理積を求め
る回路８４から、クロック信号としては好ましくないハ
ザード信号が出力されるのを防ぐためのものである。遅
延回路８２は、例えば、インバーターを２段直列接続す
るなど、信号線２７と信号線８３の論理が一致する論理
回路を数段接続することにより実現出来る。

【００９７】以上のように、本発明の第１の実施形態の
ＡＤ・ＤＡコンバータ内蔵半導体集積回路およびそのテ
スト方法は、ＡＤ・ＤＡコンバータ内蔵半導体集積回路
内に、ＡＤコンバータのオフセット電圧測定中を判定す
る論理和回路７５と、フラグ信号発生回路６５と、フラ
グ信号発生回路６５からの信号によりその動作モードを
コントロールするセットリセットカウンタ６７と、フラ
グ信号発生回路６５とセットリセットカウンタ６７に供
給するクロックを制御するクロック制御回路６３とを使
用することによって、ＡＤコンバータのオフセット電圧
測定と通常動作の機能テスト、およびＤＡコンバータの
機能テストを同時に、かつ、遅延を考慮した自動測定が
行えるものである。

【００９８】なお、本発明の回路およびそのテスト方法
は、ＡＤ・ＤＡコンバータを内蔵する半導体集積回路の
製造工程の一工程である検査工程においても使われる。

【００９９】

【発明の効果】以上説明したように、本発明は、ＡＤコ
ンバータとＤＡコンバータとを混載する半導体集積回路
において、ＡＤコンバータのオフセット電圧測定が終了
したことを検出する論理和回路７５と、ＡＤコンバータ
のオフセット電圧測定時には出力がオール論理レベルHi
ghもしくはオール論理レベルLowに固定されるセットリ
セットカウンタ６７と、セットリセットカウンタ６７の
動作を制御するためのフラグ信号を発生するフラグ信号
発生回路６５と、ＡＤコンバータとＤＡコンバータの出
力が確定するまでセットリセットカウンタ６７とフラグ
信号発生回路６５に入力するクロックを止めるためのク
ロック制御回路６３と、を使用することにより、ＡＤ・
ＤＡコンバータの機能テストを、外部から制御すること
なく行うことの出来る、優れたＡＤ・ＤＡコンバータ内
蔵半導体集積回路およびそのテスト方法を提供すること
が出来るものである。

【図面の簡単な説明】

【図１】従来技術１のＡＤコンバータとＤＡコンバータ
のテスト回路図

【図２】従来技術２および本発明の第１の実施の形態に
おけるＡＤ・ＤＡコンバータ内蔵半導体集積回路図

【図３】従来技術２における比較カウンタ回路図

【図４】従来技術２における比較器の回路図

【図５】本発明の第１の実施の形態における比較カウン
タ回路図

【図６】本発明の第１の実施の形態におけるテスト用カ
ウンタの内部回路図

【図７】本発明の第１の実施の形態におけるフラグ信号
発生回路図

【図８】本発明の第１の実施の形態における比較器の回
路図

【図９】本発明の第１の実施の形態におけるクロック制
御回路図

【符号の説明】

１半導体集積回路２半導体集積回路１の外部入力端子３外部入力端子２からの信号線４ＡＤコンバータ５ＡＤコンバータ４からのデジタル出力信号線６通常使用時に半導体集積回路１から出力させる信号
線７セレクタ８セレクタ７からの出力信号線９半導体集積回路１の外部出力端子１０半導体集積回路１の外部入力端子１１外部入力端子１０からの信号線１２通常使用時にＤＡコンバータ１５に入力する信号
線１３セレクタ１４セレクタ１３からの出力信号線１５ＤＡコンバータ１６ＤＡコンバータ１５からのアナログ出力信号線１７半導体集積回路１の外部出力端子１８半導体集積回路１の外部入力端子１９外部入力端子１８からの信号線２０半導体集積回路２１半導体集積回路２０の外部入力端子２２外部入力端子２１からの信号線２３ＡＤコンバータ２４ＡＤコンバータ２３からのデジタル出力信号線２５比較カウンタ回路２６半導体集積回路２０の外部入力端子２７外部入力端子２６からのクロック信号線２８比較カウンタ回路２５内のテスト用カウンタ５２
からの出力信号線２９比較カウンタ回路２５内の比較器５４からの出力
信号線３０半導体集積回路２０の外部出力端子３１通常使用時にＤＡコンバータ３６に入力するデジ
タル信号線３２セレクタ３３半導体集積回路２０の外部入力端子３４外部入力端子３３からの信号線３５セレクタ３２からの出力信号線３６ＤＡコンバータ３７ＤＡコンバータ３６からのアナログ出力信号線３８半導体集積回路２０の外部出力端子３９通常使用時に外部出力端子３０から出力させる信
号線４０セレクタ４１セレクタ４０からの出力信号線５２出力初期値が全ビット論理レベルHighのテスト用
カウンタ５４比較器５７減算回路５８比較器５４の外部に出力しない減算回路５７の減
算結果出力信号線５９論理和を求める回路６０論理和を求める回路５９の出力信号線６１比較器５４の外部に出力する減算回路５７の減算
結果出力信号線６２ＡＤコンバータのオフセット電圧測定が終了した
ことを検出する回路の出力信号線６３クロック制御回路６４クロック制御回路６３の出力信号線６５フラグ信号発生回路６６フラグ信号発生回路６５の出力信号線６７セットリセットカウンタ６８クロック制御信号線６４と信号線６２との論理積
を求める回路６９論理積を求める回路６８の出力信号線７０論理レベルHighに固定された信号線７１Ｄ型フリップフロップ７２Ｄ型フリップフロップ７３Ｄ型フリップフロップ７１の出力信号線７４Ｄ型フリップフロップ７２の出力信号線７５論理和を求める回路７６初期値が論理レベルLowのＤ型フリップフロップ７７Ｄ型フリップフロップ７６の出力信号線７８初期値が論理レベルHighのＤ型フリップフロップ７９Ｄ型フリップフロップ７８の出力信号線８０初期値が論理レベルLowのＤ型フリップフロップ８１Ｄ型フリップフロップ８０の出力信号線８２遅延回路８３遅延回路８２の出力信号線８４論理積を求める回路

Claims

【特許請求の範囲】

【請求項１】アナログ信号をデジタル信号に変換するＡ
Ｄコンバータと、デジタル信号をアナログ信号に変換す
るＤＡコンバータと、入力されるデジタル信号値の比較
結果を出力する比較器と、クロック信号の出力を制御す
るクロック制御回路と、前記比較器からの出力信号値と
前記クロック制御回路からの出力クロック信号とにより
フラグ信号値を出力するフラグ信号発生回路と、前記出
力クロック信号と前記フラグ信号発生回路からの出力フ
ラグ信号値に応じて前記ＡＤコンバータから出力される
デジタル信号の理論値を生成出力するセットリセットカ
ウンタとを備えた半導体集積回路であって、前記ＡＤコ
ンバータが出力するデジタル信号値が前記比較器に入力
され、前記セットリセットカウンタから出力される理論
値が前記比較器と前記ＤＡコンバータに入力され、前記
ＡＤコンバータからのデジタル信号値と前記理論値との
比較結果が前記比較器から出力されることを特徴とする
ＡＤ・ＤＡコンバータ内蔵半導体集積回路。
【請求項２】比較器は、ＡＤコンバータの許容誤差範囲
内かどうかを表す情報と許容誤差範囲内の比較結果情報
とを出力する回路と、ＡＤコンバータのオフセット電圧
測定中かどうかを判定する回路とを備えることを特徴と
する請求項１記載のＡＤ・ＤＡコンバータ内蔵半導体集
積回路。
【請求項３】クロック制御回路は、ＡＤコンバータの入
力信号に対する出力が確定するまでの時間、クロック信
号の出力を止めることを特徴とする請求項１記載のＡＤ
・ＤＡコンバータ内蔵半導体集積回路。
【請求項４】クロック制御回路は、ＤＡコンバータの入
力信号に対する出力が確定するまでの時間、クロック信
号の出力を止めることを特徴とする請求項１記載のＡＤ
・ＤＡコンバータ内蔵半導体集積回路。
【請求項５】クロック制御回路は、ＡＤコンバータの入
力信号に対する出力が確定するまでの時間、或いはＤＡ
コンバータの入力信号に対する出力が確定するまでの時
間のどちらか長い方の時間、クロック信号の出力を止め
ることを特徴とする請求項１記載のＡＤ・ＤＡコンバー
タ内蔵半導体集積回路。
【請求項６】フラグ信号発生回路は、ＡＤコンバータの
オフセット電圧測定時とＡＤコンバータの動作機能テス
ト時に、異なるフラグ信号値を出力することを特徴とす
る請求項１記載のＡＤ・ＤＡコンバータ内蔵半導体集積
回路。
【請求項７】フラグ信号発生回路は、ＡＤコンバータの
Low側のオフセット電圧測定時とＡＤコンバータのHigh
側のオフセット電圧測定時とＡＤコンバータの動作機能
テスト時に、異なるフラグ信号値を出力することを特徴
とする請求項１記載のＡＤ・ＤＡコンバータ内蔵半導体
集積回路。
【請求項８】セットリセットカウンタは、フラグ信号発
生回路からのフラグ信号値によって、全ビット論理レベ
ルLow固定モード、或いは全ビット論理レベルHigh固定
モード、或いは初期値が全ビット論理レベルLowからの
カウント動作モードのいずれかに切り替わることを特徴
とする請求項１記載のＡＤ・ＤＡコンバータ内蔵半導体
集積回路。
【請求項９】セットリセットカウンタは、ＡＤコンバー
タのオフセット電圧測定時とＡＤコンバータの動作機能
テスト時に、異なる動作モードを持つことを特徴とする
請求項１記載のＡＤ・ＤＡコンバータ内蔵半導体集積回
路。
【請求項１０】セットリセットカウンタは、ＡＤコンバ
ータのオフセット電圧測定時は出力論理レベル固定モー
ドとなり、ＡＤコンバータの動作機能テスト時はカウン
ト動作モードとなることを特徴とする請求項１記載のＡ
Ｄ・ＤＡコンバータ内蔵半導体集積回路。
【請求項１１】セットリセットカウンタは、ＡＤコンバ
ータのLow側のオフセット電圧測定時は全ビット論理レ
ベルLow固定モードとなり、ＡＤコンバータのHigh側の
オフセット電圧測定時は全ビット論理レベルHigh固定モ
ードとなり、ＡＤコンバータの動作機能テスト時は初期
値が全ビット論理レベルLowからのカウント動作モード
となることを特徴とする請求項１記載のＡＤ・ＤＡコン
バータ内蔵半導体集積回路。
【請求項１２】アナログ信号をＡＤコンバータで変換し
てデジタル信号を出力する工程と、クロック信号の出力
を制御するクロック制御工程と、前記クロック制御工程
で制御されたクロック信号によって、前記ＡＤコンバー
タのLow側のオフセット電圧測定時とHigh側のオフセッ
ト電圧測定時と動作機能テスト時に、異なるフラグ信号
値を発生するフラグ信号発生工程と、前記ＡＤコンバー
タが出力するデジタル信号の理論値を出力する理論値生
成工程と、前記ＡＤコンバータが出力するデジタル信号
値と前記理論値生成工程が出力する理論値を比較して結
果を出力する比較工程と、前記理論値生成工程が出力す
る理論値をＤＡコンバータで変換してアナログ信号を出
力する工程と、前記比較工程が出力する比較結果を検査
する工程と、前記ＤＡコンバータが出力するアナログ信
号を検査する工程とからなることを特徴とするＡＤ・Ｄ
Ａコンバータ内蔵半導体集積回路のテスト方法。
【請求項１３】比較工程は、ＡＤコンバータの許容誤差
範囲内かどうかを表す情報と許容誤差範囲内の比較結果
情報とＡＤコンバータのオフセット電圧測定中かどうか
を表す情報を出力することを特徴とする請求項１２記載
のＡＤ・ＤＡコンバータ内蔵半導体集積回路のテスト方
法。
【請求項１４】比較工程は、ＡＤコンバータのLow側の
オフセット電圧測定時には、ＡＤコンバータからのデジ
タル信号値と理論値生成工程から出力される全ビット論
理レベルLowの信号値との比較結果を出力することを特
徴とする請求項１２記載のＡＤ・ＤＡコンバータ内蔵半
導体集積回路のテスト方法。
【請求項１５】比較工程は、ＡＤコンバータのHigh側の
オフセット電圧測定時には、ＡＤコンバータからのデジ
タル信号値と理論値生成工程から出力される全ビット論
理レベルHighの信号値との比較結果を出力することを特
徴とする請求項１２記載のＡＤ・ＤＡコンバータ内蔵半
導体集積回路のテスト方法。
【請求項１６】クロック制御工程は、ＡＤコンバータの
入力信号に対する出力が確定するまでの時間、クロック
信号の出力を止めることを特徴とする請求項１２記載の
ＡＤ・ＤＡコンバータ内蔵半導体集積回路のテスト方
法。
【請求項１７】クロック制御工程は、ＤＡコンバータの
入力信号に対する出力が確定するまでの時間、クロック
信号の出力を止めることを特徴とする請求項１２記載の
ＡＤ・ＤＡコンバータ内蔵半導体集積回路のテスト方
法。
【請求項１８】クロック制御工程は、ＡＤコンバータの
入力信号に対する出力が確定するまでの時間、或いはＤ
Ａコンバータの入力信号に対する出力が確定するまでの
時間のどちらか長い方の時間、クロック信号の出力を止
めることを特徴とする請求項１２記載のＡＤ・ＤＡコン
バータ内蔵半導体集積回路のテスト方法。
【請求項１９】理論値生成工程は、フラグ信号発生工程
で発生した信号値が、ＡＤコンバータのLow側のオフセ
ット電圧測定を示している時には全ビット論理レベルLo
wを出力し、ＡＤコンバータのHigh側のオフセット電圧
測定を示している時には全ビット論理レベルHighを出力
し、ＡＤコンバータの動作機能テストを示している時に
は初期値が全ビット論理レベルLowからのカウント値を
出力することを特徴とする請求項１２記載のＡＤ・ＤＡ
コンバータ内蔵半導体集積回路のテスト方法。